KR20130106263A - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

화합물 반도체 적층 구조에 데미지를 주지 않고, 확실한 노멀리 오프를 실현하는, 신뢰성이 높은 화합물 반도체 장치를 제공한다.
AlGaN/GaN·HEMT는, SiC 기판(1) 위에, 화합물 반도체 적층 구조(2)와, 화합물 반도체 적층 구조의 상방에 형성된 게이트 전극(9)을 구비하고 있고, 화합물 반도체 적층 구조(2)의 게이트 전극(9)에 위치 정합한 하방의 영역에서, 화합물 반도체 적층 구조(2)에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지 p형 불순물(Mg) 및 산소(O)가 국재한다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
질화물 반도체는, 높은 포화 전자 속도 및 광대역갭 등의 특징을 이용해서, 고내압 및 고출력의 반도체 디바이스로의 적용이 검토되고 있다. 예를 들면, 질화물 반도체인 GaN의 밴드갭은 3.4eV이며, Si의 밴드갭(1.1eV) 및 GaAs의 밴드갭(1.4eV)보다도 크고, 높은 파괴 전계 강도를 갖는다. 그 때문에 GaN은, 고전압 동작이면서 고출력을 얻는 전원용 반도체 디바이스의 재료로서 매우 유망하다.
질화물 반도체를 이용한 디바이스로서는, 전계 효과 트랜지스터, 특히 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)에 대한 보고가 수많이 이루어지고 있다. 예를 들면 GaN계의 HEMT(GaN-HEMT)에서는, GaN을 전자 주행층으로서, AlGaN을 전자 공급층으로서 이용한 AlGaN/GaN·HEMT가 주목받고 있다. AlGaN/GaN·HEMT에서는, GaN과 AlGaN의 격자 상수차에 기인한 왜곡이 AlGaN에 생긴다. 이에 의해 발생한 피에조 분극 및 AlGaN의 자발 분극에 의해, 고농도의 2차원 전자 가스(2DEG)가 얻어진다. 그 때문에, 고효율의 스위치 소자, 전기 자동차용 등의 고내압 전력 디바이스로서 기대되고 있다.
일본 특허 출원 공개 제2009-76845호 공보 일본 특허 출원 공개 제2007-19309호 공보
질화물 반도체 디바이스에서는, 2DEG의 발생량을 국소적으로 제어하는 기술이 요구되고 있다. 예를 들면 HEMT의 경우에는, 소위 페일세이프의 관점으로부터, 전압의 오프 시에는 전류가 흐르지 않는, 소위 노멀리 오프 동작이 기대된다. 그를 위해서는, 전압의 오프 시에 있어서 게이트 전극의 하방에 있어서의 2DEG의 발생량을 억제하는 고안이 필요하다.
노멀리 오프 동작의 GaN·HEMT를 실현하기 위한 방법의 하나로서, p형 GaN층을 전자 공급층 위에 형성하고, p형 GaN층의 하방에 상당하는 부위의 2DEG를 없애서 노멀리 오프 동작을 지향하는 방법이 제안되어 있다. 이 방법에서는, 전자 공급층이 되는 예를 들면 AlGaN 위의 전체면에 p형 GaN을 성장하고, p형 GaN을 드라이 에칭해서 게이트 전극의 형성 부위에 남겨서 p형 GaN층을 형성하고, 그 위에 게이트 전극을 형성한다.
그런데 이 경우, p형 GaN층을 성장했을 때에, p형 GaN층의 p형 도우펀트가 전자 공급층을 통과해서 그 아래의 전자 주행층까지 확산한다. 2DEG는 전자 주행층의 전자 공급층과의 계면에 생성되기 때문에, p형 도우펀트의 확산에 의해 2DEG의 전체가 소실한다. 그 후, 게이트 전극의 형성 부위를 남겨서 p형 GaN을 드라이 에칭으로 제거해도, p형 도우펀트가 전자 주행층까지 확산하고 있기 때문에, 2DEG는 회복하지 않는다.
또한, p형 GaN의 드라이 에칭에 의해, p형 GaN의 하부에 남아있는 전자 공급층이 에칭 데미지를 받는다. 이에 의해, 전자 공급층의 저항이 상승하여, 2DEG의 회복이 한층 곤란해진다.
본 발명은, 상기의 과제를 감안하여 이루어진 것으로, 화합물 반도체 적층 구조에 데미지를 주지 않고, 확실한 노멀리 오프를 실현하는, 신뢰성이 높은 화합물 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 장치의 일 양태는, 화합물 반도체 적층 구조와, 상기 화합물 반도체 적층 구조의 상방에 형성된 전극을 포함하고, 상기 화합물 반도체 적층 구조의 상기 전극에 위치 정합한 하방의 영역에서, 상기 화합물 반도체 적층 구조에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지 p형 불순물이 국재한다.
반도체 장치의 제조 방법의 일 양태는, 화합물 반도체 적층 구조의 상방에 있어서의 전극 형성 영역에 p형 불순물의 화합물층을 형성하는 공정과, 상기 화합물층을 열처리하고, 상기 화합물 반도체 적층 구조에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지, 상기 화합물층의 상기 p형 불순물을 확산시키는 공정을 포함한다.
상기의 각 양태에 따르면, 화합물 반도체 적층 구조에 데미지를 주지 않고, 확실한 노멀리 오프를 실현하는, 신뢰성이 높은 화합물 반도체 장치가 실현된다.
도 1은 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 2는 도 1에 이어서, 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 3은 도 2에 이어서, 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 4는 도 3에 이어서, 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 5는 제2 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 6은 제1 또는 제2 실시 형태에 따른 AlGaN/GaN·HEMT를 이용한 HEMT칩을 도시하는 개략 평면도.
도 7은 제1 또는 제2 실시 형태에 따른 AlGaN/GaN·HEMT를 이용한 HEMT칩의 디스크리트 패키지를 도시하는 개략 평면도.
도 8은 제3 실시 형태에 따른 PFC 회로를 도시하는 결선도.
도 9는 제4 실시 형태에 따른 전원 장치의 개략 구성을 도시하는 결선도.
도 10은 제5 실시 형태에 따른 고주파 증폭기의 개략 구성을 도시하는 결선도.
이하, 여러 실시 형태에 대해서 도면을 참조해서 상세하게 설명한다. 이하의 여러 실시 형태에서는, 화합물 반도체 장치의 구성에 대해서, 그 제조 방법과 함께 설명한다.
또한, 이하의 도면에 있어서, 도시의 편의 상, 상대적으로 정확한 크기 및 두께로 도시하지 않은 구성 부재가 있다.
(제1 실시 형태)
본 실시 형태에서는, 화합물 반도체 장치로서, 쇼트키형의 AlGaN/GaN·HEMT를 개시한다.
도 1 내지 도 4는, 제1 실시 형태에 따른 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
우선, 도 1의 (a)에 도시한 바와 같이, 성장용 기판으로서 예를 들면 반절연성의 SiC 기판(1) 위에, 화합물 반도체 적층 구조(2)를 형성한다. 성장용 기판으로서는, SiC 기판 대신에, 사파이어 기판, GaAs 기판, Si 기판, GaN 기판 등을 이용해도 된다. 또한, 기판의 도전성으로서는, 반절연성, 도전성을 묻지 않는다.
화합물 반도체 적층 구조(2)는, 핵 형성층(2a), 전자 주행층(2b), 중간층(스페이서층)(2c), 전자 공급층(2d), 및 캡층(2e)을 갖고 구성된다.
상세하게는, SiC 기판(1) 위에, 예를 들면 유기 금속 기상 성장(MOVPE; Metal Organic Vapor Phase Epitaxy)법에 의해, 이하의 각 화합물 반도체를 성장한다. MOVPE법 대신에, 분자선 에피택시(MBE; Molecular Beam Epitaxy)법 등을 이용해도 된다.
SiC 기판(1) 위에, 핵 형성층(2a), 전자 주행층(2b), 중간층(2c), 전자 공급층(2d), 및 캡층(2e)이 되는 각 화합물 반도체를 순차적으로 성장한다. 핵 형성층(2a)을, SiC 기판(1) 위에, AlN을 예를 들면 0.1㎛ 정도의 두께로 성장함으로써 형성된다. 전자 주행층(2b)은 i(인텐셔널리·언도프)-GaN을 예를 들면 3㎛ 정도의 두께로 성장함으로써 형성된다. 중간층(2c)은 i-AlGaN을 예를 들면 5㎚ 정도의 두께로 성장함으로써 형성된다. 전자 공급층(2d)은 n-AlGaN을 30㎚ 정도의 두께로 성장함으로써 형성된다. 캡층(2e)은 n-GaN을, 예를 들면 10㎚ 정도로 성장함으로써 형성된다. 중간층(2c)은 형성하지 않는 경우도 있다. 전자 공급층은 i-AlGaN을 형성하도록 해도 된다.
GaN의 성장에는, 원료 가스로서 Ga원인 트리메틸갈륨(TMGa) 가스 및 암모니아(NH3) 가스의 혼합 가스를 이용한다. AlGaN의 성장에는, 원료 가스로서 트리메틸 알루미늄(TMAl) 가스, TMGa 가스 및 NH3 가스의 혼합 가스를 이용한다. 성장하는 화합물 반도체층에 따라서, TMAl 가스, TMGa 가스의 공급의 유무 및 유량을 적절히 설정한다. 공통 원료인 NH3 가스의 유량은, 100sccm ∼ 10slm 정도로 한다. 또한, 성장 압력은 50Torr∼300Torr 정도, 성장 온도는 1000℃ ∼ 1200℃ 정도로 한다.
AlGaN, GaN을 n형으로서 성장할 때, 즉 전자 공급층(2d)(n-AlGaN) 및 캡층(2e)(n-GaN)의 형성에는, n형 불순물을 AlGaN, GaN의 원료 가스에 첨가한다. 여기에서는, 예를 들면 Si를 포함하는 예를 들면 실란(SiH4) 가스를 소정의 유량으로 원료 가스에 첨가하여, AlGaN, GaN에 Si를 도핑한다. Si의 도핑 농도는, 1×1018/㎤ 정도 ∼ 1×1020/㎤ 정도, 예를 들면 5×1018/㎤ 정도로 한다.
형성된 화합물 반도체 적층 구조(2)에서는, 전자 주행층(2b)의 전자 공급층(2d)과의 계면(정확하게는, 중간층(2c)과의 계면. 이하, GaN/AlGaN 계면이라 적음)에는, GaN의 격자 상수와 AlGaN의 격자 상수의 차에 기인한 왜곡에 의한 피에조 분극이 생긴다. 이 피에조 분극의 효과와, 전자 주행층(2b) 및 전자 공급층(2d)의 자발 분극의 효과가 서로 작용하여, GaN/AlGaN 계면에 높은 전자 농도의 2차원 전자 가스(2DEG)가 발생한다.
계속해서, 도 1의 (b)에 도시한 바와 같이, 화합물 반도체 적층 구조(2) 위에 p형 불순물의 화합물층, 여기에서는 MgO층(3)을 성막한다.
상세하게는, 화합물 반도체 적층 구조(2) 위에, 예를 들면 증착법에 의해 MgO를 50㎚ 정도의 두께로 퇴적한다. 이에 의해, 화합물 반도체 적층 구조(2) 위를 덮는 MgO층(3)이 형성된다.
계속해서, 도 1의 (c)에 도시한 바와 같이, MgO층(3)을 가공한다.
상세하게는, MgO층(3) 위에 실리콘 산화물(SiO2)을 형성하고, 리소그래피에 의해 SiO2을 가공하여, MgO층(3)의 게이트 전극의 형성 예정 부위에 상당하는 부분을 덮고, 다른 부분을 개구하는 SiO2 마스크를 형성한다. 이 SiO2 마스크를 이용해서, MgO층(3)을 웨트 에칭한다. 웨트 에칭은, 황산에 침지시켜서 행한다. 이 웨트 에칭에 의해, MgO층(3)의 SiO2 마스크의 개구로부터 노출하는 부분이 에칭 제거되어, 화합물 반도체 적층 구조(2) 위의 게이트 전극의 형성 예정 부위에 MgO층(3)이 잔존한다. 잔존한 MgO층(3)을 MgO층(3a)으로서 도시한다. 이 MgO층(3a)이 후술하는 p형 불순물인 Mg의 확산원이 된다.
SiO2 마스크는 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
MgO는 웨트 에칭에 의해 원하는 가공이 가능한 재료이다. 본 실시 형태에서는, 드라이 에칭을 이용하지 않고 웨트 에칭으로 MgO층(3)을 가공한다. 그 때문에, 화합물 반도체 적층 구조(2)에 에칭 데미지를 주지 않고, 소망 형상의 MgO층(3a)을 얻을 수 있다.
계속해서, 도 2의 (a)에 도시한 바와 같이, MgO층(3a)을 덮는 보호막(4)을 형성한다.
상세하게는, MgO층(3a)을 덮도록, 열 CVD법 등에 의해 화합물 반도체 적층 구조(2) 위에 예를 들면 실리콘 산화물(SiO2)을 100㎚ 정도의 두께로 퇴적한다. 이에 의해, MgO층(3a) 및 캡층(2e)을 덮는 보호막(4)이 형성된다. 보호막(4)은 GaN 표면의 보호를 위해 형성된다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)에 Mg 확산 영역(5)을 형성한다.
상세하게는, 보호막(4)을 통해서 MgO층(3a)을 열처리한다. 처리 온도는 900℃ 이상, 예를 들면 1100℃ 정도이며, 처리 시간은 30분간 정도이다. 이 열처리에 의해, MgO층(3a)으로부터 p형 불순물인 Mg이 하방의 화합물 반도체 적층 구조(2)로 확산한다. 이 때, 동시에 산소(O)도 확산한다. Mg 및 O는, 화합물 반도체 적층 구조(2)의 MgO층(3a)에 위치 정합한 범위에서, 화합물 반도체 적층 구조(2)의 표면(캡(2e)의 표면)으로부터 GaN/AlGaN 계면의 2DEG를 포함하는 부위까지 확산한다. 이에 의해, 화합물 반도체 적층 구조(2)의 하방으로 Mg 및 O의 확산 영역(5)(이하, 기재를 간략화해서 Mg 확산 영역(5)이라고 함)이 형성된다. Mg 확산 영역(5)은 MgO층(3a)에 위치 정합하는 범위에서, 캡(2e)의 표면으로부터 전자 주행층(2b)의 2DEG를 포함하는 부위까지 확산한 Mg 및 O가 국재하는 영역이다. Mg 확산 영역(5)에서는, 확산한 Mg에 의해 2DEG의 일부(GaN/AlGaN 계면에 생성한 2DEG 중, MgO층(3a)에 위치 정합하는 부분)를 없애서 소실한다.
계속해서, 도 2의 (c)에 도시한 바와 같이, 보호막(4) 및 MgO층(3a)을 제거한다.
웨트 에칭에 의해, 화합물 반도체 적층 구조(2) 위의 보호막(4) 및 MgO층(3a)을 제거한다. 화합물 반도체 적층 구조(2)에는, Mg 확산 영역(5)이 잔존한다. 웨트 에칭은, 에칭액으로서 불산 및 황산을 이용함으로써, 각각 보호막(4) 및 MgO층(3a)을 에칭 제거할 수 있다.
계속해서, 도 3의 (a)에 도시한 바와 같이, 소자 분리 구조(6)를 형성한다. 도 3의 (b) 이후에는, 소자 분리 구조(6)의 도시를 생략한다.
상세하게는, 화합물 반도체 적층 구조(2)의 소자 분리 영역에, 예를 들면 아르곤(Ar)을 주입한다. 이에 의해, 화합물 반도체 적층 구조(2) 및 SiC 기판(1)의 표층 부분에 소자 분리 구조(6)가 형성된다. 소자 분리 구조(6)에 의해, 화합물 반도체 적층 구조(2) 상에서 활성 영역이 획정된다.
또한, 소자 분리는, 상기 주입법 대신에, 예를 들면 STI(Shallow Trench Isolation)법 등 기지의 다른 방법을 이용해도 된다. 이때, 화합물 반도체 적층 구조(2)의 드라이 에칭에는, 예를 들면 염소계의 에칭 가스를 이용한다.
계속해서, 도 3의 (b)에 도시한 바와 같이, 캡층(2e)에 전극 형성용 개구(2eA, 2eB)를 형성한다.
상세하게는, 우선 화합물 반도체 적층 구조(2)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에 소스 전극 및 드레인 전극의 각 형성 예정 부위에 상당하는 화합물 반도체 적층 구조(2)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용해서, 전자 공급층(2d)의 표면이 노출될 때까지, 캡층(2e)을 드라이 에칭한다. 이에 의해, 캡층(2e)에는 전자 공급층(2d)의 표면의 소스 전극 및 드레인 전극의 각 형성 예정 부위를 노출하는 개구(2eA, 2eB)가 형성된다. 드라이 에칭에는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용한다. 또한, 개구(2eA, 2eB)는, 캡층(2e)의 도중까지 에칭해서 형성해도, 또한 전자 공급층(2d) 이후의 소정 깊이까지 에칭해서 형성해도 된다.
레지스트 마스크는 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
계속해서, 도 4의 (a)에 도시한 바와 같이, 소스 전극(7) 및 드레인 전극(8)을 형성한다.
우선, 소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 화합물 반도체 적층 구조(2) 위에 도포하고, 개구(2eA, 2eB)을 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용해서, 전극 재료로서, 예를 들면 Ta/Al을, 예를 들면 증착법에 의해 개구(2eA, 2eB) 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ta의 두께는 20㎚ 정도, Al의 두께는 200㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ta/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들면 질소 분위기 속에 있어서 400℃ ∼ 1000℃ 정도의 온도, 예를 들면 550℃ 정도로 열처리하고, 잔존한 Ta/Al을 전자 공급층(2d)과 오믹 컨택트시킨다. Ta/Al의 전자 공급층(2d)과의 오믹 컨택트가 얻어지는 것이라면, 열처리가 불필요한 경우도 있다. 이상에 의해, 캡층(2e)의 개구(2eA, 2eB)를 전극 재료의 일부에 매립하는 소스 전극(7) 및 드레인 전극(8)이 형성된다.
계속해서, 도 4의 (b)에 도시한 바와 같이, 게이트 전극(9)을 형성한다.
상세하게는, 우선 게이트 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 화합물 반도체 적층 구조(2) 위에 도포하고, 캡층(2e)의 Mg 확산 영역(5)의 표면을 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용해서, 전극 재료로서, 예를 들면 Ni/Au를, 예를 들면 증착법에 의해, Mg 확산 영역(5)의 표면을 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 이상에 의해, 캡층(2e)의 Mg 확산 영역(5) 위에 게이트 전극(9)이 형성된다.
그러한 후, 소스 전극(7), 드레인 전극(8), 게이트 전극(9)과 접속되는 배선의 형성 등의 여러 공정을 거쳐서, 본 실시 형태에 따른 쇼트키형의 AlGaN/GaN·HEMT가 형성된다.
이상 설명한 바와 같이, 본 실시 형태에서는, MgO층(3a)을 p형 불순물인 Mg의 확산원으로서 이용해서, 열처리에 의한 Mg의 확산에 의해, 화합물 반도체 적층 구조(2)에 있어서의 게이트 전극(9)의 하방의 범위에 국재하는 Mg 확산 영역(5)을 형성한다. GaN/AlGaN 계면의 2DEG는, 게이트 전극(9)에 위치 정합한 Mg 확산 영역(5)으로만 소실한다. 이 구성에 의해, 게이트 전극(9)의 바로 아래에 있어서의에너지 밴드가 밀어올려져, 확실한 노멀리 오프 동작이 실현된다.
또한, 본 실시 형태에서는, MgO층(3)을 에칭 가공해서 게이트 전극의 형성 예정 부위에 MgO층(3a)을 남길 때에, 웨트 에칭을 이용한다. 그 때문에, 드라이 에칭을 이용하는 경우와 같이, 화합물 반도체 적층 구조(2)에 에칭 데미지를 주지 않고, 고품질이며 신뢰성이 높은 노멀리 오프형의 AlGaN/GaN·HEMT가 실현된다.
(제2 실시 형태)
본 실시 형태에서는, 화합물 반도체 장치로서, MIS(Metal-Insulator-Semiconductor)형의 AlGaN/GaN·HEMT를 개시한다.
도 5는 제2 실시 형태에 따른 MIS형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다. 또한, 제1 실시 형태와 마찬가지의 구성 부재 등에 대해서는, 동일 부호를 붙여서 자세한 설명을 생략한다.
우선, 제1 실시 형태와 마찬가지로, 도 1의 (a)∼도 2의 (b)의 여러 공정을 순차 행한다. 도 2의 (a)의 공정에 의해, 화합물 반도체 적층 구조(2)에 Mg 확산 영역(5)이 형성된다.
계속해서, 도 5의 (a)에 도시한 바와 같이, 보호막(4)을 제거한다.
웨트 에칭에 의해, 화합물 반도체 적층 구조(2) 위의 보호막(4)을 제거한다. 화합물 반도체 적층 구조(2)에는, Mg 확산 영역(5) 및 그 위의 MgO층(3a)이 잔존한다. 웨트 에칭은, 에칭액으로서 불산을 이용함으로써, MgO층(3a)을 남겨서 보호막(4)만을 에칭 제거할 수 있다. 잔존하는 MgO층(3a)은 후술하는 바와 같이 게이트 절연막으로서 이용된다.
계속해서, 제1 실시 형태와 마찬가지로, 도 3의 (a)∼도 4의 (a)의 여러 공정을 순차 행한다. 도 3의 (b)의 공정에 의해, 화합물 반도체 적층 구조(2)에 소스 전극(7) 및 드레인 전극(8)이 형성된다.
계속해서, 도 5의 (b)에 도시한 바와 같이, 게이트 전극(9)을 형성한다.
상세하게는, 우선 게이트 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 화합물 반도체 적층 구조(2) 위에 도포하고, MgO층(3a)의 표면을 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용해서, 전극 재료로서, 예를 들면 Ni/Au를, 예를 들면 증착법에 의해, MgO층(3a)의 표면을 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 이상에 의해, MgO층(3a) 위에 게이트 전극(9)이 형성된다. MgO층(3a)은 게이트 절연막으로서 기능한다.
또한, MgO층(3)은, 제1 실시 형태의 도 1의 (b)의 공정에서는, 50㎚ 정도로 형성되는 경우를 예시하고 있다. 본 실시 형태에서는, 확산원으로서 이용된 MgO층(3a)이, 게이트 절연막으로서도 이용되기 때문에, 그 막 두께를 게이트 절연막에도 적합한 값, 여기에서는 10㎚ 정도 ∼ 100㎚ 정도, 예를 들면 20㎚ 정도로 형성하도록 해도 된다.
그러한 후, 소스 전극(7), 드레인 전극(8), 게이트 전극(9)과 접속되는 배선의 형성 등의 여러 공정을 거쳐서, 본 실시 형태에 따른 MIS형의 AlGaN/GaN·HEMT가 형성된다.
이상 설명한 바와 같이, 본 실시 형태에서는, MgO층(3a)을 p형 불순물인 Mg의 확산원으로서 이용해서, 열처리에 의한 Mg의 확산에 의해, 화합물 반도체 적층 구조(2)에 있어서의 게이트 전극(9)의 하방의 범위에 국재하는 Mg 확산 영역(5)을 형성한다. Mg 확산 영역(5)에서는, 전자 주행층(2b)의 2DEG가 게이트 전극(9)에 위치 정합한 범위에서 소실한다. 이 구성에 의해, 게이트 전극(9)의 바로 아래에 있어서의 에너지 밴드가 밀어올려져, 확실한 노멀리 오프 동작이 실현된다.
또한, 본 실시 형태에서는, MgO층(3)을 에칭 가공해서 게이트 전극의 형성 예정 부위에 MgO층(3a)을 남길 때에, 웨트 에칭을 이용한다. 그 때문에, 드라이 에칭을 이용하는 경우와 같이, 화합물 반도체 적층 구조(2)에 에칭 데미지를 주지 않고, 고품질이며 신뢰성이 높은 노멀리 오프형의 AlGaN/GaN·HEMT가 실현된다.
또한, 본 실시 형태에서는, MgO층(3a)을 Mg의 확산원으로서 이용한 후에, MgO층(3a)을 제거하지 않고 게이트 절연막으로서도 이용한다. 이 구성에 의해, 게이트 절연막을 형성하는 공정이 삭감되어, 제조 코스트의 저렴화가 가능해진다.
또한, 게이트 절연막의 선택의 폭을 넓혀서, MgO층(3a)과는 별개로 원하는 게이트 절연막을 형성할 수도 있다. 이 경우에는, 제1 실시 형태의 도 1의 (a)∼도 2의 (c)의 여러 공정을 순차 행하여 보호막(4)과 함께 MgO층(3a)을 제거한 후, 화합물 반도체 적층 구조(2) 위에 게이트 절연막으로 되는 절연막을 형성한다. 게이트 절연막 위에 게이트 전극(9)이 형성된다. 절연막의 재료로서는, Al2O3, Al의 질화물 또는 산질화물이 이용된다. 그 이외에도, Si, Hf, Zr, Ti, Ta, W의 산화물, 질화물 또는 산질화물, 혹은 이들로부터 적절하게 선택해서 다층으로 퇴적하여, 게이트 절연막을 형성해도 된다.
제1 및 제2 실시 형태에서는, p형 불순물의 확산원으로서 MgO를 이용해서, MgO층(3)을 형성하는 경우를 예시했지만, 이에 한정되지 않고, 다른 p형 불순물의 화합물을 확산원으로서 형성해도 된다. 예를 들면, BeO를p형 불순물의 확산원으로서 이용하는 것이 생각된다. 이 경우, 화합물 반도체 적층 구조(2) 위에 퇴적한 BeO막을 게이트 전극의 형성 예정 부위에 남기는 패터닝을 하고, 열처리에 의해 잔존하는 BeO막으로부터 Be를 하방의 화합물 반도체 적층 구조(2)에 확산시킨다. Be은, 화합물 반도체 적층 구조(2)의 BeO막에 위치 정합한 범위에서, 화합물 반도체 적층 구조(2)의 표면(캡(2e)의 표면)으로부터 전자 주행층(2b)의 2DEG를 포함하는 부위까지 확산한다. 이에 의해, Mg 확산 영역(5)과 마찬가지로, 화합물 반도체 적층 구조(2)에 있어서의 게이트 전극(9)의 하방의 범위에 국재하는 Be 확산 영역을 형성한다. Be 확산 영역에서는, 전자 주행층(2b)의 2DEG가 게이트 전극(9)에 위치 정합한 범위에서 소실되어, 확실한 노멀리 오프 동작이 실현된다.
제1 또는 제2 실시 형태에 따른 AlGaN/GaN·HEMT는, 소위 디스크리트 패키지에 적용된다.
이 디스크리트 패키지에서는, 제1 또는 제2 실시 형태에 따른 AlGaN/GaN·HEMT의 칩이 탑재된다. 이하, 제1 또는 제2 실시 형태에 따른 AlGaN/GaN·HEMT의 칩(이하, HEMT칩이라고 함)의 디스크리트 패키지에 대해서 예시한다.
HEMT칩의 개략 구성을 도 6에 도시한다.
HEMT칩(100)에서는, 그 표면에, 전술한 AlGaN/GaN·HEMT의 트랜지스터 영역(101)과, 드레인 전극이 접속된 드레인 패드(102)와, 게이트 전극이 접속된 게이트 패드(103)와, 소스 전극이 접속된 소스 패드(104)가 설치되어 있다.
도 7은 디스크리트 패키지를 도시하는 개략 평면도이다.
디스크리트 패키지를 제작하기 위해서는, 우선 HEMT칩(100)을, 땜납 등의 다이어태치제(111)를 이용해서 리드 프레임(112)에 고정한다. 리드 프레임(112)에는 드레인 리드(112a)가 일체 형성되어 있고, 게이트 리드(112b) 및 소스 리드(112c)가 리드 프레임(112)과 별체로서 이격해서 배치된다.
계속해서, Al 와이어(113)를 이용한 본딩에 의해, 드레인 패드(102)와 드레인 리드(112a), 게이트 패드(103)와 게이트 리드(112b), 소스 패드(104)와 소스 리드(112c)를 각각 전기적으로 접속한다.
그 후, 몰드 수지(114)를 이용해서, 트랜스퍼 몰드법에 의해 HEMT칩(100)을 수지 밀봉하고, 리드 프레임(112)을 떼어놓는다. 이상에 의해, 디스크리트 패키지가 형성된다.
(제3 실시 형태)
본 실시 형태에서는, 제1 및 제2 실시 형태 중에서 선택된 1종에 의한 AlGaN/GaN·HEMT를 구비한 PFC(Power Factor Correction) 회로를 개시한다.
도 8은 PFC 회로를 도시하는 결선도이다.
PFC 회로(20)는 스위치 소자(트랜지스터)(21)와, 다이오드(22)와, 초크 코일(23)과, 컨덴서(24, 25)와, 다이오드 브릿지(26)와, 교류 전원(AC)(27)을 구비하여 구성된다. 스위치 소자(21)에, 제1 및 제2 실시 형태 중에서 선택된 1종에 의한 AlGaN/GaN·HEMT가 적용된다.
PFC 회로(20)에서는, 스위치 소자(21)의 드레인 전극과, 다이오드(22)의 애노드 단자 및 초크 코일(23)의 일단자가 접속된다. 스위치 소자(21)의 소스 전극과, 컨덴서(24)의 일단자 및 컨덴서(25)의 일단자가 접속된다. 컨덴서(24)의 타단자와 초크 코일(23)의 타단자가 접속된다. 컨덴서(25)의 타단자와 다이오드(22)의 캐소드 단자가 접속된다. 컨덴서(24)의 양 단자 사이에는, 다이오드 브릿지(26)를 통해서 AC(27)가 접속된다. 컨덴서(25)의 양 단자 사이에는, 직류 전원(DC)이 접속된다. 또한, 스위치 소자(21)에는 도시되지 않은 PFC 컨트롤러가 접속된다.
본 실시 형태에서는, 제1 및 제2 실시 형태로부터 선택된 1종에 의한 AlGaN/GaN·HEMT를 PFC 회로(20)에 적용한다. 이에 의해, 신뢰성이 높은 PFC 회로(30)가 실현된다.
(제4 실시 형태)
본 실시 형태에서는, 제1 및 제2 실시 형태 중에서 선택된 1종에 의한 AlGaN/GaN·HEMT를 구비한 전원 장치를 개시한다.
도 9는 제4 실시 형태에 따른 전원 장치의 개략 구성을 도시하는 결선도이다.
본 실시 형태에 따른 전원 장치는, 고압의 1차측 회로(31) 및 저압의 2차측 회로(32)와, 1차측 회로(31)와 2차측 회로(32) 사이에 배설되는 트랜스포머(33)를 구비해서 구성된다.
1차측 회로(31)는, 제3 실시 형태에 따른 PFC 회로(20)와, PFC 회로(20)의 컨덴서(25)의 양 단자 사이에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(30)를 갖고 있다. 풀 브릿지 인버터 회로(30)는, 복수(여기서는 4)개)의 스위치 소자(34a, 34b, 34c, 34d)를 구비해서 구성된다.
2차측 회로(32)는 복수(여기서는 3)개)의 스위치 소자(35a, 35b, 35c)를 구비해서 구성된다.
본 실시 형태에서는, 1차측 회로(31)를 구성하는 PFC 회로가 제3 실시 형태에 따른 PFC 회로(20)임과 함께, 풀 브릿지 인버터 회로(30)의 스위치 소자(34a, 34b, 34c, 34d)가, 제1 및 제2 실시 형태 중에서 선택된 1종에 의한 AlGaN/GaN·HEMT로 되어 있다. 한편, 2차측 회로(32)의 스위치 소자(35a, 35b, 35c)는, 실리콘을 이용한 통상적인 MIS·FET로 되어 있다.
본 실시 형태에서는, 제3 실시 형태에 따른 PFC 회로(20)와, 제1 및 제2 실시 형태 중에서 선택된 1종에 의한 AlGaN/GaN·HEMT를, 고압 회로인 1차측 회로(31)에 적용한다. 이에 의해, 신뢰성이 높은 대전력의 전원 장치가 실현된다.
(제5 실시 형태)
본 실시 형태에서는, 제1 및 제2 실시 형태 중에서 선택된 1종에 의한 AlGaN/GaN·HEMT를 구비한 고주파 증폭기를 개시한다.
도 10은 제5 실시 형태에 따른 고주파 증폭기의 개략 구성을 도시하는 결선도이다.
본 실시 형태에 따른 고주파 증폭기는, 디지털·프리디스토션 회로(41)와, 믹서(42a, 42b)와, 파워 앰프(43)를 구비해서 구성된다.
디지털·프리디스토션 회로(41)는, 입력 신호의 비선형 왜곡을 보상하는 것이다. 믹서(42a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱하는 것이다. 파워 앰프(43)는, 교류 신호와 믹싱된 입력 신호를 증폭하는 것이며, 제1 및 제2 실시 형태, 변형예 중에서 선택된 1종에 의한 AlGaN/GaN·HEMT를 갖고 있다. 또한 도 10에서는, 예를 들면 스위치의 전환에 의해, 출력측의 신호를 믹서(42b)로 교류 신호와 믹싱해서 디지털·프리디스토션 회로(41)로 송출할 수 있는 구성으로 되어 있다.
본 실시 형태에서는, 제1 및 제2 실시 형태 중에서 선택된 1종에 의한 AlGaN/GaN·HEMT를 고주파 증폭기에 적용한다. 이에 의해, 신뢰성이 높은 고내압의 고주파 증폭기가 실현된다.
(다른 실시 형태)
제1 및 제2 실시 형태에서는, 화합물 반도체 장치로서 AlGaN/GaN·HEMT를 예시하였다. 화합물 반도체 장치로서는, AlGaN/GaN·HEMT 이외에도, 이하와 같은HEMT에게 적용할 수 있다.
· 그 밖의 장치예 1
본 예에서는, 화합물 반도체 장치로서, InAlN/GaN·HEMT를 개시한다.
InAlN과 GaN은, 조성에 의해 격자 상수를 가깝게 하는 것이 가능한 화합물 반도체이다. 이 경우, 상기한 제1 및 제2 실시 형태에서는, 전자 주행층이 i-GaN, 중간층이 AlN, 전자 공급층이 n-InAlN, 캡층이 n-GaN으로 형성된다. 또한, 이 경우의 피에조 분극이 거의 발생하지 않기 때문에, 2차원 전자 가스는 주로 InAlN의 자발 분극에 의해 발생한다.
본 예에 따르면, 전술한 AlGaN/GaN·HEMT와 마찬가지로, 화합물 반도체 적층 구조에 데미지를 주지 않고, 확실한 노멀리 오프를 실현하는, 신뢰성이 높은 InAlN/GaN·HEMT가 실현된다.
· 그 밖의 장치예 2
본 예에서는, 화합물 반도체 장치로서, InAlGaN/GaN·HEMT를 개시한다.
GaN과 InAlGaN은, 후자 쪽이 전자보다도 조성에 의해 격자 상수를 작게 할 수 있는 화합물 반도체이다. 이 경우, 상기한 제1 및 제2 실시 형태에서는, 전자 주행층이 i-GaN, 중간층이 i-InAlGaN, 전자 공급층이 n-InAlGaN, 캡층이 n-GaN으로 형성된다.
본 예에 따르면, 전술한 AlGaN/GaN·HEMT와 마찬가지로, 화합물 반도체 적층 구조에 데미지를 주지 않고, 확실한 노멀리 오프를 실현하는, 신뢰성이 높은 InAlGaN/GaN·HEMT가 실현된다.
이하, 화합물 반도체 장치 및 그 제조 방법, 및 전원 장치 및 고주파 증폭기의 여러 양태를 부기로서 통합해서 기재한다.
(부기 1) 화합물 반도체 적층 구조와,
상기 화합물 반도체 적층 구조의 상방에 형성된 전극
을 포함하고,
상기 화합물 반도체 적층 구조의 상기 전극에 위치 정합한 하방의 영역에서, 상기 화합물 반도체 적층 구조에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지 p형 불순물이 국재하는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2) 상기 화합물 반도체 적층 구조의 상기 전극에 위치 정합한 하방의 영역에서, 상기 화합물 반도체 적층 구조에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지 상기 p형 불순물 및 산소가 국재하는 것을 특징으로 하는 화합물 반도체 장치.
(부기 3) 상기 화합물 반도체 적층 구조와 상기 전극 사이에 형성된 절연막을 더 포함하는 것을 특징으로 하는 부기 1 또는 2에 기재된 화합물 반도체 장치.
(부기 4) 상기 절연막은, 상기 p형 불순물의 열 확산원으로서 이용된, 상기 p형 불순물의 화합물층인 것을 특징으로 하는 부기 3에 기재된 화합물 반도체 장치.
(부기 5) 상기 p형 불순물은, Mg 또는 Be인 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 화합물 반도체 장치.
(부기 6) 화합물 반도체 적층 구조의 상방에 있어서의 전극 형성 영역에 p형 불순물의 화합물층을 형성하는 공정과,
상기 화합물층을 열처리하고, 상기 화합물 반도체 적층 구조에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지, 상기 화합물층의 상기 p형 불순물을 확산시키는 공정
을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 7) 화합물 반도체 적층 구조의 상방을 덮도록 형성된 상기 화합물층을 웨트 에칭하고, 상기 화합물층을 상기 전극 형성 영역에 남기는 것을 특징으로 하는 부기 6에 기재된 화합물 반도체 장치의 제조 방법.
(부기 8) 상기 화합물층을 덮도록 보호막을 형성하고, 상기 화합물층이 상기 보호막에 덮여진 상태에서 상기 열처리를 행하는 것을 특징으로 하는 부기 6 또는 7에 기재된 화합물 반도체 장치의 제조 방법.
(부기 9) 상기 열처리 후, 상기 화합물층을 제거하는 공정과,
상기 전극 형성 영역에 게이트 전극을 형성하는 공정
을 더 포함하는 것을 특징으로 하는 부기 6 내지 8 중 어느 하나에 기재된 화합물 반도체 장치의 제조 방법.
(부기 10) 상기 열처리 후, 상기 화합물층 위에 게이트 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 6 내지 9 중 어느 하나에 기재된 화합물 반도체 장치의 제조 방법.
(부기 11) 상기 p형 불순물은, Mg 또는 Be인 것을 특징으로 하는 부기 6 내지 10 중 어느 하나에 기재된 화합물 반도체 장치의 제조 방법.
(부기 12) 변압기와, 상기 변압기를 사이에 두고 고압 회로 및 저압 회로를 구비한 전원 장치로서,
상기 고압 회로는 트랜지스터를 갖고 있고,
상기 트랜지스터는,
화합물 반도체 적층 구조와,
상기 화합물 반도체 적층 구조의 상방에 형성된 전극
을 포함하고,
상기 화합물 반도체 적층 구조의 상기 전극에 위치 정합한 하방의 영역에서, 상기 화합물 반도체 적층 구조에 생성된 2차원 전자 가스의 일부를 소실시키는 깊이까지 p형 불순물이 국재하는 것을 특징으로 하는 전원 장치.
(부기 13) 입력한 고주파 전압을 증폭해서 출력하는 고주파 증폭기로서,
트랜지스터를 갖고 있고,
상기 트랜지스터는,
화합물 반도체 적층 구조와,
상기 화합물 반도체 적층 구조의 상방에 형성된 전극
을 포함하고,
상기 화합물 반도체 적층 구조의 상기 전극에 위치 정합한 하방의 영역에서, 상기 화합물 반도체 적층 구조에 생성된 2차원 전자 가스의 일부를 소실시키는 깊이까지 p형 불순물이 국재하는 것을 특징으로 하는 고주파 증폭기.
1 : SiC 기판
2 : 화합물 반도체 적층 구조
2a : 핵 형성층
2b : 전자 주행층
2c : 중간층
2d : 전자 공급층
2e : 캡층
2eA, 2eB : 개구
3, 3a : MgO층
4 : 보호막
5 : Mg 확산 영역
6 : 소자 분리 구조
7 : 소스 전극
8 : 드레인 전극
9 : 게이트 절연막
20 : PFC 회로
21, 34a, 34b, 34c, 34d, 35a, 35b, 35c : 스위치 소자
22 : 다이오드
23 : 초크 코일
24, 25 : 컨덴서
26 : 다이오드 브릿지
30 : 풀 브릿지 인버터 회로
31 : 1차측 회로
32 : 2차측 회로
33 : 트랜스포머
41 : 디지털·프리디스토션 회로
42a, 42b : 믹서
43 : 파워 앰프
100 : HEMT칩
101 : 트랜지스터 영역
102 : 드레인 패드
103 : 게이트 패드
104 : 소스 패드
111 : 다이 어태치제
112 : 리드 프레임
112a : 드레인 리드
112b : 게이트 리드
112c : 소스 리드
113 : Al 와이어
114 : 몰드 수지

Claims (10)

  1. 화합물 반도체 적층 구조와,
    상기 화합물 반도체 적층 구조의 상방에 형성된 전극
    을 포함하고,
    상기 화합물 반도체 적층 구조의 상기 전극에 위치 정합한 하방의 영역에서, 상기 화합물 반도체 적층 구조에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지 p형 불순물이 국재(局在)하는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 화합물 반도체 적층 구조의 상기 전극에 위치 정합한 하방의 영역에서, 상기 화합물 반도체 적층 구조에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지 상기 p형 불순물 및 산소가 국재하는 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 화합물 반도체 적층 구조와 상기 전극 사이에 형성된 절연막을 더 포함하는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제3항에 있어서,
    상기 절연막은, 상기 p형 불순물의 열 확산원으로서 이용된, 상기 p형 불순물의 화합물층인 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 p형 불순물은, Mg 또는 Be인 것을 특징으로 하는 화합물 반도체 장치.
  6. 화합물 반도체 적층 구조의 상방에 있어서의 전극 형성 영역에 p형 불순물의 화합물층을 형성하는 공정과,
    상기 화합물층을 열처리하고, 상기 화합물 반도체 적층 구조에 생성한 2차원 전자 가스의 일부를 소실시키는 깊이까지, 상기 화합물층의 상기 p형 불순물을 확산시키는 공정
    을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    화합물 반도체 적층 구조의 상방을 덮도록 형성된 상기 화합물층을 웨트 에칭하고, 상기 화합물층을 상기 전극 형성 영역에 남기는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 화합물층을 덮도록 보호막을 형성하고, 상기 화합물층이 상기 보호막에 덮여진 상태에서 상기 열처리를 행하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 열처리 후, 상기 화합물층을 제거하는 공정과,
    상기 전극 형성 영역에 게이트 전극을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제6항 또는 제7항에 있어서,
    상기 p형 불순물은, Mg 또는 Be인 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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