KR20140124725A - 반도체 장치 및 그 제조 방법 - Google Patents

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미찌아끼 스기야마
줌뻬이 곤노
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시킨다. BGA의 배선 기판(2)에 있어서, 복수의 본딩 리드(2m)는 절연층(2d) 상에 배치되어 있고, 이 절연층(2d)이, 유리 크로스(2h)를 갖는 프리프레그(2da)와, 유리 크로스(2h)를 갖지 않은 수지층(2db)을 포함하고, 프리프레그(2da) 상에 수지층(2db)이 적층되어 있다. 따라서, 복수의 본딩 리드(2m)는 연한 수지층(2db) 상에 직접 배치되고, 이 연한 수지층(2db)에 의해 지지되어 있다. 이에 의해, 플립 칩 실장 시의 하중으로 복수의 본딩 리드(2m)의 각각이 압압되었을 때에, 수지층(2db)이 가라앉으므로, 반도체 칩에 가해지는 스트레스를 완화시킬 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은, 반도체 장치 및 그 제조 기술, 예를 들어 플립 칩 실장 기술에 의해 반도체 칩을 배선 기판 상에 실장하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2004-165311호 공보(특허문헌 1)에는, 반도체 칩이, 기판의 칩 탑재면의 패드에 금속 포스트를 통하여 접속된 구조가 기재되어 있다.
또한, 일본 특허 공개 제2007-329396호 공보(특허문헌 2)에는, 반도체 기판이, 금속 기둥과 그 선단에 배치된 돌기 전극을 통하여 실장 기판에 실장된 구조가 기재되어 있다.
또한, 일본 특허 공개 제2009-289908호 공보(특허문헌 3)에는, 반도체 칩의 패드와 배선 기판의 본딩 리드와의 전기적인 접속이, 본딩 리드 상에 형성된 땜납과, 금으로 이루어지는 범프 전극과의, 금-땜납 접합에 의해 행해진 구조가 기재되어 있다.
일본 특허 공개 제2004-165311호 공보 일본 특허 공개 제2007-329396호 공보 일본 특허 공개 제2009-289908호 공보(도 38, 도 39)
플립 칩 실장 기술에서는, 예를 들어 상기 특허문헌 1, 2와 같이, 기둥(포스트, 필러) 형상의 도전성 부재를 통하여 반도체 칩을 배선 기판 상에 실장하는 것과, 상기 특허문헌 3과 같이, 돌기(범프) 형상의 도전성 부재를 통하여 반도체 칩을 배선 기판 상에 실장하는 것이 있다. 또한, 플립 칩 실장 기술에서는, 반도체 칩을 실장할 때, 배선 기판 상에 배치된 반도체 칩에 대해, 수직 방향(배선 기판의 두께 방향)의 하중을 가한다.
여기서, 배선 기판의 칩 탑재면에 형성되는 복수의 전극(본딩 리드, 도전성 부재가 접속되는 전극), 반도체 칩과 배선 기판을 전기적으로 접속하기 위해 사용되는 기둥(포스트) 형상 또는 돌기(범프) 형상으로 이루어지는 복수의 도전성 부재, 혹은 상기 복수의 전극 및 상기 복수의 도전성 부재에는 변동이 생긴다.
바꾸어 말하면, 각 전극의 각 표면(도전성 부재가 접속되는 면)의 높이나 각 도전성 부재의 높이(크기)는 가공 변동의 영향에 의해, 반드시 동일한 높이(면일이라고도 함)로 되지 않는다. 그로 인해, 반도체 칩을 배선 기판 상에 배치했을 때에, 배선 기판의 전극과 접촉하지 않는 도전성 부재가 존재하는 경우가 있다.
이때, 배선 기판의 상기 전극을 지지하는 절연층(여기서는, 전극이 접하는 절연층)이 프리프레그(유리 크로스를 포함하는 수지층)가 아닌, 바꾸어 말하면, 유리 크로스(유리 섬유라고도 함)를 포함하지 않는 수지층을 포함하는 경우에는, 그 경도(혹은, 강성, 강도)는 프리프레그보다도 낮다.
따라서, 도 25에 도시하는 바와 같이, 반도체 칩(50)에 대해 하중을 가하면, 도전성 부재인 범프(52)가 접촉한 배선 기판(60)의 본딩 리드(64)는 가라앉는다. 바꾸어 말하면, 유리 크로스를 포함하지 않는 수지층(61)에 하중을 가하면, 이 수지층(61)은 변형된다.
이에 의해, 각 범프(52)나 각 본딩 리드(64)의 높이에 변동이 생겼다고 해도, 본딩 리드(64)가 가라앉음으로써 상기 변동을 흡수할 수 있으므로, 범프(52)와 본딩 리드(64)의 접합 불량을 억제할 수 있다.
한편, 상기한 바와 같이 유리 크로스를 포함하지 않는 수지층(61)은, 도 26에 도시하는 유리 크로스(65)를 포함하는 수지층(66)(프리프레그)에 비해 그 경도는 낮다. 그로 인해, 본딩 리드(64)를 포함하는 배선층을 지지하는 수지층으로서 프리프레그를 사용하지 않는 반도체 장치는, 반도체 장치의 박형화의 점에서는 불리하다.
그러나, 도 26에 도시하는 바와 같이, 본딩 리드(64) 등의 전극을 지지하는 절연층으로서 수지층(프리프레그)(66)을 채용한 경우는, 이 수지층(66)에 하중을 가해도, 유리 크로스를 포함하지 않는 수지층(61)과 같이 변형되기 어렵다. 그로 인해, 이 수지층(66) 상에 형성된 본딩 리드(64)는 가라앉지 않는다. 바꾸어 말하면, 절연층인 수지층(66)은 변형되기 어려우므로, 각 범프나 각 본딩 리드의 높이 변동에 대응하는 것이 곤란하다.
본원에 있어서 개시되는 실시 형태의 목적은, 반도체 장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 데 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 의한 반도체 장치는, 제1 절연층, 복수의 본딩 리드 및 복수의 랜드를 갖는 배선 기판과, 주면이 배선 기판과 대향하도록 복수의 도전성 부재를 통하여 배선 기판 상에 탑재된 반도체 칩을 포함하는 것이며, 상기 복수의 도전성 부재는, 복수의 땜납재를 통하여 배선 기판의 복수의 본딩 리드와, 각각 접속되어 있다. 또한, 상기 반도체 장치는, 상기 제1 절연층이, 유리 섬유를 갖는 제1 수지층과, 유리 섬유를 갖지 않은 제2 수지층을 포함하고, 상기 복수의 본딩 리드의 각각은 상기 제2 수지층과 접하고 있는 것이다.
상기 일 실시 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 실시 형태의 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 2는 도 1에 도시하는 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도이다.
도 3은 도 1에 도시하는 반도체 장치의 이면측의 구조의 일례를 나타내는 이면도이다.
도 4는 도 1에 도시하는 반도체 장치에 내장되는 배선 기판의 상면측의 구조의 일례를 나타내는 평면도이다.
도 5는 도 4에 도시하는 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도이다.
도 6은 도 5에 도시하는 B부의 구조의 일례를 나타내는 확대 부분 단면도이다.
도 7은 도 4에 도시하는 배선 기판의 하면측의 구조의 일례를 나타내는 이면도이다.
도 8은 도 1에 도시하는 반도체 장치에 탑재되는 반도체 칩의 주면측의 구조의 일례를 나타내는 평면도이다.
도 9는 도 8에 도시하는 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도이다.
도 10은 도 1에 도시하는 반도체 장치에 탑재되는 반도체 칩의 이면측의 구조의 일례를 나타내는 이면도이다.
도 11은 도 10의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도이다.
도 12는 도 1에 도시하는 반도체 장치의 조립에 의해 사용되는 배선 기판의 구조의 일례를 나타내는 평면도이다.
도 13은 도 12의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도이다.
도 14는 도 12에 도시하는 배선 기판에 있어서의 1개의 디바이스 영역의 구조의 일례를 나타내는 단면도이다.
도 15는 도 1에 도시하는 반도체 장치의 조립에 있어서의 땜납 프리코팅 후의 구조의 일례를 나타내는 단면도이다.
도 16은 도 1에 도시하는 반도체 장치의 조립에 있어서의 언더필 도포 후의 구조의 일례를 나타내는 평면도이다.
도 17은 도 16의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도이다.
도 18은 도 1에 도시하는 반도체 장치의 조립의 플립 칩 실장 공정에서의 칩 탑재 후의 구조의 일례를 나타내는 단면도이다.
도 19는 도 18에 도시하는 플립 칩 실장 공정에서의 칩 압착 후의 구조의 일례를 나타내는 단면도이다.
도 20은 도 1에 도시하는 반도체 장치의 조립의 볼 마운트 후의 구조의 일례를 나타내는 단면도이다.
도 21은 실시 형태의 제1 변형예의 반도체 장치에 내장되는 배선 기판의 상면측의 리드 배열의 일례를 나타내는 평면도이다.
도 22는 실시 형태의 제2 변형예의 반도체 장치의 구조의 일례를 나타내는 단면도이다.
도 23은 실시 형태의 제4 변형예의 반도체 장치에 내장되는 배선 기판의 구조의 일례를 나타내는 단면도이다.
도 24는 실시 형태의 제5 변형예의 배선 기판의 일례를 나타내는 확대 부분 단면도이다.
도 25는 본원 발명자가 검토를 행한 플립 칩 실장에 있어서의 하중 인가 시의 제1 구조를 도시하는 확대 부분 단면도이다.
도 26은 본원 발명자가 검토를 행한 플립 칩 실장에 있어서의 하중 인가 시의 제2 구조를 도시하는 확대 부분 단면도이다.
이하의 실시 형태에서는 특별히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급한 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 좋은 것으로 한다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것이 아닌 것은 물론이다.
또한, 이하의 실시 형태에 있어서, 구성 요소 등에 대해, 「A로 이루어짐」, 「A로부터 이루어짐」, 「A를 가짐」, 「A를 포함함」이라고 할 때에는, 특히 그 요소만인 취지를 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복된 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해 평면도이어도 해칭을 부여하는 경우가 있다.
(실시 형태)
<반도체 장치>
도 1은 실시 형태의 반도체 장치의 구조의 일례를 나타내는 평면도, 도 2는 도 1에 도시하는 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 3은 도 1에 도시하는 반도체 장치의 이면측의 구조의 일례를 나타내는 이면도이다.
도 1 내지 도 3에 도시하는 본 실시 형태의 반도체 장치의 구성에 대해 설명한다. 도 2에 도시하는 바와 같이, 본 실시 형태의 반도체 장치는, 배선 기판(2)을 갖고 있다. 그리고, 이 배선 기판(2) 상에 반도체 칩(1)이 플립 칩 실장된 구조의 것이다. 즉, 반도체 칩(1)은, 그 주면(1a)이 배선 기판(2)의 상면(칩 탑재면)(2a)과 대향하도록, 복수의 도전성 부재를 통하여 배선 기판(2)의 상면(2a) 상에 탑재되어 있다.
한편, 배선 기판(2)의 하면(2b)에는, 반도체 장치의 외부 단자가 되는 복수의 땜납 볼(5)이 설치되어 있다. 또한, 본 실시 형태에서는, 복수의 땜납 볼(5)은, 도 3에 도시하는 바와 같이, 평면에서 보아 격자 형상으로 배열되어 있다.
따라서, 본 실시 형태에서는, 상기 반도체 장치의 일례로서, BGA(Ball Grid Array)(7)를 들어 설명한다.
본 실시 형태의 BGA(7)에서는, 반도체 칩(1)의 주면(소자 형성면)(1a)에 설치된 복수의 패드(전극)(1c)와, 배선 기판(2)의 상면(2a)에 설치된 복수의 본딩 리드(전극)(2m)가, 각각 도전성 부재 및 땜납재(접속 부재)(3)를 통하여 전기적으로 접속되어 있다.
또한, 본 실시 형태의 BGA(7)에서는, 도전성 부재가 반도체 칩(1)의 패드(1c)에 형성되어 있다. 또한, 본 실시 형태의 BGA(7)에서는, 상기 도전성 부재로서, 구리(Cu) 필러(4)를 사용한 경우를 설명한다. 구리 필러(4)는, 구리를 주성분으로 하는 재료로 이루어지고, 또한 기둥(포스트) 형상의 전극이다. 따라서, 반도체 칩(1)은, 그 주면(1a)의 복수의 패드(1c)의 표면에 각각 형성된 복수의 구리 필러(4)를 통하여 배선 기판(2)에 플립 칩 접속되어 있다. 그 때, 복수의 구리 필러(4)는, 그 각 선단면[본딩 리드(2m)와 대향하는 면]에 각각 배치된 복수의 땜납재(3)를 통하여 배선 기판(2)의 복수의 본딩 리드(2m)와, 각각 전기적으로 접속되어 있다.
여기서, 땜납재(3)는, 납(Pb)을 실질적으로 포함하지 않는, 소위, 납 프리 땜납을 채용하는 것이 바람직하고, 예를 들어 주석-은(Sn-Ag) 등이다.
이에 의해, 환경 오염 문제에도 대응할 수 있다. 또한, 납 프리 땜납이란, 납(Pb)의 함유량이 0.1wt％ 이하인 것을 의미하고, 이 함유량은, RoHS(Restriction of Hazardous Substances) 지령의 기준으로 하여 정해져 있다.
또한, BGA(7)에서는, 배선 기판(2)의 상면(2a)측에 있어서, 도 2에 도시하는 바와 같이, 반도체 칩(1)과 배선 기판(2) 사이에 형성되는 간극에, 밀봉 수지인 언더필(6)이 충전되어 있다. 이 언더필(6)은, 예를 들어 에폭시계 수지이며, 반도체 칩(1)과 배선 기판(2)과의 접속 신뢰성을 확보하기 위해 충전되어 있다.
또한, 언더필(6)은 반도체 칩(1)의 측면도 덮고 있다. 이에 의해, 플립 칩 접속부[구리 필러(4)와 본딩 리드(2m)와의 접속부]를 보호할 수 있다. 또한, 반도체 칩(1)의 외부(주변)로부터 상기 플립 칩 접속부에의 수분의 진입도 억제할 수 있다. 단, 반도체 칩(1)의 이면(1b)은, 도 1 및 도 2에 도시하는 바와 같이, BGA(7)의 상방을 향한 상태로 노출되어 있다.
또한, 배선 기판(2)은, 도 2에 도시하는 바와 같이, 복수의 배선층을 가진 다층 배선 기판이다. 즉, 코어층(2e)의 표리면에 배선층(2i)과 배선층(2j)이 형성되고, 또한 도 5에 도시하는 최상층의 배선층(2p)에 플립 칩 접속용의 복수의 본딩 리드(2m)가 형성되어 있다. 한편, 최하층의 배선층(2q)에는, BGA(7)의 외부 단자인 땜납 볼(도전성 부재)(5)을 접속하기 위한 복수의 랜드(전극)(2n)가 형성되어 있다.
즉, 배선 기판(2)의 상면(2a) 및 하면(2b) 각각의 표면에는, 절연막인 솔더 레지스트막(2c, 2g)이 형성되어 있고, 상면(2a)측에서는, 솔더 레지스트막(2c)의 개구부(2k)에 복수의 본딩 리드(2m)가 배치되고, 한편, 하면(2b)측에서는, 솔더 레지스트막(2g)의 복수의 개구부(2k) 각각에 랜드(2n)가 배치되어 있다.
또한, 본 실시 형태의 배선 기판(2)에서는, 상면(2a)측에 있어서, 복수의 본딩 리드(2m)는 절연층(2d) 상에 배치되어 있다. 이 절연층(2d)은 유리 크로스(유리 섬유)(2h)를 갖는 프리프레그(수지층)(2da)와, 유리 크로스(2h)를 갖지 않은 수지층(2db)을 포함하고 있다. 상세하게는, 수지층(2db)은 프리프레그(2da) 상[반도체 칩(1)측의 면]에 형성(적층)되어 있다.
따라서, 복수의 본딩 리드(2m)의 각각은, 수지층(2db)에 접하고 있고, 이 수지층(2db) 상에 배치되어 있다. 또한, 각 본딩 리드(2m)는, 각각 땜납재(3)를 통하여 구리 필러(4)에 접속하고 있으므로, 프리프레그(2da)와 각 구리 필러(4) 사이에 수지층(2db)이 위치하고 있다.
또한, 유리 크로스(2h)를 갖는 프리프레그(2da)와, 유리 크로스(2h)를 갖지 않은 수지층(2db)에서는, 프리프레그(2da)의 쪽이 경도는 크고(높고), 강성도 크다. 즉, 유리 크로스(2h)를 갖는 프리프레그(2da)는 단단하고, 유리 크로스(2h)를 갖지 않은 수지층(2db)은 연하다.
그리고, 복수의 본딩 리드(2m)의 각각은, 유리 크로스(유리 섬유)(2h)를 포함하는 프리프레그(2da)를 통하지 않고, 직접, 연한 수지층(2db)(유리 크로스를 함유하지 않는 층)과 접하고 있다.
이와 같이 BGA(7)에서는, 그 배선 기판(2)에 있어서, 연한 수지층(2db)을 개재하여 프리프레그(2da) 상에 복수의 본딩 리드(2m)가 설치되어 있으므로, 플립 칩 접속 등으로 하중이 부여되었을 때에, 수지층(2db)이 변형되어, 본딩 리드(2m)가 가라앉는다. 이에 의해, 구리 필러(4)의 높이에 변동이 생겨도, 모든 구리 필러(4)가 본딩 리드(2m)와 접속할 수 있다. 즉, 높이가 낮은 구리 필러(4)라도 본딩 리드(2m)와 접속할 수 있다.
또한, 상기한 바와 같이 복수의 구리 필러(4) 중, 다른 구리 필러(4)보다도 높이가 높은 구리 필러와 접속하는 배선 기판(2)의 본딩 리드(2m)가 가라앉으므로, 이 높이가 높은 구리 필러(4)가 형성되는 반도체 칩(1)의 패드(1c) 바로 아래의 절연층에 균열(67)(도 26을 참조)이 형성되는 것을 억제할 수 있다. 이에 의해, BGA(7)의 신뢰성을 향상시킬 수 있다.
또한, BGA(7)의 땜납 볼(5) 등에 응력이 작용되었을 때에도, 연한 수지층(2db)에 의해 응력을 완화시킬 수 있어, 플립 칩 접속부에 직접 데미지가 전해지는 것을 억제할 수 있다.
즉, 구리 필러(4)가 접속되는 본딩 리드(2m)의 하부에 연한 수지층(2db)이 배치되어 있으므로, 땜납 볼(5)에 열응력 등을 포함하는 응력이 작용되었을 때에도, 연한 수지층(2db)의 변형에 의해 상기 응력을 완화시켜 플립 칩 접속부나 반도체 칩(1)에 직접 데미지가 전해지지 않도록 상기 응력을 흡수할 수 있다.
그 결과, 플립 칩 접속부의 접속 불량의 발생을 억제할 수 있다.
<배선 기판>
도 4는 도 1에 도시하는 반도체 장치에 내장되는 배선 기판의 상면측의 구조의 일례를 나타내는 평면도, 도 5는 도 4에 도시하는 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 6은 도 5에 도시하는 B부의 구조의 일례를 나타내는 확대 부분 단면도, 도 7은 도 4에 도시하는 배선 기판의 하면측의 구조의 일례를 나타내는 이면도이다.
본 실시 형태의 배선 기판(2)의 상세의 구조에 대해 설명한다.
배선 기판(2)은, 상술한 바와 같이 다층 배선 기판이며, 본 실시 형태에서는, 일례로서, 4개의 배선층을 가진 다층 배선 기판을 들어 설명하지만, 배선층의 수는 4개로 한정되는 것은 아니다.
배선 기판(2)은, 도 4에 도시하는 평면 형상이 사각형으로 이루어지는 상면(2a)과, 이 상면(2a)과 반대측의 실장면 또는 이면인, 도 7에 도시하는 하면(2b)을 갖고 있다.
도 4에 도시하는 바와 같이, 배선 기판(2)의 상면(2a)에는, 최상층의 배선층에 형성된 플립 칩 접속용의 복수의 본딩 리드(2m)가, 도 5에 도시하는 솔더 레지스트막(2c)의 개구부(2k)에, 내측열과 외측열로 2열로 나란히 배치되어 있다. 또한, 내측열과 외측열로, 서로 어긋나게 배치되어 있고, 칩측의 지그재그 배열의 패드 배치에 맞춰서 다핀화에 대응한 배치로 되어 있다.
또한, 각 본딩 리드(2m)가 배치된 솔더 레지스트막(2c)의 개구부(2k)에는, 각각의 본딩 리드(2m)를 지지하는 수지층(2db)도 노출되어 있다.
한편, 도 7에 도시하는 바와 같이, 배선 기판(2)의 하면(2b)에는, 최하층의 배선층에 형성된 땜납 볼 접속용의 복수의 랜드(2n)가, 도 5에 도시하는 솔더 레지스트막(2g)의 복수의 개구부(2k)의 각각에 배치되어 있고, 이들 복수의 랜드(2n)는 격자 형상으로 배치되어 있다.
또한, 배선 기판(2)은, 도 5 및 도 6에 도시하는 바와 같이, 코어층(프리프레그)(2e)과, 코어층(2e)의 상하면에 배치된 배선층(2i, 2j)과, 절연층(절연막)(2d, 2f)과, 최상층 및 최하층 각각의 배선층(2p, 2q)을 접합함으로써 형성된 것이다. 또한, 각 부재의 접합은 프레스 가공의 압접에 의해 행해진다. 예를 들어, 평판 형상의 강판 등으로 코어층(2e), 배선층(2i, 2j), 절연층(2d, 2f) 및 배선층(2p, 2q) 등의 각 부재를 사이에 두고 고온ㆍ고압에 의해 프레스 가공을 행한다.
그로 인해, 디바이스 영역(2u)(도 12 참조)의 위치에 따라서는, 특히, 최상층이나 최하층 등의 최표층에 형성된 배선[본딩 리드(2m)나 랜드(2n) 등의 전극을 포함함]의 높이에 변동이 생긴다.
본 실시 형태의 배선 기판(2)의 경우, 도 6에 도시하는 바와 같이 4층의 배선층을 가진 구조이며, 코어층(2e)의 표리면에 배선층(2i)과 배선층(2j)이 형성되고, 또한 각각 절연층(2d), 절연층(2f)을 개재하여 최상층의 배선층(2p)과 최하층의 배선층(2q)에 복수의 배선(배선 패턴)이 형성되어 있다. 또한, 상기 최상층의 배선층(2p)에 형성된 복수의 배선의 각각의 일부가 플립 칩 접속용의 복수의 본딩 리드(전극)(2m)를 구성하고 있다.
따라서, 최상층(최표층)의 배선층(2p)에 형성된 전극인 복수의 본딩 리드(2m)에 있어서는, 전술한 기판의 제조 방법(압접)을 기인으로 한 높이 변동이 생기기 쉽게 되어 있다.
또한, 배선 기판(2)의 최하층의 배선층[하면(2b)측](2q)에는, 땜납 볼(5)을 접속하기 위한 복수의 랜드(2n)가 형성되어 있다. 즉, 상기 최하층의 배선층(2q)에 형성된 복수의 배선의 각각의 일부가, 외부 단자인 땜납 볼 접속용의 복수의 랜드(전극)(2n)를 구성하고 있다.
이에 의해, 배선 기판(2)에서는, 상면(2a)측의 복수의 본딩 리드(2m)와, 이들 복수의 본딩 리드(2m)에 대응하는 복수의 랜드(2n)가, 하면(2b)측에 형성되어 있고, 각각 대응하는 본딩 리드(2m)와 랜드(2n)가, 도시하지 않은 내부 배선이나 스루홀 배선 등을 통하여 전기적으로 접속되어 있다.
또한, 배선 기판(2)의 상면(2a) 및 하면(2b) 각각의 표면에는, 절연막인 솔더 레지스트막(2c, 2g)이 형성되어 있고, 상면(2a)측에서는, 솔더 레지스트막(2c)의 개구부(2k)에 복수의 본딩 리드(2m)가 배치되고, 한편, 하면(2b)측에서는, 솔더 레지스트막(2g)의 복수의 개구부(2k)에 각각 랜드(2n)가 배치되어 있다.
즉, 배선 기판(2)의 상면(2a)측에 있어서는, 복수의 본딩 리드(2m)를 노출시키도록 절연층(2d) 상면 상에 솔더 레지스트막(상면측 보호막)(2c)이 형성되어 있고, 한편, 배선 기판(2)의 하면(2b)측에 있어서는, 복수의 랜드(2n)를 노출시키도록 절연층(2f) 하면 상에 솔더 레지스트막(하면측 보호막)(2g)이 형성되어 있다.
또한, 상면(2a)측에 있어서, 복수의 본딩 리드(2m)는 절연층(2d) 상에 배치되어 있고, 이 절연층(2d)이, 유리 크로스(유리 섬유)(2h)를 갖는 프리프레그(수지층)(2da)와, 유리 크로스(2h)를 갖지 않은 수지층(2db)을 포함하고, 프리프레그(2da) 상에 수지층(2db)이 적층되어 있다.
따라서, 복수의 본딩 리드(2m)의 각각은, 수지층(2db)에 접하고 있고, 이 수지층(2db) 상에 배치되어 있다. 바꾸어 말하면, 복수의 본딩 리드(2m)는 수지층(2db)에 의해 지지되어 있다.
또한, 하면(2b)측에 있어서도, 복수의 랜드(2n)는 절연층(2f) 상에 배치되어 있고, 이 절연층(2f)이, 유리 크로스(유리 섬유)(2h)를 갖는 프리프레그(수지층)(2fa)와, 유리 크로스(2h)를 갖지 않은 수지층(2fb)을 포함하고, 상면(2a)측과 마찬가지로, 프리프레그(2fa) 상에 수지층(2fb)이 적층되어 있다. 즉, 상면(2a)측과 마찬가지로, 복수의 랜드(2n)의 각각은, 수지층(2fb)에 접하고 있고, 이 수지층(2fb) 상에 배치되어 있다. 바꾸어 말하면, 복수의 랜드(2n)의 각각은, 수지층(2fb)에 의해 지지되어 있다.
여기서, 수지층(수지재)(2db, 2fb)은, 예를 들어 에폭시계 수지로 이루어진다. 수지층(2db, 2fb)에 있어서의 수지는, 복수의 필러를 갖지만, 유리 크로스(유리 섬유)(2h)는 갖고 있지 않은 수지이다.
한편, 프리프레그(2da, 2fa)도, 예를 들어 에폭시계 수지로 이루어진다. 프리프레그(2da, 2fa)에 있어서의 수지는, 복수의 필러를 갖고 있고, 또한, 유리 크로스(유리 섬유)(2h)를 갖고 있다.
따라서, 유리 크로스(2h)를 갖는 프리프레그(2da, 2fa)와, 유리 크로스(2h)를 갖지 않은 수지층(2db, 2fb)에서는, 프리프레그(2da, 2fa)의 쪽이 경도가 크고(높고), 강성도 크다. 즉, 유리 크로스(2h)를 갖는 프리프레그(2da, 2fa)는 단단하지만, 유리 크로스(2h)를 갖지 않은 수지층(2db, 2fb)은 경도가 작고(낮고), 연하다.
이상에 의해, 복수의 본딩 리드(2m)의 각각은, 연한 수지층(2db) 상에 직접 배치되고, 이 연한 수지층(2db)의 하부에, 단단한 프리프레그(2da)가 배치된 구조로 되어 있다.
한편, 하면(2b)측의 복수의 랜드(2n)의 각각은, 연한 수지층(2fb) 상에 직접 배치되고, 이 연한 수지층(2fb)의 하부[코어층(2e)측, 하면(2b)측]에, 단단한 프리프레그(2fa)가 배치된 구조로 되어 있다.
또한, 배선 기판(2)에 있어서의 각 본딩 리드(2m)나 각 랜드(2n), 또한 각 배선층에 있어서의 배선 등은, 구리를 주성분으로 하는 재료로 형성된 것이며, 각 본딩 리드(2m)나 각 랜드(2n)에 있어서는, 표면에 도금이 실시되어 있다.
또한, 배선 기판(2)에 있어서의 각 층의 두께에 대해 설명하면, 수지층인 프리프레그(2da, 2fa)의 두께는, 각각 예를 들어 30㎛이며, 프리프레그(2da, 2fa)의 상층의 수지층(2db, 2fb)의 두께는, 각각 예를 들어 5㎛이다. 또한, 코어층(2e)은, 예를 들어 40 내지 60㎛이며, 각 배선층은, 예를 들어 수십㎛이다. 따라서, 수지층(2db, 2fb)의 두께는, 프리프레그(2da, 2fa)보다도 얇다.
또한, 수지층(2db)의 두께는, 프리프레그(2da)의 두께와 동일해도 좋고, 혹은, 프리프레그(2da)의 두께보다 두꺼워도 좋다.
그러나, 배선 기판의 휨이나, 반도체 장치의 박형화를 고려한 경우에는, 본 실시 형태와 같이, 수지층(2db, 2fb)의 두께를 프리프레그(2da, 2fa)의 두께보다도 얇게 해 두는 것이 바람직하다.
또한, 배선 기판(2)의 각각의 본딩 리드(2m)의 표면(접합면)에, 땜납재(3)가 배치되어 있어도 좋다. 각 구리 필러(4)와 각 본딩 리드(2m)에 땜납재(3)를 배치해 둠으로써, 플립 칩 접속에 있어서 하중이 인가되었을 때에, 각 부재의 높이 변동을 더 흡수할 수 있다.
단, 각 본딩 리드(2m)에 땜납재(3)를 배치하지 않은 경우[순동의 본딩 리드(2m), 혹은 표면에 금 도금이 실시된 본딩 리드(2m)]에는, 땜납재(3)를 사용하지 않음으로써 BGA(7)의 저비용화를 도모할 수 있다.
<반도체 칩>
도 8은 도 1에 도시하는 반도체 장치에 탑재되는 반도체 칩의 주면측의 구조의 일례를 나타내는 평면도, 도 9는 도 8에 도시하는 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 10은 도 1에 도시하는 반도체 장치에 탑재되는 반도체 칩의 이면측의 구조의 일례를 나타내는 이면도, 도 11은 도 10의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도이다.
도 8 및 도 9에 도시하는 바와 같이, 반도체 칩(1)의 주면(1a)에는 복수의 패드(1c)가, 주면(1a)의 주연부(외주부)에 2열로 나란히 배치되어 있다. 본 실시 형태의 반도체 칩(1)은 다핀화에 대응하고 있으므로, 복수의 패드(1c)가 지그재그 배열로 설치되어 있다.
또한, 도 10 및 도 11에 도시하는 바와 같이, 각 패드(1c)에는 도전성 부재인 구리 필러(4)가 접속되어 있다. 구리 필러(4)는 기둥(포스트) 형상의 전극이며, 예를 들어 구리(Cu)를 주성분으로 하는 재료로 이루어진다.
또한, 구리 필러(4)는, 예를 들어 전해 도금법에 의해 형성된다. 구체적으로는, 도시하지 않은 반도체 웨이퍼의 각 칩 형성 영역에서의 패드 배치에 대응한, 복수의 원형의 구멍이 형성된 드라이 필름을 상기 반도체 웨이퍼의 주면(소자 형성면)에 배치하여 전해 도금법에 의해 각 구멍에 아래로부터 쌓아 올려서 기둥 형상을 형성한다.
또한, 상기 도전성 부재로서, 돌기(범프) 형상의 전극을 사용해도 좋다. 돌기 형상 전극은, 예를 들어 금(Au)을 주성분으로 하는 재료로 이루어진다. 단, 돌기 형상 전극의 경우는, 모세관을 사용한 와이어 본딩 기술에 의해 형성하므로, 이 돌기 형상 전극을 형성하는 데 앞서서, 반도체 웨이퍼를 절단함으로써 반도체 칩을 취득해 둘 필요가 있다.
한편, 기둥 형상 전극의 경우에는, 상술한 바와 같이 반도체 웨이퍼의 주면에 드라이 필름(레지스트막)을 형성하고, 예를 들어 전해 도금법(무전해 도금법으로도 가능)에 의해, 각 칩 형성 영역의 복수의 패드에 형성하므로, 도전성 부재를 형성하는 공정수를 고려한 경우에는, 본 실시 형태와 같이, 기둥(포스트) 형상의 전극을 채용하는 것이 바람직하다.
<반도체 장치의 제조 방법>
도 12는 도 1에 도시하는 반도체 장치의 조립에 의해 사용되는 배선 기판의 구조의 일례를 나타내는 평면도, 도 13은 도 12의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 14는 도 12에 도시하는 배선 기판에 있어서의 1개의 디바이스 영역의 구조의 일례를 나타내는 단면도, 도 15는 도 1에 도시하는 반도체 장치의 조립에 있어서의 땜납 프리코팅 후의 구조의 일례를 나타내는 단면도이다. 또한, 도 16은 도 1에 도시하는 반도체 장치의 조립에 있어서의 언더필 도포 후의 구조의 일례를 나타내는 평면도, 도 17은 도 16의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 18은 도 1에 도시하는 반도체 장치의 조립의 플립 칩 실장 공정에서의 칩 탑재 후의 구조의 일례를 나타내는 단면도이다. 또한, 도 19는 도 18에 도시하는 플립 칩 실장 공정에서의 칩 압착 후의 구조의 일례를 나타내는 단면도, 도 20은 도 1에 도시하는 반도체 장치의 조립의 볼 마운트 후의 구조의 일례를 나타내는 단면도이다.
1. 배선 기판(다수개 취득 기판) 준비
본 실시 형태의 배선 기판은, 도 12 및 도 13에 도시하는 바와 같이, 복수의 디바이스 영역(2u)을 갖는 다수개 취득 기판(매트릭스 기판)(2t)이며, 다수개 취득 기판(2t)을 사용해서 반도체 장치를 조립하는 경우를 설명하지만, 미리 1개의 디바이스 영역(2u)에 개편화된 배선 기판을 사용해서 반도체 장치를 조립하는 것도 가능하다.
또한, 본 실시 형태의 반도체 장치의 조립에서는, 편의상, 1개의 디바이스 영역(2u)만이 나타난 도면을 사용해서 설명을 행하지만, 다수개 취득 기판(2t)을 사용한 조립에서는, 각 공정에 있어서, 다수개 취득 기판(2t) 상의 복수의 디바이스 영역(2u)에 대해 원하는 처리가 행해지는 것은 물론이다.
우선, 다수개 취득 기판(2t)을 준비한다. 다수개 취득 기판(2t)은 상면(2a)과, 상면(2a)과는 반대측의 하면(2b)을 갖고 있다. 또한, 다수개 취득 기판(2t)은, 복수의 디바이스 영역(2u)[여기서는, 일례로서 2×4=8개의 디바이스 영역(2u)], 복수의 디바이스 영역(2u) 중 서로 인접하는 디바이스 영역(2u)의 사이에 설치된 절단부(2r) 및 평면에서 보아 복수의 디바이스 영역(2u)의 주위에 설치된 프레임부(2s)를 구비하고 있다. 또한, 절단부(2r)는 제거부, 다이싱부, 혹은 다이싱 영역 등이라고도 불린다.
또한, 절단부(2r)는, 도 13에 도시하는 바와 같이, 홈 형상으로 형성되어 있다. 상세하게는, 각 배선의 표면에 실시된 도금막을 전해 도금법으로 형성하기 위한 급전선을, 상기 도금막 형성 후에 에칭에 의해 제거함으로써 형성된 홈이다. 절단부(2r)가 홈 형상으로 형성되어 있음으로써, 개편화 공정에서의 다이싱 시에 솔더 레지스트막(2c)의 절단 부스러기의 발생을 저감할 수 있다. 또한, 다이싱용의 블레이드에의 부하도 저감할 수 있어, 절단성의 향상을 도모할 수 있다.
또한, 도 12에 도시하는 프레임부(2s)에 있어서 각 절단부(2r)의 연장 상의 위치에는, 도시하지 않은 다이싱용의 마크가 부여되어 있고, 개편화의 다이싱 시에는 상기 마크를 인식해서 상기 블레이드의 주행 라인을 도출하고, 그 후, 회전하는 상기 블레이드를 주행시켜 절단부(2r)로 절단한다.
또한, 도 12에 도시하는 바와 같이, 복수의 디바이스 영역(2u)의 각각은, 그 중앙부 부근의 솔더 레지스트막(2c)의 개구부(2k)에 플립 칩 접속용의 본딩 리드(2m)가, 다수개 취득 기판(2t)의 각 변을 따라서, 또한 복수열(여기서는 2열)에 걸쳐서 배치되어 있다. 또한, 도 8에 도시하는 반도체 칩(1)의 패드(1c)의 배열에 따라서, 2열의 본딩 리드(2m)가 지그재그 형상으로 배치되어 있다. 단, 복수의 본딩 리드(2m)는 단수열(1열)로 배치되어 있어도 좋다.
또한, 본 실시 형태의 다수개 취득 기판(2t)에서는, 각 디바이스 영역(2u)에 있어서, 도 14에 도시하는 바와 같이, 복수의 본딩 리드(2m)는 절연층(2d) 상에 배치되어 있고, 이 절연층(2d)이, 유리 크로스(유리 섬유)(2h)를 갖는 프리프레그(수지층)(2da)와, 유리 크로스(2h)를 갖지 않은 수지층(2db)을 포함하고, 프리프레그(2da) 상에 수지층(2db)이 적층되어 있다.
이에 의해, 복수의 본딩 리드(2m)의 각각은, 수지층(2db)에 접하고 있고, 이 수지층(2db) 상에 배치되어 있다. 바꾸어 말하면, 복수의 본딩 리드(2m)는 프리프레그(2da)에 비해 경도가 작고 연한 수지층(2db)에 의해 지지되어 있다.
또한, 다수개 취득 기판(2t)의 하면(2b)에는, 상면(2a)의 복수의 본딩 리드(2m)와 전기적으로 접속된 복수의 랜드(2n)가 형성되어 있고, 또한, 복수의 랜드(2n)의 각각이 노출되도록 하면(2b) 상에는 솔더 레지스트막(2g)이 형성되어 있다.
또한, 다수개 취득 기판(2t)은 코어층(프리프레그)(2e)과, 코어층(2e)의 상하의 배선층(2i, 2j)과, 절연층(절연막)(2d, 2f)과, 복수의 본딩 리드(2m)를 구성하는 배선층(2p)과, 복수의 랜드(2n)를 구성하는 배선층(2q)을 각각 겹치고, 프레스 가공의 압접에 의해 형성한 것이다. 예를 들어, 평판 형상의 강판 등으로 코어층(2e), 배선층(2i, 2j), 절연층(2d, 2f) 및 배선층(2p, 2q) 등의 각 부재를 사이에 두고 고온ㆍ고압에 의해 프레스 가공을 행하는 것이다.
그로 인해, 디바이스 영역(2u)의 위치에 따라서는, 특히, 최상층의 배선층(2p)의 복수의 본딩 리드(2m) 등의 전극이나, 최하층의 배선층(2q)의 복수의 랜드(2n) 등의 전극에 있어서, 전극 높이에 변동이 생기기 쉽게 되어 있다.
예를 들어, 최상층(최표층)의 배선층(2p)에 형성된 복수의 본딩 리드(2m)에 있어서는, 프레스 가공의 압접을 기인으로 한 전극 높이의 변동이 생길 가능성이 있다.
따라서, 도 15에 도시하는 바와 같이, 상기 전극 높이의 변동에 의한 플립 칩 접속에 있어서의 접속 불량을 저감하는 것을 고려한 경우, 각 본딩 리드(2m) 각각의 표면에는 땜납재(3)가 배치되어 있는 것이 바람직하다. 즉, 각 본딩 리드(2m) 각각의 표면에 땜납재(3)가 배치되어 있음으로써, 플립 칩 접속 시에, 상기 전극 높이의 변동을 흡수할 수 있어, 플립 칩 접속에 있어서의 접속 불량을 저감할 수 있다.
단, 도 10의 반도체 칩(1)에 도시하는 바와 같이, 플립 칩 접속을 행하는 도전성 부재로서 구리 필러(4)를 채용하는 경우에는, 각 본딩 리드(2m) 각각의 표면의 땜납재(3)는, 반드시 배치되어 있지 않아도 좋다. 이 경우, 땜납재(3)를 배치하지 않음으로써, 기판 비용의 저감화를 도모할 수 있다.
2. 밀봉재 배치(언더필 도포)
도 16 및 도 17에 도시하는 바와 같이, 배선 기판(2)의 상면(2a)에 언더필(밀봉재)(6)을 배치한다. 이때, 복수의 본딩 리드(2m)를 덮도록 언더필(6)을 배치한다. 언더필(6)은, 예를 들어 NCF(Non-Conductive Film)이며, 절연성의 에폭시계 수지 등으로 이루어지는 필름 형상의 밀봉재(접착재)이다. 단, 페이스트 상태의 밀봉재인 NCP(Non-Conductive Paste)를 사용해도 좋다.
또한, 여기서는, 플립 칩 접속 전에, 배선 기판(2) 상에 언더필(6)을 배치하는 경우를 설명했지만, 언더필(6)은 플립 칩 접속 후에 배선 기판(2)과 반도체 칩(1) 사이에 주입하는 것이어도 좋다.
3. 플립 칩 실장
도 18에 도시하는 바와 같이, 우선, 반도체 칩(1)을 배선 기판(2)의 상면(2a) 상에 배치한다. 이때, 도 10에 도시하는 반도체 칩(1)의 복수의 패드(1c)와, 배선 기판(2)의 복수의 본딩 리드(2m)의 위치를 맞춘다. 여기서, 반도체 칩(1)은, 도 10 및 도 11에 도시하는 바와 같이, 각 패드(1c)에 형성된 기둥 형상(또는 돌기 형상)의 도전성 부재[본 실시 형태에서는, 복수의 구리 필러(4)]를 갖고 있다.
또한, 도 18에 도시하는 바와 같이, 복수의 구리 필러(4)의 각각의 선단면[본딩 리드(2m)와 대향하는 면]에는 땜납재(3)가 배치되어 있다.
따라서, 각각의 선단면에 땜납재(3)를 배치한 복수의 구리 필러(4)가 각 패드(1c)에 설치된 반도체 칩(1)을, 이 반도체 칩(1)의 주면(1a)이 배선 기판(2)의 상면(2a)과 대향하도록, 복수의 구리 필러(4)를 통하여 배선 기판(2)의 상면(2a) 상에 배치한다.
그 후, 도 19에 도시하는 바와 같이, 칩 압착을 행한다. 이때, 반도체 칩(1)의 이면(1b)에, 배선 기판(2)의 두께 방향[수직 방향, 배선 기판(2)의 상면(2a)으로부터 하면(2b)을 향하는 방향]의 하중(수직 하중) F와 열을 가함으로써, 구리 필러(4)의 선단면에 형성된 땜납재(3)를, 배선 기판(2)의 본딩 리드(2m)에 접촉시킨다. 그리고, 이 구리 필러(4)와 본딩 리드(2m)와의 접속부(접합부)에 열을 가함으로써 땜납재(3)를 용융시키고, 땜납재(3)를 통하여 구리 필러(4)와 본딩 리드(2m)를 전기적으로 접속한다.
이때, 본 실시 형태의 배선 기판(2)은, 복수의 본딩 리드(2m)를 지지하는 절연층(2d)이, 유리 크로스(2h)를 포함하지 않는 연한 수지층(2db)이므로, 플립 칩 실장 시의 하중으로 본딩 리드(2m)가 압압되었을 때에, 수지층(2db)이 변형되고, 이 수지층(2db) 상에 설치된 본딩 리드(2m)가 가라앉는다. 그로 인해, 복수의 본딩 리드(2m)나 복수의 도전성 부재[구리 필러(4)]의 높이에 변동이 생겼다고 해도, 높이가 낮은 구리 필러(4)와 본딩 리드(2m)의 접속에 대해서도 행할 수 있다. 또한, 각 본딩 리드(2m)의 하부[코어층(2e)측, 하면(2b)측]에 연한 수지층(2db)이 배치되어 있으므로, 플립 칩 실장 시에, 구리 필러(4)로부터 본딩 리드(2m)에 하중이 부여되었을 때에도, 연한 수지층(2db)이 가라앉음으로써 전극의 높이 변동에 의해 생기는 응력을 흡수할 수 있어, 반도체 칩(1)에 가해지는 응력을 저감화할 수 있다.
이에 의해, 반도체 칩(1)에 겹치는 데미지를 저감할 수 있어, 반도체 칩(1)에 균열이 형성되거나, 표면 보호막이 박리된다고 하는 문제의 발생을 억제할 수 있다. 즉, 플립 칩 실장에 있어서의 반도체 칩(1)의 손상을 저감 또는 방지할 수 있다.
그 결과, 반도체 장치[BGA(7)]의 신뢰성을 향상시킬 수 있다.
또한, 플립 칩 실장 시에 하중이 인가되었을 때에, 복수의 본딩 리드(2m)를 지지하는 수지층(2db)이 가라앉아, 복수의 구리 필러(4)나 복수의 본딩 리드(2m)의 높이 변동을 흡수할 수 있으므로, 플립 칩 실장에 있어서의 반도체 칩(1)의 접속 불량의 저감화를 도모할 수 있어, 반도체 칩(1)의 접속 신뢰성을 향상시킬 수 있다.
그 결과, 반도체 장치[BGA(7)]의 신뢰성을 향상시킬 수 있다.
또한, 배선 기판(2)에 있어서, 프리프레그(2da)의 두께를 수지층(2db)의 두께보다 두껍게 함으로써, 프리프레그(2da)의 쪽이 수지층(2db)보다 경도가 높으므로, 기판의 휨의 저감화를 도모할 수 있다. 또한, 절연층(2d)에 있어서의 프리프레그(2da)를 두껍게 함으로써, 코어층(2e)의 두께를 얇게 형성할 수 있으므로, 배선 기판(2)의 전체의 두께를 얇게 할 수 있어, 반도체 장치[BGA(7)]의 박형화를 도모할 수 있다.
또한, 각 구리 필러(4)의 선단면에 땜납재(3)가 배치되어 있음으로써, 열이 부여된 땜납재(3)가 용융되므로, 복수의 구리 필러(4)나 본딩 리드(2m)에 높이 변동이 생김으로써 복수의 구리 필러(4)를 압입했을 때에 형성되는 구리 필러(4)와 본딩 리드(2m) 사이의 간극을 흡수할 수 있다.
또한, 각 구리 필러(4)에 추가하여 각 본딩 리드(2m)의 표면에도 땜납재(3)가 배치되어 있는 경우에는, 복수의 구리 필러(4)나 본딩 리드(2m)에 생기는 높이 변동을 더 흡수할 수 있어, 플립 칩 실장에 있어서의 반도체 칩(1)의 접속 불량의 저감화를 더 도모할 수 있다.
또한, 도전성 부재로서 구리 필러(4)를 채용함으로써, 웨이퍼 단계에서 일괄적으로 패드(1c) 상에 구리 필러(4)를 접속할 수 있어, 효율적으로 복수의 패드(1c)에 도전성 부재를 접속할 수 있다.
또한, 구리 필러(4)는 기둥 형상의 도전성 부재이므로, 플립 칩 실장에 있어서의 전극 높이[반도체 칩(1)과 배선 기판(2)의 거리]를 확보할 수 있다.
또한, 하중 F가 부여되었을 때에, 언더필(6)도 상방으로부터 반도체 칩(1)에 의해 압궤되므로, 플립 칩 접속부에 언더필(6)이 충전되고, 또한 압궤된 언더필(6)이 반도체 칩(1)의 주위로 비어져 나와서 반도체 칩(1)의 각 측면으로 돌아 들어가고, 그 결과, 반도체 칩(1)의 각 측면도 언더필(6)에 의해 덮인다.
이상의 공정에 의해, 플립 칩 실장이 완료가 된다.
4. 외부 단자 형성(볼 마운트)
외부 단자 형성 공정에서는, 도 20에 도시하는 바와 같이, 배선 기판(2)의 하면(2b)의 복수의 랜드(2n)에 복수의 땜납 볼(5)을 각각 형성 또는 접속한다. 또한, 땜납 볼(5)은 외부 단자 혹은 볼 형상 전극 등이라고도 불린다.
또한, 복수의 랜드(2n)에 접속하는 외부 단자는, 볼 형상의 땜납재에 한정되지 않고, 땜납재를 랜드(2n)의 표면에 코팅한 것, 혹은 도금막(도금층)을 랜드(2n)의 표면에 형성한 것이어도 좋고, 그 경우, 반도체 장치는 LGA(Land Grid Array)이다.
또한, 땜납 볼(5)에 사용되는 땜납재도, 상술한 땜납재(3)와 마찬가지로, 납(Pb)을 실질적으로 포함하지 않는, 소위, 납 프리 땜납으로 이루어지고, 예를 들어 주석(Sn)만 또는 주석-구리-은(Sn-Cu-Ag) 등이다.
5. 개편화
개편화 공정에서는, 회전하는 절단날인 다이싱용의 블레이드(도시하지 않음)를 사용해서 개편화를 행한다. 예를 들어, 도 12에 도시하는 바와 같은 다수개 취득 기판(2t)의 상방으로부터 절단부(2r)에 대해 상기 블레이드를 진입ㆍ회전시켜 다이싱을 행하고, 각 BGA(7)에 개편화한다.
또한, 개편화는, 상기 블레이드를 사용한 다이싱에 의한 절단에 한정되지 않고, 금형에 의한 절단을 행해도 좋다.
이에 의해, 도 1 내지 도 3에 도시하는 BGA(7)의 조립 완료가 된다.
<변형예>
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
(제1 변형예)
도 21은 실시 형태의 제1 변형예의 반도체 장치에 내장되는 배선 기판의 상면측의 리드 배열의 일례를 나타내는 평면도이다.
도 21에 도시하는 구조는, 다핀화가 도모된 플립 칩 실장형의 반도체 장치의 배선 기판(2)에 있어서의 복수의 본딩 리드(2m)의 배치 형태의 변형예를 나타내는 것이다.
다핀화가 도모된 반도체 장치에 있어서는, 도 8에 도시하는 반도체 칩(1)과 같이, 그 패드(1c)의 배열은 지그재그 배열로 되어 있는 경우가 많고, 이에 대응하도록, 도 21에 도시하는 배선 기판측의 솔더 레지스트막(2c)의 개구부(2k)에 설치된 복수의 본딩 리드(2m)의 배열도, 외주 리드군(2ma)과 내주 리드군(2mb)으로 2열로 배치되어 있다.
또한, 배선 기판(2)에서는 내주 리드군(2mb)이, 평면에서 보아, 반도체 칩(1)의 변(1d)과 교차(거의 직교)하는 방향으로 연장되는 복수의 본딩 리드(2mba)와, 반도체 칩(1)의 변(1e)과 교차(거의 직교)하는 방향으로 연장되는 복수의 본딩 리드(2mbb)와, 변(1d) 및 변(1e)과 직교하지 않는 방향으로 연장되는 복수의 본딩 리드(2mbc)를 갖고 있다.
즉, 솔더 레지스트막(2c)의 프레임 형상의 개구부(2k)에 노출되는 내주 리드군(2mb)의 복수의 본딩 리드(2m)는, 그 연장 방향에 의해 상기 3종류로 나뉘어진다[본딩 리드(2mba, 2mbb, 2mbc)]. 이 3종류의 본딩 리드(2m) 중, 반도체 칩(1)의 변(1d) 및 변(1e)과도 직교하지 않는 방향으로 연장되는 복수의 본딩 리드(2mbc)는, 프레임 형상의 개구부(2k)의 코너부 부근에 배치되어 있다.
즉, 내주 리드군(2mb)의 본딩 리드(2m) 중, 개구부(2k)의 코너부 부근에 배치되는 본딩 리드(2mbc)는, 이 본딩 리드(2mbc)가 배치된 리드 열과 거의 직교하는 다른 리드 열의 단부(코너부)에 위치하는 본딩 리드(2mbc)와 접촉하기 쉬운 배치가 된다. 따라서, 배열의 중앙부 부근의 본딩 리드(2m)에 대해 비스듬히 배치되어 있다. 이때, 단순히 단부 위치의 본딩 리드(2mbc)만을 비스듬히 배치하면, 이 본딩 리드(2mbc)와 동일 열의 인접한 본딩 리드(2mbc)와 리드의 내측단부끼리가 간섭하므로, 각각의 코너부 부근의 복수(도 21에서는 단부로부터 4개)의 본딩 리드(2mbc)는 배선 기판(2)의 중앙부로부터 외측을 향해 방사상을 이루도록 비스듬히 배치하게 되어 있다.
따라서, 반도체 칩(1)의 어느 하나의 변(1d, 1e)에 대해서도 각각의 본딩 리드(2mbc)의 연장 방향은, 직교하는 일은 없다.
이에 의해, 인접하는 본딩 리드(2m)와의 쇼트를 방지할 수 있다. 그 결과, 반도체 장치의 다핀화에 대응시킬 수 있다.
또한, 내주 리드군(2mb)의 각각의 본딩 리드(2m)는, 각각의 본딩 리드(2m)의 일부를 덮는 절연막의 일부인 내측 솔더 레지스트막(내측 절연막)(2ca)의 단부와 교차(거의 직교)하는 방향을 따라서 연장되어 있다.
즉, 내주 리드군(2mb)의 각각의 본딩 리드(2m)는, 모두 대략 사각형의 내측 솔더 레지스트막(2ca)의 각 변에 있어서, 그 변(단부)과 직교를 이루도록 배치되어 있다. 이에 의해, 내주 리드군(2mb)의 각 본딩 리드(2m)에 있어서의 내측 솔더 레지스트막(2ca)으로부터의 노출 길이는, 서로 거의 동일한 길이로 할 수 있다. 이것은 외주 리드군(2ma)의 각 본딩 리드(2m)에 대해서도 마찬가지이며, 개구부(2k)에 배치되어 있는 각 본딩 리드(2m)의 솔더 레지스트막(2c)으로부터의 노출 부분이, 대략 동일한 길이가 되도록 배치되어 있다.
이에 의해, 땜납 프리코팅을 본딩 리드(2m) 상에 형성하는 경우에 있어서도, 각 리드간에서, 대략 동일한 양의 땜납을 프리코팅할 수 있어, 대략 동일한 높이에 땜납 프리코팅을 형성할 수 있다.
그 결과, 플립 칩 실장 시의 땜납 습윤성의 균일화를 도모할 수 있다.
(제2 변형예)
도 22는 실시 형태의 제2 변형예의 반도체 장치의 구조의 일례를 나타내는 단면도이다.
본 제2 변형예의 반도체 장치는, 칩 적층형의 반도체 장치이며, 배선 기판(2)에 플립 칩 실장된 반도체 칩(1) 상에 다른 반도체 칩(8)이 탑재되고, 상단측의 반도체 칩(8)이 와이어 접속에 의해 배선 기판(2)에 전기적으로 접속된 반도체 장치이다.
또한, 배선 기판(2)의 하면(2b)측에는, 외부 단자로서 복수의 땜납 볼(5)이 배치되어 있고, 따라서, 도 22에 도시하는 반도체 장치도 BGA(12)이다.
또한, BGA(12)에서는, 예를 들어 하단측의 반도체 칩(1)은 컨트롤러 칩이며, 상단측의 반도체 칩(8)은 메모리 칩이다. 따라서, 상단측의 반도체 칩(8)이, 하단측의 반도체 칩(1)에 의해 제어되는 SIP(System In Package)형의 반도체 장치이기도 한다. 단, 반도체 칩(1) 및 반도체 칩(8)은, 상기 이외의 기능을 구비한 반도체 칩이어도 좋다.
또한, 상단측의 반도체 칩(8)은, 하단측의 반도체 칩(1)의 이면(1b) 상에 주면(8a)을 위로 향한 상태에서 다이 본드재(9)를 통하여 접착되어 있다. 따라서, 하단측의 반도체 칩(1)의 이면(1b)과, 상단측의 반도체 칩(8)의 이면(8b)이 다이 본드재(9)에 의해 접합되어 있다.
또한, 반도체 칩(8)의 주면(8a)의 패드(8c)와, 배선 기판(2)의 상면(2a)의 본딩 리드(2v)가 와이어(도전성 부재)(10)에 의해 전기적으로 접속되어 있다. 와이어(10)는 금선 또는 동선이다.
또한, 하단측의 반도체 칩(1)은, 실시 형태의 BGA(7)와 마찬가지로, 복수의 구리 필러(4) 등의 도전성 부재를 통하여 배선 기판(2)의 복수의 본딩 리드(2m)에 플립 칩 접속되어 있다. 또한, 플립 칩 접속부는 언더필(6)에 의해 보호되어 있고, 반도체 칩(1)의 이면(1b) 및 반도체 칩(8)이나 복수의 와이어(10)는, 밀봉용 수지로 이루어지는 밀봉체(11)에 의해 밀봉되어 있다. 밀봉체(11)를 형성하는 밀봉용 수지는, 예를 들어 에폭시계의 열경화성 수지 등이다.
또한, 본 제2 변형예의 BGA(12)에 있어서도, 그 배선 기판(2)은, 실시 형태의 BGA(7)의 배선 기판(2)과 마찬가지로, 복수의 본딩 리드(2m)는 절연층(2d) 상에 배치되어 있고, 이 절연층(2d)이, 유리 크로스(유리 섬유)(2h)를 갖는 프리프레그(수지층)(2da)와, 프리프레그(2da) 상에 형성(적층)된 유리 크로스(2h)를 갖지 않은 수지층(2db)을 포함하고 있다.
따라서, 복수의 본딩 리드(2m)의 각각은, 수지층(2db)에 접하고 있고, 이 수지층(2db) 상에 배치되어 있다. 즉, 복수의 본딩 리드(2m)는 프리프레그(2da)에 비해 경도가 작고 연한 수지층(2db)에 의해 지지되어 있다.
이에 의해, 각 본딩 리드(2m)의 하부에 연한 수지층(2db)이 배치되어 있으므로, 실시 형태의 BGA(7)와 마찬가지로, 플립 칩 실장 시에, 구리 필러(4)로부터 본딩 리드(2m)에 하중이 부여되었을 때에도, 연한 수지층(2db)이 가라앉음으로써 전극의 높이 변동에 의해 생기는 응력을 흡수할 수 있어, 반도체 칩(1)에 가해지는 응력을 저감화할 수 있다.
그 결과, 반도체 칩(1)에 겹치는 데미지를 저감할 수 있어, 반도체 칩(1)에 균열이 형성되거나, 표면 보호막이 박리된다고 하는 문제의 발생을 억제할 수 있다. 즉, 플립 칩 실장에 있어서의 반도체 칩(1)의 손상을 저감 또는 방지할 수 있다. 이에 의해, 반도체 장치[BGA(12)]의 신뢰성을 향상시킬 수 있다.
또한, BGA(12) 및 그 조립에 의해 얻어지는 그 밖의 효과에 대해서는, 실시 형태의 BGA(7)와 마찬가지이므로, 그 중복 설명은 생략한다.
(제3 변형예)
또한, 상기 실시 형태에서는, 반도체 칩(1)과 배선 기판(2)을 전기적으로 접속하는 기둥 형상 또는 돌기 형상의 도전성 부재로서, 예를 들어 구리(Cu)를 주성분으로 하는 재료를 사용하는 것에 대해 설명했지만, 이것에 한정되는 것은 아니다. 즉, 구리(Cu)보다도 연한 재료로서, 예를 들어 금(Au)을 주성분으로 하는 재료를 사용해도 좋다.
또한, 금(Au)은 하중을 가하면, 구리(Cu)에 비해, 도전성 부재 그 자체가 변형되기 쉽다(찌부러지기 쉬움). 그로 인해, 배선 기판(2)의 전극[본딩 리드(2m)]을 지지하는 절연층으로서, 반드시 상기 실시 형태와 같은, 2층 구조의 절연층에 의해 배선 기판(2)의 전극[본딩 리드(2m)]을 지지하지 않아도 좋다. 바꾸어 말하면, 유리 크로스(유리 섬유)(2h)를 포함하지 않는 수지층보다도 단단한 재료(예를 들어, 프리프레그)를, 배선 기판(2)의 전극[본딩 리드(2m)]을 지지하는 절연층으로서 채용할 수 있다.
그러나, 도전성 부재나 전극(본딩 리드)의 높이의 변동량이 큰 경우에는, 도전성 부재의 변형량(찌부러짐량)은 커진다. 그로 인해, 도전성 부재를 극도로 변형시키고자 하지 않는 경우에는, 금(Au)을 주성분으로 하는 재료에 의해 도전성 부재를 형성한 경우라도, 상기 실시 형태와 같은 구성의 절연층을 갖는 배선 기판(2)을 사용하는 것이 바람직하다.
(제4 변형예)
도 23은 실시 형태의 제4 변형예의 반도체 장치에 내장되는 배선 기판의 구조의 일례를 나타내는 단면도이다.
본 제4 변형예는, 반도체 장치에 탑재되는 배선 기판의 변형예를 나타내는 것이다. 도 23에 도시하는 배선 기판(2)은, 2층의 배선층을 갖는, 소위, 2층 기판이며, 코어층(프리프레그)(2e)의 표면측에 배선층(2p)이 형성되고, 한편, 코어층(2e)의 이면측에 배선층(2q)이 형성되어 있다.
도 23의 배선 기판(2)에 있어서도, 배선층(2p)에 형성된 복수의 본딩 리드(전극)(2m)의 하부에는, 유리 크로스(2h)를 갖는 코어층(2e)보다도 경도가 작은 수지층(2db)이 배치되어 있다. 또한, 하면(2b)측에 있어서도, 복수의 랜드(전극)(2n)가 형성된 배선층(2q)과 코어층(2e) 사이에, 코어층(2e)보다 경도가 작은 수지층(2w)이 배치되어 있다.
따라서, 본 제4 변형예의 배선 기판(2)에서는, 절연층(2d)이, 수지층(2db)과 코어층(2e)과 수지층(2w)을 포함하고 있다. 그리고, 복수의 본딩 리드(2m)는 연한 수지층(유리 크로스를 함유하지 않는 층)(2db)에 의해 지지되고, 한편, 복수의 랜드(2n)는 연한 수지층(유리 크로스를 함유하지 않는 층)(2w)에 의해 지지되어 있다.
본 제4 변형예의 2층 배선 구조의 배선 기판(2)에 있어서도, 복수의 본딩 리드(2m)의 하부에 연한 수지층(2db)이 배치되어 있다. 그로 인해, 실시 형태의 BGA(7)와 마찬가지로, 플립 칩 실장 시에 본딩 리드(2m)를 통하여 수지층(2db)에 하중이 부여되면, 수지층(2db)이 변형되어, 본딩 리드(2m)가 가라앉는다. 이 결과, 도 2에 도시하는 구리 필러(4)의 높이에 변동이 생겨도, 모든 구리 필러(4)가 본딩 리드(2m)와 접속할 수 있다. 즉, 높이가 낮은 구리 필러(4)라도 본딩 리드(2m)와 접속할 수 있다.
또한, 상기한 바와 같이 복수의 구리 필러(4) 중, 다른 구리 필러(4)보다도 높이가 높은 구리 필러와 접속하는 배선 기판(2)의 본딩 리드(2m)가 가라앉으므로, 이 높이가 높은 구리 필러(4)가 형성되는 반도체 칩(1)의 패드(1c) 바로 아래의 절연층에 균열(67)(도 26을 참조)이 형성되는 것을 억제할 수 있다. 이에 의해, BGA(7)의 신뢰성을 향상시킬 수 있다.
또한, 반도체 장치[BGA(7)]의 땜납 볼(5) 등에 응력이 작용되었을 때에도, 연한 수지층(2db)에 의해 응력을 완화시킬 수 있어, 플립 칩 접속부에 직접 데미지가 전해지는 것을 억제할 수 있다.
즉, 상기 구리 필러(4)가 접속되는 본딩 리드(2m)의 하부에 연한 수지층(2db)이 배치되어 있으므로, 땜납 볼(5)에 열응력 등을 포함하는 응력이 작용되었을 때에도, 연한 수지층(2db)의 변형에 의해 상기 응력을 완화시켜 플립 칩 접속부나 반도체 칩(1)에 직접 데미지가 전해지지 않도록 상기 응력을 흡수할 수 있다.
그 결과, 플립 칩 접속부의 접속 불량의 발생을 억제할 수 있다.
또한, 상기 반도체 장치 및 그 조립에 의해 얻어지는 그 밖의 효과에 대해서는, 실시 형태의 BGA(7)와 마찬가지이므로, 그 중복 설명은 생략한다.
(제5 변형예)
유리 크로스를 포함하지 않는 수지층(2db, 2fb)과 유리 크로스(2h)를 포함하는 수지층[프리프레그(2da, 2fa)]과의 위치 관계에 대해서는, 상기의 실시 형태와 같은 적층 구조로 한정되지 않는다. 즉, 도 24에 도시하는 바와 같이, 유리 크로스를 포함하지 않는 수지층(2db, 2fb)은, 기둥 형상(또는 돌기 형상)의 도전성 부재[구리 필러(4)]가 접속되는 전극[본딩 리드(2m)]의 바로 아래에만 설치되어 있어도 좋다.
그러나, 배선 기판(2)의 제조 효율(공정수)을 고려하면, 상기의 본 실시 형태와 같이, 각 적층층(수지층)(2da, 2db, 2fa, 2fb)을 적층 구조로 해 두는 것이 바람직하다.
(제6 변형예)
상기 실시 형태에서는, 반도체 장치가 BGA인 경우를 일례로서 설명했지만, 상기 반도체 장치는 BGA에 한정되지 않고, 랜드의 표면에 도전성 부재가 형성된 LGA(Land Grid Array)이어도 좋다.
(제7 변형예)
또한, 상기 실시 형태에서 설명한 기술 사상의 요지를 일탈하지 않는 범위 내에 있어서, 변형예끼리를 조합하여 적용할 수 있다.
1 : 반도체 칩
1a : 주면(소자 형성면)
1b : 이면
1c : 패드(전극)
1d, 1e : 변
2 : 배선 기판
2a : 상면(칩 탑재면)
2b : 하면
2c : 솔더 레지스트막(상면측 보호막)
2ca : 내측 솔더 레지스트막(내측 절연막)
2d : 절연층(절연막)
2da : 프리프레그(수지층)
2db : 수지층(수지재)
2e : 코어층(프리프레그)
2f : 절연층(절연막)
2fa : 프리프레그(수지층)
2fb : 수지층
2g : 솔더 레지스트막(하면측 보호막)
2h : 유리 크로스(유리 섬유)
2i, 2j : 배선층
2k : 개구부
2m : 본딩 리드(전극)
2ma : 외주 리드군
2mb : 내주 리드군
2mba, 2mbb, 2mbc : 본딩 리드(전극)
2n : 랜드(전극)
2p, 2q : 배선층
2r : 절단부
2s : 프레임부
2t : 다수개 취득 기판(매트릭스 기판)
2u : 디바이스 영역
2v : 본딩 리드(전극)
2w : 수지층
3 : 땜납재(접속 부재)
4 : 구리 필러(도전성 부재, 포스트)
5 : 땜납 볼(도전성 부재)
6 : 언더필(밀봉재)
7 : BGA(반도체 장치)
8 : 반도체 칩
8a : 주면(소자 형성면)
8b : 이면
8c : 패드(전극)
9 : 다이 본드재
10 : 와이어(도전성 부재)
11 : 밀봉체
12 : BGA(반도체 장치)
50 : 반도체 칩
52 : 범프(돌기)
60 : 배선 기판
61 : 수지층
64 : 본딩 리드(전극)
65 : 유리 크로스(유리 섬유)
66 : 수지층
67 : 균열

Claims (10)

  1. 제1 절연층, 상기 제1 절연층의 제1 면에 형성된 복수의 본딩 리드 및 상기 제1 절연층의 상기 제1 면과는 반대측의 제2 면에 형성된 복수의 랜드를 갖는 배선 기판과,
    제1 주면, 상기 제1 주면에 형성된 복수의 패드 및 상기 제1 주면과는 반대측의 제2 주면을 갖고, 상기 제1 주면이 상기 배선 기판의 상기 제1 면과 대향하도록, 복수의 도전성 부재를 통하여 상기 배선 기판의 상기 제1 면 상에 탑재된 반도체 칩
    을 포함하고,
    상기 복수의 도전성 부재는, 복수의 땜납재를 통하여 상기 배선 기판의 상기 복수의 본딩 리드와, 각각 전기적으로 접속되어 있고,
    상기 제1 절연층은, 유리 섬유를 갖는 제1 수지층과, 유리 섬유를 갖지 않은 제2 수지층을 포함하고 있고,
    상기 복수의 본딩 리드의 각각은, 상기 제2 수지층과 접하고 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 수지층의 두께는, 상기 제1 수지층의 두께보다도 얇은 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 도전성 부재의 각각은, 구리를 주성분으로 하는 재료로 이루어지는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 도전성 부재의 각각은, 기둥 형상인 반도체 장치.
  5. (a) 제1 절연층과, 상기 제1 절연층의 제1 면에 형성된 복수의 본딩 리드와, 상기 제1 절연층의 상기 제1 면과는 반대측의 제2 면에 형성된 복수의 랜드를 갖는 배선 기판을 준비하는 공정 - 여기서, 상기 제1 절연층은, 유리 섬유를 갖는 제1 수지층과, 유리 섬유를 갖지 않은 제2 수지층을 포함하고 있고, 상기 복수의 본딩 리드의 각각은, 상기 제2 수지층과 접하고 있음 -;
    (b) 상기 (a) 공정 후, 제1 주면, 상기 제1 주면에 형성된 복수의 패드 및 상기 제1 주면과는 반대측의 제2 주면을 갖는 반도체 칩을, 상기 반도체 칩의 상기 제1 주면이 상기 배선 기판의 상기 제1 면과 대향하도록, 복수의 도전성 부재를 통하여 상기 배선 기판의 상기 제1 면 상에 배치하는 공정;
    (c) 상기 (b) 공정 후, 상기 반도체 칩에, 상기 배선 기판의 두께 방향의 하중을 가함으로써, 상기 복수의 도전성 부재와 상기 복수의 본딩 리드를 각각 전기적으로 접속하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 수지층의 두께는, 상기 제1 수지층의 두께보다도 얇은 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 복수의 도전성 부재의 각각은, 구리를 주성분으로 하는 재료로 이루어지는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 (c) 공정 전에서는, 상기 복수의 도전성 부재의 각각의 선단면에 땜납재가 배치되고, 상기 배선 기판의 상기 복수의 본딩 리드의 각각의 표면에는 땜납재가 배치되어 있지 않은 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 배선 기판은, 상기 제1 절연층과, 상기 복수의 본딩 리드를 구성하는 제1 배선층과, 상기 복수의 랜드를 구성하는 제2 배선층을 각각 겹치고, 또한, 압접함으로써 형성된 것인 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 복수의 도전성 부재의 각각은, 기둥 형상인 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140019173A (ko) * 2012-08-06 2014-02-14 삼성전기주식회사 솔더 코팅볼을 이용한 패키징 방법 및 이에 따라 제조된 패키지
US20150279775A1 (en) * 2012-12-14 2015-10-01 Elan Microelectronics Corporation Screen control module of a mobile electronic device and controller thereof
TWI489176B (zh) * 2012-12-14 2015-06-21 義隆電子股份有限公司 行動電子裝置的螢幕控制模組及其控制器
JP2015222741A (ja) * 2014-05-22 2015-12-10 京セラサーキットソリューションズ株式会社 多数個取り配線基板およびその製造方法
TWI719054B (zh) * 2015-09-25 2021-02-21 日商積水化學工業股份有限公司 連接構造體之製造方法、導電性粒子、導電膜及連接構造體
CN107205310B (zh) * 2017-06-29 2019-12-24 惠科股份有限公司 一种电路板和显示装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07336002A (ja) * 1994-06-08 1995-12-22 Hitachi Chem Co Ltd 配線板及びその製造法
US5834849A (en) * 1996-02-13 1998-11-10 Altera Corporation High density integrated circuit pad structures
TW383435B (en) * 1996-11-01 2000-03-01 Hitachi Chemical Co Ltd Electronic device
TW398165B (en) * 1997-03-03 2000-07-11 Hitachi Chemical Co Ltd Circuit boards using heat resistant resin for adhesive layers
EP1744609B1 (en) * 1999-06-02 2012-12-12 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
DE10020374A1 (de) * 1999-07-02 2001-01-25 Fujitsu Ltd Kopfbaugruppe einer Plattenvorrichtung mit einem Kopf-IC-Chip, der durch Ultraschallbonden an eine Aufhängung montiert ist
US6965160B2 (en) * 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
JP2004179545A (ja) * 2002-11-28 2004-06-24 Kyocera Corp 配線基板
CN1792126A (zh) * 2003-05-19 2006-06-21 大日本印刷株式会社 双面布线基板和双面布线基板的制造方法以及多层布线基板
WO2004103039A1 (ja) * 2003-05-19 2004-11-25 Dai Nippon Printing Co., Ltd. 両面配線基板および両面配線基板の製造方法並びに多層配線基板
US7144759B1 (en) * 2004-04-02 2006-12-05 Celerity Research Pte. Ltd. Technology partitioning for advanced flip-chip packaging
JP2006202969A (ja) * 2005-01-20 2006-08-03 Taiyo Yuden Co Ltd 半導体装置およびその実装体
US20070230150A1 (en) * 2005-11-29 2007-10-04 International Business Machines Corporation Power supply structure for high power circuit packages
WO2007063960A1 (ja) * 2005-12-01 2007-06-07 Sumitomo Bakelite Company Limited プリプレグ、プリプレグの製造方法、基板および半導体装置
JP4929784B2 (ja) * 2006-03-27 2012-05-09 富士通株式会社 多層配線基板、半導体装置およびソルダレジスト
KR101103451B1 (ko) * 2007-01-29 2012-01-09 스미토모 베이클리트 컴퍼니 리미티드 적층체, 기판의 제조 방법, 기판 및 반도체 장치
JP2008198747A (ja) * 2007-02-09 2008-08-28 U-Ai Electronics Corp プリント基板及びプリント基板の製造方法
US7893527B2 (en) * 2007-07-24 2011-02-22 Samsung Electro-Mechanics Co., Ltd. Semiconductor plastic package and fabricating method thereof
US7642135B2 (en) * 2007-12-17 2010-01-05 Skyworks Solutions, Inc. Thermal mechanical flip chip die bonding
US8030752B2 (en) * 2007-12-18 2011-10-04 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing semiconductor package and semiconductor plastic package using the same
JP5001903B2 (ja) * 2008-05-28 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2010041045A (ja) * 2008-07-09 2010-02-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP5479233B2 (ja) * 2010-06-04 2014-04-23 新光電気工業株式会社 配線基板及びその製造方法
JP5587123B2 (ja) * 2010-09-30 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
CN103843471A (zh) * 2012-04-26 2014-06-04 日本特殊陶业株式会社 多层布线基板及其制造方法
TWI488273B (zh) * 2012-07-18 2015-06-11 頎邦科技股份有限公司 半導體製程及其半導體結構
JP5990421B2 (ja) * 2012-07-20 2016-09-14 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ

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