KR20140145577A

KR20140145577A - 반도체 장치

Info

Publication number: KR20140145577A
Application number: KR1020147022173A
Authority: KR
Inventors: 마사시 아카하네
Original assignee: 후지 덴키 가부시키가이샤
Priority date: 2012-04-02
Filing date: 2013-01-21
Publication date: 2014-12-23
Anticipated expiration: 2033-01-21
Also published as: JP2013214879A; EP2790323A1; CN104094525B; CN104094525A; JP5880225B2; US20140320180A1; US9312845B2; EP2790323B1; KR101847103B1; EP2790323A4; WO2013150809A1

Abstract

고전위측 스위칭 소자의 구동 제어를 행하는 반도체 장치로서, 로우 사이드의 입력 신호를 하이 사이드의 신호로서 신호 레벨을 올려 출력하는 1개의 레벨 시프트 회로와, 로우 사이드 영역에서 동작하며, 1비트를 1세트의 H, L의 부호의 조합으로 했을 때, 2비트 이상으로 이루어지며, 세트 신호 또는 리셋 신호를 나타내는 데이터 심볼을 생성하여, 레벨 시프트 회로의 입력 신호로서 출력하는 펄스 변조 회로와, 하이 사이드 영역에서 동작하며, 레벨 시프트 회로로부터 출력된 데이터 심볼을 복조하여, 레벨 시프트된 세트 신호 또는 리셋 신호를 생성하는 펄스 복조 회로와, 펄스 복조 회로로부터 출력된 세트 신호/리셋 신호를 기반으로 고전위측 스위칭 소자의 도통/비도통을 제어하는 제어 회로를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 하프 브리지(half-bridge) 전원 등에 이용되며, 1차측의 계(系)인 저(低)전위계의 입력 신호를 1차측의 동작 전위와는 다른 전위로 동작하는 2차측의 계인 고(高)전위계에 전달하는 레벨 시프트 회로를 갖는 반도체 장치에 관한 것이다.

일반적으로, 하프 브리지 전원 등의 회로는, 도 15에 나타내는 바와 같이 구성된다. 상기 회로는, 고전위측 스위칭 소자(XD1)와 저전위측 스위칭 소자(XD2)를 직렬로 접속한 출력 회로(60)를 구비한다. 출력 회로(60)에는, 고전위측 스위칭 소자(XD1)를 구동하기 위한 하이 사이드(high-side) 구동 신호(Hdrv)와 저전위측 스위칭 소자(XD2)를 구동하기 위한 로우 사이드(low-side) 구동 신호(Ldrv)를 발생하는 입력 버퍼＆보호 회로(input buffer and protection circuit, 70)가 접속된다. 또한, 상기 회로는, 로우 사이드 구동 신호(Ldrv)를 기반으로, 저전위측 스위칭 소자(XD2)를 구동하기 위한 구동 신호(LO)를 출력하는 로우 사이드 구동 회로(80)를 구비한다. 또, 상기 회로는, 입력 버퍼＆보호 회로(70)로부터 출력된 저전위계의 펄스 신호인 하이 사이드 구동 신호(Hdrv)를 고전위계에 전달하여 고전위측 스위칭 소자(XD1)를 구동하는 하이 사이드 구동 회로(90)를 가지고 있다.

또한, 본 발명은, 하이 사이드 구동 회로에 관한 것으로서, 로우 사이드 구동 회로는 종래 기술을 이용한다. 이 때문에, 이하에서는 로우 사이드 구동 회로에 대한 설명은 생략한다.

다음으로, 도 16을 이용하여 하이 사이드 구동 회로(90)의 구성을 설명한다. 하이 사이드 구동 회로(90)는, 펄스 발생 회로(91)와, 2개의 레벨 시프트 회로(93, 94)와, 래치(latch) 오(誤)동작 보호 회로(95)와, 래치 회로(96)와, 하이 사이드 드라이버(97)를 구비하고 있다.

펄스 발생 회로(91)는, 입력 버퍼＆보호 회로(70)로부터 출력된 저전위계의 펄스 신호인 하이 사이드 구동 신호(Hdrv)의 상승 엣지(rise edge)와 하강 엣지(fall edge)에 동기(同期)한 2개의 미소(微小) 펄스 신호를 출력한다. 하이 사이드 구동 신호(Hdrv)의 상승 엣지에 동기한 미소 펄스 신호는, 고전위측 스위칭 소자(XD1)를 온(on)하기 위한 세트 신호(SET)이다. 또, 하이 사이드 구동 신호(Hdrv)의 하강 엣지에 동기한 미소 펄스 신호는, 고전위측 스위칭 소자(XD1)를 오프(off)하기 위한 리셋 신호(RESET)이다.

레벨 시프트 회로(93)는, 펄스 발생 회로(91)로부터 출력된 세트 신호(SET)의 레벨을 고전위계로 시프트하여, 고전위계의 세트 신호인 레벨 시프트된(level-shifted) 세트 신호(SETDRN)를 출력한다. 레벨 시프트 회로(94)는, 펄스 발생 회로(91)로부터 출력된 리셋 신호(RESET)의 레벨을 고전위계로 시프트하여, 고전위계의 리셋 신호인 레벨 시프트된 리셋 신호(RESDRN)를 출력한다.

래치 회로(96)는, 레벨 시프트된 세트 신호(SETDRN)와 레벨 시프트된 리셋 신호(RESDRN)를 래치하여, 래치된 신호를 출력한다. 하이 사이드 드라이버(97)는, 래치 회로(96)에 의해 래치된 신호를 기반으로 고전위측 스위칭 소자(XD1)를 구동하는 구동 신호(HO)를 출력한다. 래치 오동작 보호 회로(95)는, 래치 회로(96)의 전단(前段)에 설치되어, 래치 회로(96)의 오동작을 방지한다.

도 17은, 종래의 하이 사이드 구동 회로(90)의 동작 타임 차트이다. 제어 입력 신호(Hdrv)의 하강에서 세트 신호(SET)가 출력되고, Hdrv의 상승에서 리셋 신호(RESET)가 출력되고 있다. 또, 레벨 시프트 회로(93, 94)의 출력인 레벨 시프트된 세트 신호(SETDRN), 레벨 시프트된 리셋 신호(RESDRN)는, 각각 부논리(負論理, negative logic)의 신호로서 출력된다. 래치 오동작 보호 회로(95), 래치 회로(96), 하이 사이드 드라이버(97)로 구성되는 제어 신호 출력 회로(92)는, 이 신호를 기반으로, SETDRN 신호가 네거티브(負, negative)(유효)일 때에는, 구동 신호(HO)가 온(on)이 되고, RESDRN 신호가 네거티브(무효)일 때에는, 구동 신호(HO)가 오프(off)가 된다. 구동 신호(HO)가 온일 때에는, 고전위측 스위칭 소자(XD1)는 도통(導通) 상태가 되고, 구동 신호(HO)가 오프일 때에는, 고전위측 스위칭 소자(XD1)는 비(非)도통 상태가 된다.

스위칭 소자(XD1, XD2)를 구동하여, 유도성 부하(L1)에 전력을 공급하면, 스위칭 소자의 접속점(P1)의 전위(Vs)가 변동하여 dV/dt 노이즈를 발생시키는 경우가 있다.

종래, 스위칭 소자의 동작에 의한 급준한 전압 변화(dV/dt)가 발생했을 때의 노이즈인 dV/dt 노이즈에 의한 오동작을 방지하기 위한 기술이 제안된 바 있다.

예컨대, 특허 문헌 1에서는, 래치 회로의 출력을 레벨 시프트 회로측에 피드백(feedback)함으로써, 관통 전류를 발생시키지 않고 dV/dt 노이즈에 의한 오동작을 방지할 수 있는 기술이 제안되어 있다.

또, 특허 문헌 2에서는, 2개의 레벨 시프트 회로의 각각에 연속 펄스(반복 펄스)를 인가함으로써, 오동작을 방지하는 기술이 제안되어 있다.

일본 특허 공개 공보 제2011－139423호 일본 특허 공보 제3773863호

그러나, 상술한 특허 문헌 1이나 특허 문헌 2의 기술은, 모두 세트측과 리셋측의 2개의 레벨 시프트 회로를 이용하고 있어, 스위칭 소자의 동작에 의한 급준한 전압 변화(dV/dt)가 발생했을 때에 반도체 장치 내의 세트측과 리셋측의 디바이스 소자의 특성 편차에 기인하는 동작의 어긋남이 발생하며, 이것이 오동작 발생의 원인이 되어 왔다. 디바이스 소자의 특성 편차로서는, 예컨대, 기생(寄生) 용량(Cds1, Cds2)의 편차가 있다.

본 발명은, 상술한 이러한 사정을 감안하여 이루어진 것으로서, 세트측과 리셋측의 디바이스 소자의 특성 편차나 dV/dt 노이즈 등의 영향에 의한 오동작에 대한 대책이 될 수 있으며, 또한 비용을 삭감할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명의 반도체 장치에 있어서는, 직렬로 접속되며, 고(高)전위의 주(主)전원 전위와 저(低)전위의 주전원 전위의 사이에 삽입된 고전위측 스위칭 소자와 저전위측 스위칭 소자 중, 고전위측 스위칭 소자의 구동 제어를 행하는 반도체 장치로서, 저전압의 전위계에서 동작하는 로우 사이드(low-side) 영역의 입력 신호를 고전압의 전위계에서 동작하는 하이 사이드(high-side) 영역의 신호로서 신호 레벨을 올려 출력하는 1개의 레벨 시프트 회로와, 로우 사이드 영역에서 동작하며, 1비트를 1세트의 H, L의 부호의 조합으로 하였을 때, 2비트 이상으로 이루어지며, 세트(set) 신호 또는 리셋(reset) 신호를 나타내는 데이터 심볼(data symbol)을 생성하여, 상기 레벨 시프트 회로의 입력 신호로서 출력하는 펄스 변조(變調) 회로와, 하이 사이드 영역에서 동작하며, 상기 레벨 시프트 회로로부터 출력된 데이터 심볼을 복조(復調)하여, 레벨 시프트된 세트 신호 또는 리셋 신호를 생성하는 펄스 복조 회로와, 상기 펄스 복조 회로로부터 출력된 레벨 시프트된(level-shifted) 세트 신호/리셋 신호를 기반으로 상기 고전위측 스위칭 소자의 도통/비(非)도통을 제어하는 제어 회로를 구비한 것을 특징으로 한다.

본 발명에서는, 고전위측 스위칭 소자를 동작시키기 위한, 세트 신호, 리셋 신호를, 각각 레벨 시프트 회로를 통해 고전위계에 전달하는 것이 아니라, 데이터 심볼로 변환하여, 하나의 레벨 시프트 회로에 의해, 고전위계에 전달하기 때문에, 반도체 디바이스의 특성 편차에 의한 오동작을 방지할 수가 있다. 또, 1비트를 1세트의 H, L의 부호의 조합으로 함으로써 부호간 간섭을 적게 할 수 있어, 1비트를 H레벨 또는 L레벨 중 어느 것으로 나타내는 NRZ 부호에 비해 신호 성분 대역이 넓어진다. 이 때문에, 반도체 장치의 고속 동작이 가능하게 된다.

또, 본 발명에 관한 반도체 장치의 펄스 변조 회로는, 클럭(clock) 입력에 따라 내부 상태가 순서대로 천이(遷移)되는 상태 머신(state machine)과, 상기 데이터 심볼의 하강 타이밍을 결정하는 제 1 타이머 회로와, 제어 입력 신호의 상승을 검지하여, 상기 상태 머신의 상태 천이 타이밍을 결정하는 제 2 타이머 회로를 가지고, 상기 상태 머신은, 상기 제 2 타이머 회로에 의해 적어도 제 1 상태, 제 2 상태를 순서대로 천이하며, 제 1 상태시에는 시작 비트를 송출하고, 제 2 상태시에는, 세트 신호 또는 리셋 신호를 나타내는 데이터 비트를 송출하는 것을 특징으로 한다.

본 발명에서는, 로우 사이드 영역에서 제어 입력 신호를 상태 머신을 사용하여 데이터 심볼로 변환하고, 하이 사이드 영역에서는 상태 머신을 이용하여 상기 데이터 심볼을 복조하기 때문에, dV/dt 노이즈 등의 영향으로 발생하는 데이터 오류에 의한 오동작을 억제할 수가 있다.

또, 본 발명에 관한 반도체 장치는, 또한, 하이 사이드 영역의 입력 신호를 로우 사이드 영역의 신호로서 신호 레벨을 낮추어 출력하는 레벨 시프트 회로를 설치하여, 쌍방향의 신호 전달을 실현할 수 있는 레벨 시프트 회로 그룹을 구비한 것을 특징으로 한다. 이로써, 로우 사이드 영역으로부터 하이 사이드 영역으로 전달한 신호를, 다시 로우 사이드 영역으로 되돌려, 대조 체크(matching check)를 하는 등의 에러 감시가 가능하게 된다.

이상 설명한 바와 같이, 본 발명의 반도체 장치는, 1개의 레벨 시프트 회로로 변복조(變復調)에 의해 고전위측 스위칭 소자를 제어하기 위한 세트 신호, 리셋 신호를 전달하기 때문에, dV/dt 노이즈 등의 영향을 저감하는 동시에 2세트의 레벨 시프트 회로로 시스템을 구성할 때의 디바이스의 특성 편차에 기인하는 오동작을 방지할 수가 있다. 또, 종래는 고전위측 스위칭 소자를 구동하는데 2개의 레벨 시프트 회로를 이용하여 왔으나, 본 발명의 반도체 장치에서는, 1개의 레벨 시프트 회로로 고전위측 스위칭 소자를 구동할 수 있기 때문에, 비용을 삭감할 수가 있다.

도 1은 본 발명의 일실시 형태에 의한 반도체 장치(하이 사이드 구동 회로(10))의 블록 구성도이다.
도 2는 도 1의 펄스 변조 회로(11)의 블록 구성도이다.
도 3은 도 2의 상세 블록 구성도이다.
도 4는 도 1의 펄스 변조 회로(11)의 동작 타임 차트이다.
도 5는 도 2의 상태 머신(FSM; 23b)의 상태 천이도이다.
도 6은 도 3의 제 2 타이머 회로(26)의 회로 구성도이다.
도 7은 도 3의 제 1 타이머 회로(25)의 회로 구성도이다.
도 8은 도 6, 도 7에 나타내는 타이머 회로(25, 26)의 타임 차트이다.
도 9는 도 2의 펄스 변조 회로의 회로 시뮬레이션 결과를 나타내는 도면이다.
도 10은 도 1의 펄스 복조 회로(13)의 블록 구성도이다.
도 11은 도 10의 펄스 복조 회로(13)의 동작 타임 차트이다.
도 12는 도 10의 펄스 복조 회로(13)의 회로 시뮬레이션 결과를 나타내는 도면이다.
도 13은 도 1의 하이 사이드 구동 회로(10)의 입출력 신호(Hdrv, HO) 및 변조 신호(SIG)의 타임 차트(도 13(a)), 및 종래 방식의 하이 사이드 구동 회로(90)의 타임 차트(도 13(b))이다.
도 14는 본 발명의 실시 형태에 의한 펄스 횟수(3회)인 경우의 데이터 포맷(도 14(a)), 및 최소 펄스 횟수(2회)인 경우의 데이터 포맷(도 14(b))이다.
도 15는 종래의 하프 브리지 회로의 블록 구성도이다.
도 16은 도 15의 하이 사이드 구동 회로(90)의 블록 구성도이다.
도 17은 도 16에 나타내는 종래의 하이 사이드 구동 회로(90)의 동작 타임 차트이다.

다음으로, 본 발명의 일 실시예에 관한 반도체 장치에 대하여, 도면을 참조하면서 설명한다. 또한, 이하에 나타내는 실시예는 본 발명의 반도체 장치에 있어서의 적합한 구체적인 예로서, 기술적으로 바람직한 각종 한정이 부가되어 있는 경우도 있으나, 본 발명의 기술 범위는, 특별히 본 발명을 한정하는 기재가 없는 한, 이러한 양태로 한정되는 것은 아니다. 또, 이하에 나타내는 실시 형태에 있어서의 구성요소는 적절히, 기존의 구성요소 등과의 치환(置換)이 가능하며, 또한, 다른 기존의 구성요소와의 조합을 포함하는 다양한 변경이 가능하다. 따라서, 이하에 나타내는 실시 형태의 기재에 의해, 특허청구범위에 기재된 발명의 내용을 한정하는 것은 아니다.

(반도체 장치의 구성)

도 1에 본 발명의 실시 형태에 의한 반도체 장치의 일 실시예로서 하이 사이드 구동 회로(10)의 블록도를 나타낸다. 도 16과 동일한 요소에는 동일 부호를 사용하고 그 설명을 생략한다.

도 1에 있어서, 하이 사이드 구동 회로(10)는, 저전위계의 입력 신호(Hdrv)의 온/오프 타이밍에서 1개의 출력 단자로부터 소정 펄스의 변조 신호(SIG)를 발생하는 펄스 변조 회로(11)와, 펄스 신호를 고전위계로 시프트하는 1개의 레벨 시프트 회로(12)와, 시프트된 펄스 신호(SIGDRN)를 복조하여 세트 신호, 리셋 신호를 발생하는 펄스 복조 회로(13)와, 세트 신호, 리셋 신호를 유지하는 래치 회로(96)와, 래치 회로(96)의 출력을 기반으로 고전위측 스위칭 소자의 구동 신호(HO)를 출력하는 하이 사이드 드라이버(97)로 구성되어 있다.

하이 사이드 드라이버(97)로부터의 출력 신호(HO)는, 고전위측 스위칭 소자(XD1)의 게이트 단자에 입력되어, 고전위측 스위칭 소자(XD1)를 온/오프한다.

한편, 저전위측 스위칭 소자(XD2)는, 종래의 로우 사이드 구동 회로(80)의 로우 사이드 드라이버(81)에 의해, 온/오프된다. 직렬로 접속된 고전위측 스위칭 소자(XD1)와 저전위측 스위칭 소자(XD2)는, 외부 전원(PS)에 접속되며, 양 스위치의 접속점(P1)으로부터 부하(負荷; L1)의 일단에 접속된다. 부하(L1)의 타단은 외부 전원(PS)의 접지(接地, ground side)측에 접속되어 있다.

또, 도 1에 있어서, 레벨 시프트 회로(12)는, 일단이 N채널형 MOSFET(HVN3)의 드레인(drain)에 접속된 저항 소자(LSR3)와의 직렬 회로로 구성된다. 상기 레벨 시프트 회로(12)는, 저항 소자(LSR3)의 타단이 2차측 전위계의 고전위측 전원 전위(Vb)에 접속된다. 또 MOSFET(HVN3)의 소스(source) 단자는, 1차측 전위계 및 2차측 전위계의 저전위측 전원 전위(GND)에 접속된다. N채널형의 MOSFET(HVN3)의 게이트 단자에는, 펄스 변조 회로(11)로부터 출력된 변조 신호(SIG)가 입력되고, 저항 소자(LSR3)와 N채널형의 MOSFET(HVN3)의 접속점(P3)으로부터 시프트된 펄스 신호(SIGDRN)가 출력된다.

상술한 바와 같이, 본 실시예에 의한 하이 사이드 구동 회로(10)는, 저항 소자와 N채널형의 MOSFET으로 구성되는 레벨 시프트 회로(12)를 1개 사용하여, 레벨 시프트 회로(12)의 입력 단자(MOSFET의 게이트 단자)에 펄스 변조 회로(11)를 접속하고, 레벨 시프트 회로(12)의 출력 단자(접속점(P3))에 펄스 복조 회로(13)를 접속하고 있는 것이 특징이다.

또, 레벨 시프트 회로(12)의 출력 단자인 접속점(P3)과 하이 사이드측의 기준 전위(Vs)의 사이에는, 접속점(P3)을 캐소드측으로 하여 다이오드(D3)가 접속된다. 상기 다이오드(D3)는, Vb-Vs간의 전위를 일정하게 하는 역할을 담당한다.

(펄스 변조 회로의 구성)

도 2에 펄스 변조 회로(11)의 블록 구성도를 나타낸다. 펄스 변조 회로(11)는, 변조 개시(開始)의 타이밍을 검지하는 변화점 검출회로(20)와, 상태 천이 로직(logic) 회로(23)와, 상태 제어 타이머 회로(24)의 주요한 3개의 구성 요소를 가지고 있다.

변화점 검출회로(20)는, 제어 입력 신호(Hdrv)를 2입력 배타적 논리합(EX-OR) 회로(22)의 일방(一方)의 입력 단자에 접속하고, 제어 입력 신호(Hdrv)를 지연 회로(DELAY, 21)를 통해, 배타적 논리합 회로(22)의 타방(他方)의 입력 단자에 접속하고 있다. 배타적 논리합 회로(22)의 출력 단자, 즉 변화점 검출회로(20)의 출력 단자는, 상태 천이 로직 회로(23)의 입력 단자에 접속되고, 상태 천이 로직 회로(23)로부터 펄스 신호(SIG)가 출력되고 있다. 상기 상태 천이 로직 회로(23)는, 상태 제어 타이머 회로(24)에 의해 동작한다.

상태 천이 로직 회로(23)는, 도 3에 나타내는 바와 같이 입력 클럭 신호(CLK)에 의해 상태가 천이되는 상태 머신(FSM; 23b)과, 상태 머신(23b)의 내부 상태에 따라 펄스 신호를 발생하는 펄스 발생 회로(SIGREG; 23c)를 가지고 있다. 또한, 상태 머신(23b)에 사용하는 클럭 신호(CLK)는, 변화점 검출회로(20)의 출력 신호인 1 쇼트(one-shot) 펄스 신호(XCHG)와 상태 제어 타이밍을 결정하는 제 2 타이머 회로(26)의 출력 신호(UP2)의 논리합 조건에 의해 만들어진다.

(펄스 변조 회로의 동작)

도 4에 상기의 구성을 갖는 펄스 변조 회로(11)의 동작 타임 차트를 나타낸다.

펄스 변조 회로(11)는, 변화점 검출회로(20)에 의해 제어 입력 신호(Hdrv)의 상승 엣지를 검출하여, 1 쇼트 펄스 신호(XCHG)를 생성한다. 상기 펄스 신호에 의해, 상태 천이 로직 회로(23)의 상태 머신(23b)이 초기 상태인 아이들 상태(idle state)(IDLE)로부터 다음의 상태(ST1)로 변화한다. 펄스 변조 회로(11)는 타이머 회로를 2개 구비하고 있으며, 제 1 타이머 회로(25)는, 펄스 변조 회로(11)의 출력 신호(SIG)의 하강 타이밍을 결정하고, 제 2 타이머 회로(26)는, 상태 머신(23b)의 상태 천이 타이밍을 결정한다.

본 실시예에서는, 상태 머신(23b)의 내부 상태로는 아이들 상태(IDLE)를 포함하여 4개의 상태가 있으며, 아이들 상태(IDLE)를 제외한 3개의 상태(ST1/ST2/ST3)가 변조할 데이터 포맷(data format)의 데이터 수가 된다. 본 실시예의 펄스 변조 회로(11)에서는 3개의 데이터를 만들어 낸다.

(상태 머신의 상태 천이)

도 5에 상태 머신(FSM; 23b)의 상태 천이도를 나타낸다. 기본적으로는 입력되는 클럭 신호의 상승에 의해 IDLE→ST1→ST2→ST3→IDLE로 순서대로 천이한다. 각각의 상태 ST1, ST2, ST3마다, STATE1, STATE2, STATE3의 각 출력 신호가 액티브화(active)(활성화)된다. 또, 천이 상태인 동안에는, 타이머 회로(25, 26)를 동작시키기 위한 신호인 EN(인에이블, enable) 신호가 액티브화된다.

(상태 제어 타이머 회로(24)의 구성)

본 실시예의 타이머 회로(24)는 RC 시정수(時定數)를 이용한 타이머 회로를 2개 이용하고 있다. 제 1 타이머 회로(25)는, 펄스 변조 회로(11)에서 만들어지는 변조 펄스인 데이터 심볼의 하강 타이밍의 생성에 이용된다. 제 2 타이머 회로(26)는, 제어 입력 신호의 상승을 검지하여, 상태 머신(23b)의 상태 천이 타이밍의 결정에 이용된다.

도 6에 제 2 타이머 회로(26)의 회로 구성을 나타낸다. 시간의 계측(計時, time count)은 저항(26a)과 콘덴서(26c)로 구성되는 RC 회로에 의해 행해진다. 상기 타이머 회로(26)는, 상태 머신(23b)의 출력인 EN 신호가 L레벨에서 H레벨로 변화함에 따라 콘덴서(26c)의 충전, 즉 시간의 계측을 개시한다. 소정의 시간이 경과하여, 버퍼(26e)의 입력 전압이 문턱값을 초과하면 버퍼(26e)의 출력이 L레벨에서 H레벨로 변화한다. 이로써, AND 회로(26g)로부터 1 쇼트 펄스 신호가 출력된다. 그러면, OR 회로(26b)를 통해 N채널형 MOSFET(26d)이 온 되며, 콘덴서(26c)에 충전되어 있던 전하를 방전시킨다. 제 2 타이머 회로(26)는, 방전 후, EN 신호가 H레벨이면, 시간의 재계측(recount)과, 규정 시간에서의 방전을 반복한다. 제 2 타이머 회로(26)의 제어 기간 중, 즉 EN 신호가 H레벨인 동안에는, 타이머 회로의 시간의 계측이 행해져 상태 머신(23b)의 상태가 천이된다.

RC 시정수의 값은, 로우 사이드로부터 하이 사이드로 신호가 확실하게 전달되는 시간을 고려하여 설정되어 있다. 또, RC 시정수×상태 천이 수＋α는, 제어 입력 신호(Hdrv)의 최소 펄스 폭(tPW) 이하가 되도록 설정되어 있다. 여기서, α는 그 밖의 제어에 필요한 시간 마진(margin)이다. 또한, EN 신호의 온 시간은, 어떤 펄스를 생성하는지에 따라 미리 정해진다.

도 7에 제 1 타이머 회로(25)의 회로 구성을 나타낸다. 시간의 계측은 저항(25c, 25d)과 콘덴서(25f)로 구성되는 RC 회로에서 행한다. 버퍼(25h)의 문턱값에 도달하면, 1 쇼트 펄스 신호가 생성되고, 타이머 리셋이 행해진다. 제 1 타이머 회로(25)는 펄스 변조 회로(11)의 출력(SIG)의 하강 타이밍을 결정하기 위하여, 제 2 타이머 회로(26)와는 다른 제어를 행하고 있다. 제 2 타이머 회로(26)는 EN 신호에 따라서, 동일 주기로 시간의 계측을 행하고 있었다. 그러나, 제 1 타이머 회로(25)는 최초의 시간 계측시에만, RC 시정수가 이후의 주기의 1/2배가 되도록 제어된다. 이를 위해, 제 1 타이머 회로(25)에는, 제어용의 래치 회로(25a)가 설치되어 있다.

제 1 타이머 회로(25)의 RC 시정수 회로의 저항(25c, 25d)은, 각각 제 2 타이머 회로(26)의 저항(26a)의 1/2의 저항값으로 되어 있다. 또, 제 1 타이머 회로(25)의 RC 시정수 회로의 콘덴서(25f)의 정전 용량은, 제 2 타이머 회로(26)의 콘덴서(26c)의 정전 용량과 같다.

제 1 타이머 회로(25)에 대한 입력 신호(EN)가 L레벨일 때, 래치 회로(25a)는 세트되고, 래치 회로(25a)의 출력(RCCHG)은 H레벨이 된다. 이러한 래치 출력은 RC 시정수 회로의 2 직렬 중 일방의 저항 소자(25c)가 MOSFET(25b)에 의해 쇼트되도록 기능한다. 이 때문에, RC 시정수 회로의 저항값은, 저항(25d)의 저항값만으로 된다. 즉, RC 시정수 회로의 저항값은, 2 직렬의 합계 저항값의 1/2이 된다. 한 번, 타임 업(time up)하면, 래치 회로(25a)의 출력은 리셋되고, 래치 출력(RCCHG)은 L레벨이 된다. 그러면, 저항 소자(25c)에 접속된 MOSFET(25b)이 오프 상태가 된다. 이 때문에 RC 시정수 회로의 저항값은, 출력(RCCHG)이 H레벨일 때와 비교하여 2배의 값으로 되어 있다. 이로써, 이후의 RC 시정수는 제 2 타이머 회로(26)의 RC 시정수와 같은 상태에서 동작한다. 이 때문에, 타이머 계시(計時) 시간의 간격은 같게 된다.

도 8에 본 실시예의 타이머 회로(25, 26)의 타임 차트를 나타낸다. 제 2 타이머 회로(26)의 콘덴서(26c)의 충전 전압 파형(TIMER2)은 상태 머신의 천이 시간의 계측을 행하기 위해, 본 실시예에서는 상태 수에 맞추어 3회의 톱니파형(鋸齒波形, sawtooth waveform)으로 되어 있다. 또, 제 1 타이머 회로(25)의 출력 신호(UP1)는, 제 2 타이머 회로(26)의 출력 신호(UP2)보다 1/2 주기 빠른 타이밍으로 펄스가 발생하고 있다.

(펄스 변조 회로(11)의 타이밍 차트)

도 9에 펄스 변조 회로의 회로 시뮬레이션 결과를 나타낸다. 제어 입력 신호(Hdrv)가 L레벨→H레벨 또는 H레벨→L레벨이 되면, 펄스 변조 회로(11)의 출력 신호(SIG)는 3개의 상태(ST1, ST2, ST3)를 순서대로 천이하여, 각각의 상태마다 펄스 데이터를 출력한다. 본 실시예의 출력 신호(SIG)의 포맷은 ST1：시작 비트, ST2：데이터 비트, ST3 : 완료 비트로 구성되어 있다. 세트 신호(SET)를 나타내는 데이터 비트는 펄스 없음, 리셋 신호(RESET)를 나타내는 데이터 비트는 펄스 있음으로 구성되어 있다. 따라서, 제어 입력 신호(Hdrv)가 H레벨이 되었을 때에는, 출력 신호(SIG)는 펄스 있음→없음→있음의 구성을 갖는 데이터 포맷이 된다. 또, 제어 입력 신호(Hdrv)가 L레벨이 되었을 때는, 출력 신호(SIG)는 펄스 있음→있음→있음의 구성을 갖는 데이터 포맷이 된다.

(펄스 복조 회로의 블록 구성)

도 10은 펄스 복조 회로(13)의 블록 구성을 나타낸다. 복조용 변화점 검출회로(30)와 복조용 상태 천이 로직 회로(31)는, 각각 펄스 변조 회로(11)의 변화점 검출회로(20)와 상태 천이 로직 회로(23)에 대응하고 있다. 또, 복조용 상태 천이 로직 회로(31)의 상태 머신(FSM; 13f)과 상태 제어 타이머 회로(TIMER, 13g)는, 각각 상태 천이 로직 회로(23)의 상태 머신(FSM; 23b), 상태 제어 타이머 회로(24)와 같은 기능이다.

또한, 펄스 복조 회로(13)에서는, 데이터 비트 검출용 로직 회로(32)를 추가하고 있다. 또한, 복조용 변화점 검출회로(30)는, 아이들 상태(IDLE)일 때에만, 부논리 신호인 시프트된 출력 신호(SIGDRN)의 변화점을 검출하여, 1 쇼트 펄스 신호(XCHG)를 출력한다.

데이터 비트 검출용 로직 회로(32)에 있어서, 래치 회로(13k)는, 상태(ST2)에 있어서 시프트된 출력 신호(SIGDRN)가 포지티브(正, positive)일 때에 타이머 출력 신호(UP1)에 의해 세트된다. 그리고, 래치 회로(13r)는, 래치 회로(13k)가 온이 된 다음의 타이머 출력 신호(UP1)의 출력 타이밍에서 온이 된다. 그 후, 래치 회로(13r)는 타이머 출력 신호(UP2)의 출력 타이밍에서 오프가 된다. 이로써, 래치 회로(13r)로부터 1 쇼트의 세트 신호(S)가 출력된다.

또, 래치 회로(13m)는, 상태(ST2)에 있어서 시프트된 출력 신호(SIGDRN)가 네거티브(負)일 때에 타이머 출력 신호(UP1)에 의해 세트된다. 그리고, 래치 회로(13s)는, 래치 회로(13m)가 온이 된 다음의 타이머 출력 신호(UP1)의 출력 타이밍에서 온이 된다. 그 후, 래치 회로(13s)는, 타이머 출력 신호(UP2)의 출력 타이밍에서 오프가 된다. 이로써, 래치 회로(13s)로부터 1 쇼트의 리셋 신호(R)가 출력된다.

(펄스 복조 회로의 동작)

도 11에 펄스 복조 회로(13)의 동작 타임 차트를 나타낸다. 레벨 시프트 회로(12)로부터 출력된 시프트된 출력 신호(SIGDRN)가 펄스 복조 회로(13)에 대한 입력 신호로 되어 있다. 상기 시프트된 출력 신호(SIGDRN)는, 펄스 변조 회로(11)의 출력 신호(SIG)에 대해 논리가 반전되어 있다.

펄스 복조 회로(13)는, 최초의 상태(IDLE 상태)에 있어서, 시프트된 출력 신호(SIGDRN)의 하강을 검출함으로써, 복조 개시를 식별하는 1 쇼트 펄스 신호(XCHG)를 출력한다.

펄스 복조 회로(13)의 상태 머신(FSM, 13f) 및 상태 제어 타이머 회로(13g)는, 펄스 변조 회로(11)의 상태 머신(FSM; 23b) 및 상태 제어 타이머 회로(24)와 같은 기능을 가지고 있다. 또, 각 상태 제어 타이머 회로(13g, 24)의 시정수(時定數)도 같다.

따라서, 상기 1 쇼트 펄스 신호(XCHG)의 발생에 의해, 상태 머신(FSM; 13f)의 EN 신호가 일정 시간 온이 된다. 그리고, EN 신호가 온(on)인 동안, 상태 제어 타이머 회로(13g)가 갖는 2개의 타이머 회로(제 1 타이머 회로 및 제 2 타이머 회로)가 동작한다. 이로써, 1 쇼트 펄스 신호(XCHG)의 발생 시점부터, 변조시와 같은 시간 간격으로 상태 제어 타이머 회로(13g)의 출력 신호(UP1, UP2)가 각각 출력된다.

여기서, 상태 제어 타이머 회로(13g)의 출력 신호(UP2)는 상태 머신(FSM; 13f)의 상태 천이를 위한 펄스 신호이다. 또, 상태 제어 타이머 회로(13g)의 출력 신호(UP1)는 ST2 상태일 때의 데이터 비트(SIGDRN)를 래치하기 위한 펄스 신호이다.

펄스 복조 회로(13)의 출력 신호인 세트 신호(S)와 리셋 신호(R)는, 타이머 출력 신호(UP1)에 의해 래치된 데이터 비트(SET_READY, RESET_READY)를 다음의 타이머 출력 신호(UP1)에 의해 도입함으로써 생성된다. 래치 출력(LTO)은, 상기 세트 신호(S)/리셋 신호(R)의 펄스 신호를 래치 회로(96)로 래치함으로써 얻어진다.

이상의 처리에 의해 복조 처리가 완료된다. LTO 신호는 하이 사이드 드라이버(97)를 거쳐, 고(高)전위측 스위칭 소자(XD1)의 게이트에 입력되는 HO 출력이 된다.

도 12에 펄스 복조 회로(13)의 회로 시뮬레이션 결과를 나타낸다. SIGDRN 신호의 3개의 펄스를 기반으로, LTO 신호가 복조되어 있다.

이상의 설명과 같이, 본 발명의 실시 형태에 의한 하이 사이드 구동 회로의 특징은, 1개의 레벨 시프트 회로만을 사용하며, 저(低)전위측의 펄스 발생 회로 대신에 펄스 변조 회로를 설치하고, 고전위측의 래치 회로 전단(前段)에 복조 기능을 추가한 것이다.

도 1의 구성에 의한 하이 사이드 구동 회로(10)의 입출력 신호(Hdrv, HO) 및 변조 신호(SIG)의 타임 차트를 도 13(a)에 나타낸다. 또, 도 13(b)에는 비교를 위해 종래 방식의 타임 차트를 나타낸다.

본 발명에서는 도 13(a)에 나타내는 바와 같이, 제어 입력 신호(Hdrv)의 최소 펄스 폭(tPW)이 정해져 있으며, 그 최소 펄스 폭(tPW)의 시간 내에 로우 사이드측으로부터 하이 사이드 측으로 적어도 2회 이상의 펄스 신호의 전달을 행하는 것이 특징이 된다.

본 실시예에 의한 펄스 횟수(3회)의 펄스 신호의 데이터 포맷, 최소 펄스 횟수(2회)의 펄스 신호의 데이터 포맷을 각각 도 14(a), 도 14(b)에 나타낸다. 변조측에서 생성하는 데이터의 최초의 펄스 신호는 시작 비트를 나타내며, 반드시 펄스 신호를 출력한다. 상기 펄스 신호에 의해, 복조측에서 데이터 신호의 개시를 인식한다. 2회째의 데이터는 데이터 비트를 나타낸다. 2치(値) 데이터의 값에 따라, 펄스의 유무를 결정한다. 상기 2치 데이터는 세트 신호, 리셋 신호를 나타내는데 이용하며, 예컨대 세트 상태는 펄스 있음, 리셋 상태는 펄스 없음을 나타낸다. 이와 같이, 본 발명에서는, 최소 2 펄스로 변복조를 행할 수 있으며, 변복조에 이용하는 데이터 포맷을 1：시작 비트, 2：데이터 비트만으로 하고, 상태 천이 로직(FSM)의 상태를 IDLE 상태를 포함하여 3 상태로 함으로써, 변복조를 행할 수 있게 된다.

한편, 본 발명이 적용할 수 있는 펄스 수의 최소치는 2이다. 또, 본 발명은, 제어 입력 신호(Hdrv)의 최소 펄스 폭(tPW)이 미리 정해져 있어, 그 최소 펄스 폭(tPW)의 시간 내에 로우 사이드측으로부터 하이 사이드 측으로 적어도 2회의 펄스 신호의 전달을 행할 수 있는 것이 전제 조건으로 되어 있다. 본 발명에 관한 반도체 장치인 하이 사이드 구동 회로는, 상기 전제조건의 범위 내이면 복수 횟수의 펄스를 이용하여 데이터의 변복조를 행할 수가 있다. 이 경우, 오류 펄스(false pulse)를 식별하기 위해 간이(簡易)적인 패리티 비트(parity bit)의 추가나, 오류 펄스를 정정하기 위한 오류 정정 부호 등을 부가하는 것도 가능하다. 또한, 데이터 비트 길이(bit length)를 늘림으로써, 오류 정정이나, 세트 신호/리셋 신호 이외의 정보 전달이 가능하게 된다. 예컨대, 도 6, 도 7의 RC 시정수를 온도 정보에 근거하여 미세 조정한다는 온도 변동에 대한 지연(遲延) 보증 기능 등을 마련하는 것도 가능하게 된다.

이상, 본 발명의 실시 형태에 따르면, 1개의 레벨 시프트 회로로 고전위측 스위칭 소자를 구동할 수 있으므로, 비용을 삭감할 수가 있다. 또, 본 발명의 실시 형태에서는, 1개의 레벨 시프트 회로로 변복조에 의해 고전위측 스위칭 소자를 제어하기 위한 세트 신호, 리셋 신호를 전달하기 때문에, dV/dt 노이즈 등의 영향을 저감하는 동시에, 2세트의 레벨 시프트 회로로 시스템을 구성할 때의 디바이스의 특성 편차에 기인하는 오(誤)동작을 방지할 수가 있다.

본 실시예에서는 로우 사이드로부터 하이 사이드로의 레벨 업 방향의 신호 전달을 행하는 레벨 업 회로 그룹에 관해 설명하였다. 하이 사이드로부터 로우 사이드로의 레벨 다운 방향의 신호 전달을 행하는 레벨 다운 회로 그룹에 관해서도 변복조 회로를 하이 사이드와 로우 사이드에서 바꿈(exchanging)으로써 실현할 수가 있다.

또, 본 발명의 반도체 장치는, 레벨업 회로 그룹과 레벨 다운 회로 그룹을 각각 설치함으로써, 쌍방향의 신호 전달을 행할 수가 있다. 예컨대 레벨 다운 회로 그룹에 의해, 하이 사이드의 출력(HO)으로 구동하는 고전위측 스위칭 소자(XD1)의 과전류 검출이나, 과열 검출 결과를 로우 사이드에 전할 수가 있다.

10; 하이 사이드 구동 회로(반도체 장치)
11; 펄스 변조 회로
12, 93, 94; 레벨 시프트 회로
13; 펄스 복조 회로
20; 변화점 검출회로
22; 배타적 논리합 회로
23; 상태 천이 로직(logic) 회로
23a, 26b; OR 회로
23b; 상태 머신
23c; 펄스 발생 회로
24; 상태 제어 타이머 회로
25, 26; 타이머 회로
13k, 13m, 13r, 13s, 25a, 96; 래치(latch) 회로
25b, 26d; MOSFET
25c, 25d, 26a; 저항
25f, 26c; 콘덴서
25h, 26e; 버퍼
25i; 지연 회로
25j, 26g; AND 회로
30; 복조용 변화점 검출회로
31; 복조용 상태 천이 로직 회로
32; 데이터 비트 검출용 로직 회로
60; 출력 회로
70; 입력 버퍼＆보호 회로
80; 로우 사이드 구동 회로
81; 로우 사이드 드라이버
90; 종래의 하이 사이드 구동 회로
91; 펄스 발생 회로
92; 제어 신호 출력 회로
95; 래치 오(誤)동작 보호 회로
97; 하이 사이드 드라이버
D1~D3; 다이오드
LSR1~LSR3; 저항 소자
PS; 외부 전원
XD1, XD2; 스위칭 소자

Claims

직렬로 접속되며, 고(高)전위의 주(主)전원 전위와 저(低)전위의 주전원 전위의 사이에 삽입된 고전위측 스위칭 소자와 저전위측 스위칭 소자 중, 고전위측 스위칭 소자의 구동 제어를 행하는 반도체 장치로서,
저전압의 전위계에서 동작하는 로우 사이드(low-side) 영역의 입력 신호를 고전압의 전위계에서 동작하는 하이 사이드(high-side) 영역의 신호로서 신호 레벨을 올려 출력하는 1개의 레벨 시프트 회로와,
로우 사이드 영역에서 동작하며, 1비트를 1세트의 H, L의 부호의 조합으로 하였을 때, 2비트 이상으로 이루어지며, 세트(set) 신호 또는 리셋(reset) 신호를 나타내는 데이터 심볼(data symbol)을 생성하여, 상기 레벨 시프트 회로의 입력 신호로서 출력하는 펄스 변조(變調) 회로와,
하이 사이드 영역에서 동작하며, 상기 레벨 시프트 회로로부터 출력된 데이터 심볼을 복조(復調)하여, 레벨 시프트된(level-shifted) 세트 신호 또는 리셋 신호를 생성하는 펄스 복조 회로와,
상기 펄스 복조 회로로부터 출력된 레벨 시프트된 세트 신호/리셋 신호를 기반으로 상기 고전위측 스위칭 소자의 도통(導通)/비(非)도통을 제어하는 제어 회로
를 구비한 것을 특징으로 하는 반도체 장치.
제 1항에 있어서,
상기 펄스 변조 회로는,
클럭(clock) 입력에 따라 내부 상태가 순서대로 천이(遷移)되는 상태 머신(state machine)과,
상기 데이터 심볼의 하강 타이밍을 결정하는 제 1 타이머 회로와,
제어 입력 신호의 상승을 검지하여, 상기 상태 머신의 상태 천이 타이밍을 결정하는 제 2 타이머 회로
를 가지고,
상기 상태 머신은, 상기 제 2 타이머 회로에 의해 적어도 제 1 상태, 제 2 상태를 순서대로 천이하며, 제 1 상태시에는 시작 비트를 송출하고, 제 2 상태시에는, 세트 신호 또는 리셋 신호를 나타내는 데이터 비트를 송출하는 것을 특징으로 하는 반도체 장치.
제 1항 또는 제 2항에 있어서,
또한, 하이 사이드 영역의 입력 신호를 로우 사이드 영역의 신호로서 신호 레벨을 낮추어 출력하는 레벨 시프트 회로를 설치하며, 쌍방향의 신호 전달을 실현할 수 있는 레벨 시프트 회로 그룹을 구비한 것을 특징으로 하는 반도체 장치.