KR20160096676A - 전압 비교기 - Google Patents

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Abstract

본 발명은 전자 기술 분야에 적용되며 전압 비교기를 제공한다. 상기 전압 비교기는 제1 분기 회로, 제2 분기 회로 및 제3 분기 회로를 포함하고, 제1 분기 회로 및 제2 분기 회로는 모두 셀프-바이어싱 능력을 구비하기 때문에 전문적인 바이어스 회로가 필요없고 전원 전압이 동일한 상황에서 정적 소비전력은 상대적으로 비교적 낮으며 회로에서 전기 소모 분기 회로가 적고 저소비전력 하에서 신뢰도가 높다.

Description

전압 비교기{VOLTAGE COMPARATOR}
본 발명은 전자 기술 분야에 관한 것이고, 더욱 상세하게는 정적 소비전력이 낮은 전압 비교기에 관한 것이다.
저소비전력 기술은 휴대용 전자 기기에서 갈수록 많은 관심을 받고 있다. 예를 들어 스마트 휴대폰 및 태블릿 PC에 있어서 정적 소비전력은 이미 이런 제품의 관건적인 목표로 부상하고 있다. 이런 제품은 모두 배터리를 전원 공급 장치로 사용하기 때문에 소비전력의 감소는 대기 시간의 증가, 사용 수명의 연장을 의미하고 최종적으로 사용자에게 더욱 좋은 사용 체험을 가져다 준다.
도1에 도시한 바와 같이, 도1은 일반적인 전압 비교기 회로이고, 회로의 소비전력은 테일 전류 소스(tail current source) IB의 크기에 의해 결정된다. 상기 회로는 하기와 같은 두가지 단점이 있다. 첫째, 측정된 전압VIN=제1 입력단VR인 평형상태에서 IB는 M1및 M2가 소재하는 분기 회로에 골고루 분포된다. 즉 0.5*IB크기인 전류는 M2분기 회로의 작동을 충분히 지원할 수 있다. 그러나 VIN가 M1이 완전히 오프(OFF)하게 하면 일반적인 상황에서 IB는 모두 M2를 흐르게 된다. 이러면 분명히 나머지 0.5*IB전류는 낭비하게 된다. 둘째, 테일 전류 소스IB는 일반적으로 NMOS 트랜지스터로 구성되고, 별도의 바이어스 회로을 통하여 게이트 전압을 제공해야 때문에 회로의 실제 소비전력이 더욱 크다.
중국 특허CN201210242224.4에 개시된 완전 차동형 고속 저소비전력 비교기(Fully differential high speed low power consumption comparator)의 장점은 출력 슬루율(slew rate)이 높고 속도가 빠르지만 소비전력이 56μW이며 이 소비전력의 수치는 비교기가 소요하는 바이어스 회로를 포함하여 계산한 것이 아니기 때문에 실제 회로의 소비전력은 더욱 크다. 또 예를 들면, 중국 특허CN200910242582.3에 개시된 저소비전력 피드백 컨트롤 구조를 구비한 시간 영역 비교기(time domain comparator with a low power consumption feedback control structure)의 특점은 디지털 로직 컨트롤을 통하여 정적 소비전력을 감소시키는 것이다. 그러나 상기 소비전력은 9μW이고, 상기 소비전력의 수치에는 비교기가 소요하는 디지털 순차 회로를 포함하여 계산한 것이 아니기 때문에 동일한 실제 회로의 소비전력은 더욱 크다. 또 하나 예를 들면 중국 특허 CN201010601379.3에 개시된 전압 비교기(voltage comparator)의 특점은 트랜지스터의 서브 역치(sub-threshold) 동작 특성을 이용하여 일정한 회로 지연을 확보하는 조건하에서 회로의 소비전력을 감소하는 목적을 달성하고 상기 소비전력은 2μW이다. 또한 상기 회로는 셀프-바이어싱 기능을 구비하지만 상기 비교기는 4개 전기 소모 분기 회로를 구비하기 때문에 동작 전류를 100nA이하로 감소시키려면 평균 매개 분기 회로의 소비전력이 25nA로 감소시켜야 하기 때문에 회로의 신뢰도가 떨어진다.
본 발명의 주요 목적은 별도의 바이어스 회로 또는 시계가 필요없이 정적 소비전력을 더욱 감소시키는 전압 비교기를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명이 제공한 전압 비교기는 제1 분기 회로, 제2 분기 회로 및 제3 분기 회로를 포함하고, 상기 제1 분기 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제2 트랜지스터의 게이트는 제1 입력단에 연결되고 소스는 제3 트랜지스터의 드레인에 연결되며, 제3 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며, 상기 제2 분기 회로는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제4 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제5 트랜지스터의 드레인에 연결되고, 상기 제5 트랜지스터의 게이트는 제2 입력단에 연결되고 소스는 제6트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며, 상기 제3 분기 회로는 제7 트랜지스터 및 제8 트랜지스터를 포함하고, 상기 제7트랜지스터의 소스는 전원에 연결되고 게이트는 상기 제1 트랜지스터 및 제2 트랜지스터의 노드에 연결되며 드레인은 전압 비교기의 출력단 및 상기 제8 트랜지스터의 드레인에 연결되고, 상기 제7트랜지스터 및 상기 제1 트랜지스터는 전류 미러를 구성하고, 상기 제8트랜지스터의 게이트는 상기 제5 트랜지스터 및 제6 트랜지스터의 노드에 연결되며 드레인은 전압 비교기의 출력단에 연결되고 소스는 접지되며, 상기 제8 트랜지스터 및 상기 제6 트랜지스터는 전류 미러를 구성한다.
또한 전압 비교기는 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 접지된다.
바람직하게는, 상기 제1 트랜지스터, 제4 트랜지스터 및 제7 트랜지스터는 PMOS이고, 상기 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제8 트랜지스터는 NMOS이다.
다른 일 실시예에서, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 전원에 연결된다.
바람직하게는, 상기 제1 트랜지스터, 제2 트랜지스터, 제4 트랜지스터, 제5 트랜지스터 및 제7 트랜지스터는 PMOS이고, 상기 제3 트랜지스터, 제6 트랜지스터 및 제8 트랜지스터는 NMOS이다.
본 발명의 실시예가 제공한 다른 전압 비교기는 제1 분기 회로, 제2 분기 회로 및 제3 분기 회로를 포함하고, 상기 제1 분기 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제2 트랜지스터의 게이트는 제1 입력단에 연결되고 소스는 상기 제3 트랜지스터의 드레인에 연결되며, 상기 제3 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며, 상기 제2 분기 회로는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제4 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제5 트랜지스터의 드레인에 연결되고, 상기 제5트랜지스터의 게이트는 제2 입력단에 연결되고 소스는 상기 제6트랜지스터의 드레인에 연결되며, 상기 제6트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며, 상기 제3 분기 회로는 제7 트랜지스터 및 제8 트랜지스터를 포함하고, 상기 제7 트랜지스터의 소스는 전원에 연결되고 게이트는 상기 제4 트랜지스터 및 제5 트랜지스터의 노드에 연결되며 드레인은 전압 비교기의 출력단 및 상기 제8트랜지스터의 드레인에 연결되고, 상기 제7 트랜지스터 및 상기 제4 트랜지스터는 전류 미러를 구성하며, 상기 제8 트랜지스터의 게이트는 상기 제2 트랜지스터 및 제3 트랜지스터의 노드에 연결되고 드레인은 전압 비교기의 출력단에 연결되며 소스는 접지되고, 상기 제8 트랜지스터 및 상기 제3 트랜지스터는 전류 미러를 구성한다.
또한 전압 비교기는 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 접지된다.
바람직하게는, 상기 제1 트랜지스터, 제4 트랜지스터 및 제7 트랜지스터는 PMOS이고, 상기 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제8 트랜지스터는 NMOS이다.
다른 일 실시예에서, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 전원에 연결된다.
바람직하게는, 상기 제1 트랜지스터, 제4 트랜지스터 및 제7 트랜지스터는 PMOS이고, 상기 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제8 트랜지스터는 NMOS이다.
본 발명의 실시예가 제공한 또 다른 전압 비교기는 제1 분기 회로, 제2 분기 회로, 제3 분기 회로 및 제4분기 회로를 포함하고, 상기 제1 분기 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제2 트랜지스터의 게이트는 제1 입력단에 연결되고 소스는 상기 제3 트랜지스터의 드레인에 연결되며, 상기 제3 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며, 상기 제2 분기 회로는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제4 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제5 트랜지스터의 드레인에 연결되고, 상기 제5 트랜지스터의 게이트는 제2 입력단에 연결되고 소스는 상기 제6 트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되고, 상기 제3 분기 회로는 제7 트랜지스터 및 제8 트랜지스터를 포함하고, 상기 제7 트랜지스터의 소스는 전원에 연결되고 게이트는 상기 제1 트랜지스터 및 제2 트랜지스터의 노드에 연결되며 드레인은 전압 비교기의 출력단 및 상기 제8 트랜지스터의 드레인에 연결되고, 상기 제7 트랜지스터 및 상기 제1 트랜지스터는 전류 미러를 구성하며, 상기 제8 트랜지스터의 드레인은 전압 비교기의 출력단에 연결되고 소스는 접지되며, 상기 제7 트랜지스터 및 상기 제8 트랜지스터의 드레인의 노드는 출력단이며, 상기 제4분기 회로는 제9 트랜지스터 및 제10 트랜지스터를 포함하고, 상기 제9 트랜지스터의 소스는 전원에 연결되고 게이트는 상기 제4 트랜지스터의 게이트에 연결되며 드레인은 상기 제10 트랜지스터의 드레인에 연결되고, 상기 제10 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트에 연결되며 드레인은 게이트에 연결되고 소스는 접지된다.
또한 전압 비교기는 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 접지된다.
바람직하게는, 상기 제1 트랜지스, 제4 트랜지스터, 제7 트랜지스터 및 제9 트랜지스터는 PMOS이고, 상기 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제8 트랜지스터 및 제10 트랜지스터는 NMOS이다.
다른 일 실시예에서, 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 전원에 연결된다.
바람직하게는, 상기 제1 트랜지스터, 제2 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제7 트랜지스터 및 제9 트랜지스터는 PMOS이고, 상기 제3 트랜지스터, 제6 트랜지스터, 제8 트랜지스터 및 제10 트랜지스터는 NMOS이다.
종래 기술에 비하면 본 발명의 실시예에 따른 전압 비교기는 하기와 같은 유익한 효과를 가져온다.
첫째, 회로는 셀프-바이어싱 능력을 구비하기 때문에 전문적인 바이어스 회로가 필요없다.
둘째, 전원 전압이 동일한 상황에서 정적 소비전력이 상대적으로 비교적 낮다.
셋째, 회로에서 전기 소모 분기 회로가 적고 저소비전력 하에서 신뢰도가 높다.
도1은 종래 기술의 전압 비교기 회로도이다.
도2는 본 발명 제1 실시예에 따른 전압 비교기 회로도이다.
도3은 본 발명 제2 실시예에 따른 전압 비교기 회로도이다.
도4는 본 발명 제3 실시예에 따른 전압 비교기 회로도이다.
도5는 본 발명 제4 실시예에 따른 전압 비교기 회로도이다.
도6은 본 발명 제5 실시예에 따른 전압 비교기 회로도이다.
도7은 본 발명 제6 실시예에 따른 전압 비교기 회로도이다.
본 발명 실시예의 목적, 기술수단 및 장점을 더 분명하게 하기 위하여, 이하 본 발명 실시예의 도면을 참조하면서 본 발명 실시예의 기술수단에 대하여 분명하게 완전하게 설명한다. 물론 설명되는 실시예는 단지 본 발명의 일부분 실시예에 불과하며 전부의 실시예는 아니하다. 본 분야의 통상의 지식을 가진 자가 본 발명의 실시예를 기반으로 창조적인 행위를 하지 않은 전제하에서 획득하는 모든 기타 실시예들은 모두 본 발명의 보호범위에 속한다.
제1 실시예
도2에 도시한 바와 같이, 본 발명이 제공한 전압 비교기는 제1 분기 회로(A1), 제2 분기 회로(A2) 및 제3 분기 회로(A3)를 포함하고, 제1 분기 회로는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)를 포함하고, 제1 트랜지스터(M1)의 소스는 전원(VDD)에 연결되고 게이트는 드레인에 연결되며 드레인은 제2 트랜지스터(M2)의 드레인에 연결된다. 제2 트랜지스터(M2)의 게이트는 제1 입력단(VR)에 연결되고 소스는 제3 트랜지스터(M3)의 드레인에 연결된다. 제3 트랜지스터(M3)의 소스는 VSS에서 접지되고 드레인은 게이트에 연결된다. 제1 분기 회로(A1)는 셀프-바이어싱 기능을 구비하기 때문에 외부에서 바이어스 신호를 입력하여 전류 크기를 컨트롤할 필요가 없다. A1분기 회로의 전류는 VR에 정비례한다. 이는 VR이 높을수록 제2 트랜지스터(M2)의 온 저항(on resistance)이 작고 제1 분기 회로( A1)의 전류가 크기 때문이다.
제2 분기 회로(A2)는 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 포함하고, 제4 트랜지스터(M4)의 소스는 전원(VDD)에 연결되고 게이트는 드레인에 연결되며 드레인은 제5 트랜지스터(M5)의 드레인에 연결된다. 제5 트랜지스터(M5)의 게이트는 제2 입력단(VIN)에 연결되고 소스는 제6 트랜지스터(M6)의 드레인에 연결된다. 제6 트랜지스터(M6)의 소스는 VSS에서 접지되고 드레인은 게이트에 연결된다. 마찬가지로 제2 분기 회로(A2)도 셀프-바이어싱 기능을 구비하고 전류 크기는 VIN에 정비례한다.
제3 분기 회로(A3)는 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함하고, 제7 트랜지스터(M7)의 소스는 전원(VDD)에 연결되고 게이트는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 노드에 연결되며 드레인은 전압 비교기의 출력단(VO) 및 제8 트랜지스터(M8)의 드레인에 연결되고, 제7 트랜지스터(M7) 및 제1 트랜지스터(M1)는 전류 미러(current mirror)를 구성한다. 제8 트랜지스터(M8)의 게이트는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)의 노드에 연결되고 드레인은 전압 비교기의 출력단(VO)에 연결되며 소스는 VSS에서 접지되고, 제8 트랜지스터(M8) 및 제6 트랜지스터( M6)는 전류 미러(current mirror)를 구성한다.
본 실시예에서, VIN＜VR이면 M7이 미러한 전류는 M8이 미러한 전류보다 크고 출력단(VO)은 높은 레벨이며, VIN＞VR이면 M7이 미러한 전류는 M8이 미러한 전류보다 작고 출력단( VO)은 낮은 레벨이다.
또한, 전압 비교기는 제1 저항(R1)을 더 포함하고, 제1 저항(R1)의 일단은 제2 입력단(VIN)에 연결되고 다른 일단은 VSS에서 접지된다. 제1 저항(R1)은 제2 입력단(VIN)이 서스팬드(suspend) 상태이면 VIN를 0 V로 풀 다운한다. 바람직하게는, 본 실시예에서 제1 트랜지스터(M1), 제4 트랜지스터(M4) 및 제7 트랜지스터(M7)는 PMOS이고, 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제5 트랜지스터(M5), 제6 트랜지스터(M6) 및 제8 트랜지스터(M8)는 NMOS이다.
VR이 참고전압이고 VIN가 측정전압이라고 하면, VR의 전압 값 및 M2, M4 및 M6의 사이즈 설계를 통하여, VDD=2.5V일때 제1 분기 회로 (A1)의 소비전력이 80nA이하로 낮아지도록 설계할 수 있다.
VIN의 전압이 0이면 제1 트랜지스터(M1)는 컷 오프(cut off)되고 제2 분기 회로(A2)의 전류는 0이다. VIN가 서스팬드 상태이면 제1 저항(R1)은 VIN를 0V로 풀 다운하고 제2 분기 회로(A2)의 전류는 여전히 0이다. VIN＞0이면 제1 저항(R1)은 VIN에서 전류를 소모하고 VIN가 M1을 온(ON) 시킨 후 제2 분기 회로(A2)가 소모한 전류는 VIN에 정비례한다.
VIN=0V 또는 서스팬드 상태이면 제2 분기 회로(A2)의 전류가 0이기 때문에 M8이 M3을 미러한 전류도 0이다. 이때 VR이 참고전압이고 VDD=2.5V이면 제1 분기 회로(A1)의 소비전력은 80nA이하로 내려간다. 이런 경우, 비록 M7이M6의 전류를 미러하지만 M7의 전류는 반드시 M8을 흐르고 이때 M8의 전류는 0이기 때문에 M7의 전류도 강제적으로 0으로 된다. 따라서 이때 본 실시예의 전압 비교기의 최저 정적 소비전력은 0.2μW이하로 될 수 있다.
본 실시예의 정적 소비전력이 매우 낮은 전압 비교기는 휴대용 전자 기기의 전원 전압을 검출하는데 응용된다. VR이 배터리 전원에 연결되고 VIN이 외부 전원에 연결되면 외부 전원이 온(ON) 되지 않을 때 전압 비교기 의 제1 분기 회로(A1)만 전류를 소모하고 소비전력은 0.2μW이하로 될 수 있다. 외부 전원이 온(ON) 되면 증가한 소비전력 부분은 제2 분기 회로(A2)의 전류, 제1 저항(R1)의 전류, M7 및 M8의 전류를 포함한다. 하지만 이때 외부 전원이 존재하기 때문에 이런 증가된 전력 소모는 배터리의 전기량을 소모하지 않는다. 본 실시예에서 회로가 동작 상태에 처해 있을 때, 4개 전기 소모 분기 회로(A1, A2, A3 분기 회로+제1 저항이 소재한 분기 회로)가 존재하고 전체 회로를 흐르는 전류는 320nA이고 평균한 후 A1분기 회로를 흐르는 전류는 80nA이다. 회로가 정적상태에 처해 있을 때 제1 분기 회로(A1)만 온(ON) 된다. 제1 분기 회로 (A1)는 셀프-바이어싱 설계를 채용하기 때문에 제1 분기 회로(A1)의 전류는 여전이 80nA이고 기타 분기 회로 전류는 0이며 전체 회로의 정적 소비전력은 80nA*VDD이다. VDD가 동일한 상황에서 본 실시예 회로의 정적 소비전력은 상대적으로 비교적 낮다. 동시에 회로의 전기 소모 분기 회로가 적고 저소비전력 하에서 신뢰도가 높다.
제2 실시예
도3에 도시한 바와 같이, 본 실시예의 전압 비교기와 제1 실시예의 다른 점은 제1 저항(R1)의 일단이 제2 입력단(VIN)에 연결되고 다른 일단은 전원 (VDD)에 연결된다. 본 실시예에서 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제7 트랜지스터(M7)는 PMOS이고, 제3 트랜지스터(M3), 제6 트랜지스터(M6) 및 제8 트랜지스터 (M8)는 NMOS이다.
제3 실시예
도4에 도시한 바와 같이, 본 실시예에 따른 전압 비교기는 제1 분기 회로(A1), 제2 분기 회로(A2) 및 제3 분기 회로(A3)을 포함하고, 제1 분기 회로(A1)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)을 포함하고 제1 트랜지스터(M1)의 소스는 전원(VDD)에 연결되고 게이트는 드레인에 연결되며 드레인은 제2 트랜지스터(M2)의 드레인에 연결된다. 제2 트랜지스터(M2)의 게이트는 제1 입력단(VR)에 연결되고 소스는 제3 트랜지스터(M3)의 드레인에 연결된다. 제3 트랜지스터(M3)의 소스는 VSS에서 접지되고 드레인은 게이트에 연결된다.
제2 분기 회로(A2)는 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 포함하고, 제4 트랜지스터(M4)의 소스는 전원(VDD)에 연결되고 게이트는 드레인에 연결되며 드레인은 제5 트랜지스터(M5)의 드레인에 연결된다. 제5 트랜지스터(M5)의 게이트는 제2 입력단(VIN)에 연결되고 드레인은 제6 트랜지스터(M6)의 드레인에 연결된다. 제6 트랜지스터 (M6)의 소스는 VSS에서 접지되고 드레인은 게이트에 연결된다.
제3 분기 회로(A3)는 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함하고, 제7 트랜지스터(M7)의 소스는 전원(VDD)에 연결되고 게이트는 제4 트랜지스터(M4) 및 제5트랜지스터(M5)의 노드에 연결되며 드레인은 전압 비교기 출력단(VO) 및 제8 트랜지스터(M8)의 드레인에 연결되고, 제7 트랜지스터(M7) 및 제4 트랜지스터(M4)는 전류 미러(current mirror)를 구성한다. 제8 트랜지스터(M8)의 게이트는 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 노드에 연결되고 드레인은 전압 비교기의 출력단(VO)에 연결되며 소스는 접지되고, 제8트랜지스터(M8) 및 제3 트랜지스터(M3)는 전류 미러를 구성한다.
또한, 전압 비교기는 제1 저항(R1)을 더 포함하고, 제1 저항(R1)의 일단은 제2 입력단(V1N)에 연결되며 다른 일단은 VSS에서 접지된다.
본 실시예에서 제1 트랜지스터(M1), 제4 트랜지스터(M4) 및 제7 트랜지스터(M7)는 PMOS이고, 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제5 트랜지스터(M5), 제6 트랜지스터(M6) 및 제8 트랜지스터(M8)는 NMOS이다.
제4 실시예
도5에 도시한 바와 같이, 본 실시예와 제1 실시예의 다른점은 제1 저항(R1)의 일단이 제2 입력단(VIN)에 연결되고 다른 일단은 전원(VDD)에 연결된다. 본 실시예에서 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제7 트랜지스터(M7)는 PMOS이고, 제3 트랜지스터(M3), 제6 트랜지스터(M6) 및 제8 트랜지스터(M8)는 NMOS이다.
제5 실시예
도6에 도시한 바와 같이, 본 발명의 실시예에 따른 전압 비교기는 제1 분기 회로(A1), 제2 분기 회로(A2), 제3 분기 회로(A3) 및 제4분기 회로 (A4)를 포함하고, 제1 분기 회로(A1)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)를 포함하고, 제1 트랜지스터(M1)의 소스는 전원(VDD)에 연결되고 게이트는 드레인에 연결되며 드레인은 제2 트랜지스터(M2)의 드레인에 연결된다. 제2 트랜지스터(M2)의 게이트는 제1 입력단(VR)에 연결되고 소스는 제3 트랜지스터(M3)의 드레인에 연결된다. 제3 트랜지스터(M3)의 소스는 VSS에서 접지되고 드레인은 게이트에 연결된다.
제2 분기 회로(A2)는 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 포함하고, 제4트랜지스터(M4)의 소스는 전원(VDD)에 연결되며 게이트는 드레인에 연결되고 드레인은 제5 트랜지스터(M5)의 드레인에 연결된다. 제5 트랜지스터(M5)의 게이트는 제2 입력단(VIN)에 연결되고 소스는 제6 트랜지스터(M6)의 드레인에 연결된다. 제6 트랜지스터 (M6)의 소스는 접지되고 드레인은 게이트에 연결된다.
제3 분기 회로는 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함하고, 제7 트랜지스터(M7)의 소스는 전원에 연결되고 게이트는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 노드에 연결되며 드레인은 전압 비교기의 출력단(VO) 및 제8 트랜지스터(M8)의 드레인에 연결되고, 제7 트랜지스터(M7) 및 제1 트랜지스터(M1)는 전류 미러를 구성한다. 제8 트랜지스터(M8)의 드레인은 전압 비교기의 출력단(VO)에 연결되고 소스는 접지되며, 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)의 드레인의 노드는 출력단(VO)이다.
제4분기 회로는 제9 트랜지스터(M9) 및 제10 트랜지스터(M10)를 포함하고, 제9 트랜지스터(M9)의 소스는 전원(VDD)에 연결되고 게이트는 제4 트랜지스터(M4)의 게이트에 연결되며 드레인은 제10 트랜지스터 (M10)의 드레인에 연결된다. 제10 트랜지스터(M10)의 게이트는 제8 트랜지스터(M8)의 게이트에 연결되고 드레인은 게이트에 연결되며 소스는 VSS에서 접지된다.
또한, 전압 비교기는 제1 저항(R1)를 더 포함하고, 제1 저항(R1)의 일단은 제2 출력단(VIN)에 연결되고 다른 일단은 VSS에서 접지된다. 본 실시예에서 제1 트랜지스터(M1), 제4 트랜지스터(M4), 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)는 PMOS이고, 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제8 트랜지스터 (M8) 및 제10 트랜지스터(M10)는 NMOS이다.
제6 실시예
도7에 도시한 바와 같이, 본 실시예와 제5 실시예의 다른점은 제1 저항 (RI)의 일단은 제2 입력단(VIN)에 연결되고 다른 일단은 전원(VDD)에 연결된다. 본 실시예에서 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)는 PMOS이고, 제3 트랜지스터(M3), 제6 트랜지스터(M6), 제8 트랜지스터(M8) 및 제10 트랜지스터( M10)는 NMOS이다.
이상은 본 발명의 바람직한 실시예 뿐이지 본 발명을 한정하려는 것이 아니다. 본 발명의 정신 및 원칙 내에서 진행한 임의의 수정, 등가 대체 및 개진 등은 모두 본 발명의 특허 보호 범위 내에 포함된다.

Claims (15)

  1. 제1 분기 회로, 제2 분기 회로 및 제3 분기 회로를 포함하고,
    상기 제1 분기 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제2 트랜지스터의 게이트는 제1 입력단에 연결되고 소스는 제3 트랜지스터의 드레인에 연결되며, 제3 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며,
    상기 제2 분기 회로는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제4 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제5 트랜지스터의 드레인에 연결되고, 상기 제5 트랜지스터의 게이트는 제2 입력단에 연결되고 소스는 제6트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며,
    상기 제3 분기 회로는 제7 트랜지스터 및 제8 트랜지스터를 포함하고, 상기 제7트랜지스터의 소스는 전원에 연결되고 게이트는 상기 제1 트랜지스터 및 제2 트랜지스터의 노드에 연결되며 드레인은 전압 비교기의 출력단 및 상기 제8 트랜지스터의 드레인에 연결되고, 상기 제7트랜지스터 및 상기 제1 트랜지스터는 전류 미러를 구성하고, 상기 제8트랜지스터의 게이트는 상기 제5 트랜지스터 및 제6 트랜지스터의 노드에 연결되며 드레인은 전압 비교기의 출력단에 연결되고 소스는 접지되며, 상기 제8 트랜지스터 및 상기 제6 트랜지스터는 전류 미러를 구성하는 것을 특징으로 하는 전압 비교기.
  2. 제1 항에 있어서, 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 접지되는 것을 특징으로 하는 전압 비교기.
  3. 제2 항에 있어서, 상기 제1 트랜지스터, 제4 트랜지스터 및 제7 트랜지스터는 PMOS이고, 상기 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제8 트랜지스터는 NMOS인 것을 특징으로 하는 전압 비교기.
  4. 제1 항에 있어서, 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 전원에 연결되는 것을 특징으로 하는 전압 비교기.
  5. 제4항에 있어서, 상기 제1 트랜지스터, 제2 트랜지스터, 제4 트랜지스터, 제5 트랜지스터 및 제7 트랜지스터는 PMOS이고, 상기 제3 트랜지스터, 제6 트랜지스터 및 제8 트랜지스터는 NMOS인 것을 특징으로 하는 전압 비교기.
  6. 제1 분기 회로, 제2 분기 회로 및 제3 분기 회로를 포함하고,
    상기 제1 분기 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제2 트랜지스터의 게이트는 제1 입력단에 연결되고 소스는 상기 제3 트랜지스터의 드레인에 연결되며, 상기 제3 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며,
    상기 제2 분기 회로는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제4 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제5 트랜지스터의 드레인에 연결되고, 상기 제5트랜지스터의 게이트는 제2 입력단에 연결되고 소스는 상기 제6트랜지스터의 드레인에 연결되며, 상기 제6트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며,
    상기 제3 분기 회로는 제7 트랜지스터 및 제8 트랜지스터를 포함하고, 상기 제7 트랜지스터의 소스는 전원에 연결되고 게이트는 상기 제4 트랜지스터 및 제5 트랜지스터의 노드에 연결되며 드레인은 전압 비교기의 출력단 및 상기 제8트랜지스터의 드레인에 연결되고, 상기 제7 트랜지스터 및 상기 제4 트랜지스터는 전류 미러를 구성하며, 상기 제8 트랜지스터의 게이트는 상기 제2 트랜지스터 및 제3 트랜지스터의 노드에 연결되고 드레인은 전압 비교기의 출력단에 연결되며 소스는 접지되고, 상기 제8 트랜지스터 및 상기 제3 트랜지스터는 전류 미러를 구성하는 것을 특징으로 하는 전압 비교기.
  7. 제6항에 있어서, 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 접지되는 것을 특징으로 하는 전압 비교기.
  8. 제7항에 있어서, 상기 제1 트랜지스터, 제4 트랜지스터 및 제7 트랜지스터는 PMOS이고, 상기 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제8 트랜지스터는 NMOS인 것을 특징으로 하는 전압 비교기.
  9. 제6항에 있어서, 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 전원에 연결되는 것을 특징으로 하는 전압 비교기.
  10. 제9항에 있어서, 상기 제1 트랜지스터, 제4 트랜지스터 및 제7 트랜지스터는 PMOS이고, 상기 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제8 트랜지스터는 NMOS인 것을 특징으로 하는 전압 비교기.
  11. 제1 분기 회로, 제2 분기 회로, 제3 분기 회로 및 제4분기 회로를 포함하고,
    상기 제1 분기 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제2 트랜지스터의 게이트는 제1 입력단에 연결되고 소스는 상기 제3 트랜지스터의 드레인에 연결되며, 상기 제3 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되며,
    상기 제2 분기 회로는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제4 트랜지스터의 소스는 전원에 연결되고 게이트는 드레인에 연결되며 드레인은 상기 제5 트랜지스터의 드레인에 연결되고, 상기 제5 트랜지스터의 게이트는 제2 입력단에 연결되고 소스는 상기 제6 트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 소스는 접지되고 드레인은 게이트에 연결되고,
    상기 제3 분기 회로는 제7 트랜지스터 및 제8 트랜지스터를 포함하고, 상기 제7 트랜지스터의 소스는 전원에 연결되고 게이트는 상기 제1 트랜지스터 및 제2 트랜지스터의 노드에 연결되며 드레인은 전압 비교기의 출력단 및 상기 제8 트랜지스터의 드레인에 연결되고, 상기 제7 트랜지스터 및 상기 제1 트랜지스터는 전류 미러를 구성하며, 상기 제8 트랜지스터의 드레인은 전압 비교기의 출력단에 연결되고 소스는 접지되며, 상기 제7 트랜지스터 및 상기 제8 트랜지스터의 드레인의 노드는 출력단이며,
    상기 제4분기 회로는 제9 트랜지스터 및 제10 트랜지스터를 포함하고, 상기 제9 트랜지스터의 소스는 전원에 연결되고 게이트는 상기 제4 트랜지스터의 게이트에 연결되며 드레인은 상기 제10 트랜지스터의 드레인에 연결되고, 상기 제10 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트에 연결되며 드레인은 게이트에 연결되고 소스는 접지되는 것을 특징으로 하는 전압 비교기.
  12. 제11항에 있어서, 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 접지되는 것을 특징으로 하는 전압 비교기.
  13. 제12항에 있어서, 상기 제1 트랜지스터, 제4 트랜지스터, 제7 트랜지스터 및 제9 트랜지스터는 PMOS이고, 상기 제2 트랜지스터, 제3 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제8 트랜지스터 및 제10 트랜지스터는 NMOS인 것을 특징으로 하는 전압 비교기.
  14. 제11항에 있어서, 제1 저항을 더 포함하고, 상기 제1 저항의 일단은 제2 입력단에 연결되고 다른 일단은 전원에 연결되는 것을 특징으로 하는 전압 비교기.
  15. 제14항에 있어서, 상기 제1 트랜지스터, 제2 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제7 트랜지스터 및 제9 트랜지스터는 PMOS이고, 상기 제3 트랜지스터, 제6 트랜지스터, 제8 트랜지스터 및 제10 트랜지스터는 NMOS인 것을 특징으로 하는 전압 비교기.
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