KR20170049193A - 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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KR20170049193A
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Abstract

본 발명에 따른 데이터 출력 버퍼에 지연 고정 클록을 제공하는 지연 고정 루프회로는, 기준 클록이 제 1 분주된 제 1 분주클록 및 상기 기준클록 중 어느 하나를 제 1선택클록으로서 선택하는 제 1 지연고정모드기반 선택부 및 외부로부터 수신된 커맨드를 기반으로, 지연고정모드를 결정하고 상기 제 1 지연고정모드기반 선택부를 상기 지연고정모드를 기반으로 제어하는 지연고정모드 제어부를 포함하고, 상기 제 1 선택클록을 이용하여 생성된 피드백 클록의 위상과 상기 기준 클록의 위상을 비교하여 상기 지연 고정 클록을 생성하는 것을 특징으로 한다.

Description

지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치{Delay locked loop circuit and semiconductor memory device including the same}
본 발명은 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 전류의 소모 및 록킹 시간을 줄일 수 있는 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
시스템이나 회로에서 클록은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러 없이 보다 빠른 동작을 보장하기 위해서 사용되고 있다. 외부로부터 입력되는 클록이 내부에서 사용되면 내부 회로에 의한 클록 스큐(clock skew)가 발생하게 되는데, 이러한 클록 스큐를 보상하여 반도체 메모리 장치의 내부 클록이 외부 클록과 동일한 위상을 갖도록 하기 위해 지연 고정 루프(delay locked loop) 회로가 사용된다.
최근의 반도체 메모리 장치는 점점 더 고속 동작이 수행될 수 있도록 구현되고 있으며, 이에 따라 점점 더 고주파의 클록을 사용하는 추세에 있다. 고주파의 클록을 사용할수록 상기 외부 클록과 동일한 위상을 갖는 내부 클록을 생성하기 위하여 소모되는 전류는 증가하게 되어 반도체 메모리 장치의 저전력화 구현을 저해하는 요소로 작용할 수 있다.
본 발명이 해결하고자 하는 과제는, 전류 소모 및 록킹 시간을 줄일 수 있는 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 데이터 출력 버퍼에 지연 고정 클록을 제공하는 지연 고정 루프회로는, 기준 클록이 제 1 분주된 제 1 분주클록 및 상기 기준클록 중 어느 하나를 제 1선택클록으로서 선택하는 제 1 지연고정모드기반 선택부 및 외부로부터 수신된 커맨드를 기반으로, 지연고정모드를 결정하고 상기 제 1 지연고정모드기반 선택부를 상기 지연고정모드를 기반으로 제어하는 지연고정모드 제어부를 포함하고, 상기 제 1 선택클록을 이용하여 생성된 피드백 클록의 위상과 상기 기준 클록의 위상을 비교하여 상기 지연 고정 클록을 생성하는 것을 특징으로 한다.
또한, 상기 지연고정모드 제어부는, 상기 지연고정모드를 제 1 지연고정모드로 결정한 때에, 상기 제 1 분주클록을 상기 제1 선택클록으로 선택하도록 상기 제 1 지연고정모드기반 선택부를 제어하고, 상기 지연고정모드를 제 2 지연고정모드로 결정한 때에, 상기 기준 클록을 상기 제 1선택클록으로 선택하도록 상기 제 1 지연고정모드기반 선택부를 제어하는 것을 특징으로 한다.
또한, 상기 지연 고정 루프회로는, 제 2 지연고정모드기반 선택부 및 상기 제 1선택클록이 통과하는 지연 라인을 더 포함하고, 상기 제 2 지연고정모드기반 선택부는, 상기 지연 라인에 의하여 상기 선택클록이 지연된 신호인 제 1 지연 클록 및 상기 제 1 지연클록이 제 2 분주된 제 2 분주클록 중 어느 하나를 제 2 선택클록으로서 선택하는 것을 특징으로 한다.
또한, 상기 지연고정모드 제어부는, 상기 지연고정모드를 상기 제 1 지연고정모드로 결정한 때에, 상기 제 1 지연클록을 상기 제2 선택클록으로 선택하도록 상기 제 2 지연고정모드기반 선택부를 제어하고, 상기 지연고정모드를 상기 제 2 지연고정모드로 결정한 때에, 상기 제 2 분주클록을 상기 제 2선택클록으로 선택하도록 상기 제 2 지연고정모드기반 선택부를 제어하는 것을 특징으로 한다.
또한, 상기 지연 고정 루프회로는, 레플리카부를 더 포함하고, 상기 피드백 클록은, 상기 제 2 선택클록이 상기 레플리카부를 통과하여 지연된 신호인 것을 특징으로 한다.
또한, 상기 지연고정모드 제어부는, 상기 커맨드가 상기 데이터 출력버퍼에서 소정의 데이터 출력 동작을 수행하기 위한 커맨드가 아닌 때에, 상기 지연고정모드를 상기 제 1 지연고정모드로 결정하는 것을 특징으로 한다.
또한, 상기 커맨드가 상기 데이터 출력버퍼에서 소정의 데이터 출력 동작을 수행하기 위한 커맨드인 때에, 상기 지연고정모드를 상기 제 2 지연고정모드로 결정하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는, 지연 고정 클록에 동기화되어 데이터를 생성하는 복수의 데이터 신호 생성부들 및 클록 트리를 포함하는 데이터 출력 버퍼 및 수신되는 커맨드에 기반하여, 기준 클록이 분주된 분주 클록 및 상기 기준 클록 중 하나를 선택클록으로 선택하고, 상기 선택클록 및 상기 클록 트리를 통과하는 경로를 포함하는 지연 고정 루프 경로를 이용하여 상기 지연 고정 클록을 생성하는 지연 고정 루프회로를 포함하는 것을 특징으로 한다.
또한, 상기 지연 고정 루프회로는, 상기 커맨드를 기반으로 지연고정모드를 결정하고, 결정된 지연고정모드를 기반으로 상기 선택클록에 대한 선택 동작 및 상기 복수의 데이터 신호 생성부들의 활성화/비활성화 상태를 제어하는 지연고정모드 제어부를 포함하는 것을 특징으로 한다.
또한, 상기 지연 고정 루프회로는, 상기 클록 트리를 통과한 지연 클록을 지연시켜, 상기 기준 클록과 위상이 비교되는 피드백 클록을 생성하는 부분 레플리카부를 포함하고, 상기 부분 레플리카부는, 상기 데이터 신호 생성부의 지연특성과 동일한 지연특성을 갖는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치는, 수신되는 커맨드에 따른 지연고정모드에 기반하여 지연 고정 루프 동작을 제어함으로써 지연 고정 루프 동작을 수행할 때에 소모되는 전류량을 줄이고, 록킹 시간을 줄일 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 지연 고정 루프회로를 나타내는 블록도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 블록도이다.
도 4a및 도 4b는 본 발명의 일 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 지연 고정 루프회로를 나타내는 블록도이다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 블록도이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 타이밍도이다.
도 9a는 본 발명의 일 실시예에 따른 지연고정모드 제어부를 나타내는 블록도이다.
도 9b 는 도 9a의 지연고정모드 제어부를 포함하는 지연 고정 루프회로의 동작을 설명하기 위한 블록도이다.
도 10은 지연고정모드 제어부를 포함하는 지연 고정 루프회로의 동작을 설명하기 위한 타이밍도이다.
도 11a는 본 발명의 일 실시예에 따른 데이터 출력버퍼를 나타내는 블록도이다.
도 11b는 도 11a의 데이터 출력버퍼를 구체적으로 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따라 도 11a의 데이터 출력 버퍼 구성이 적용된 지연 고정 루프회로를 나타내는 블록도이다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 블록도이다.
도 15 는 본 발명의 또 다른 실시예에 따른 지연 고정 루프회로를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치(1000)를 나타낸 블록도이다.
도 17은 도 16의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 18은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 은 본 발명의 일 실시예에 따른 지연 고정 루프회로를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 지연 고정 루프회로(100a)는 클록 버퍼(110a), 제 1 지연고정모드기반 선택부(120a), 지연 라인(130a), 레플리카부(140a), 위상 검출기(150a), 지연 라인 제어부(160a) 및 지연고정모드 제어부(170a)를 포함할 수 있다. 클록 버퍼(110a)는 외부 클록(CLK_EXT)을 버퍼링하여 기준 클록(CLK_REF)으로 출력할 수 있다.
제 1 지연고정모드기반 선택부(120a)는 제 1 분주기(122a) 및 제 1 신호 선택부(124a)를 포함할 수 있다. 제 1 분주기(122a)는 기준 클록(CLK_REF)을 제 1 분주하여 제 1 분주클록을 생성할 수 있다. 예를 들면 제 1 분주기(122a)는 기준 클록(CLK_REF)을 1/N 배(N은 2 이상의 정수)로 분주할 수 있다. 제 1 신호 선택부(124a)는 상기 제 1 분주클록 및 기준 클록(CLK_REF) 중 어느 하나를 선택한 선택클록(SCLK)을 지연 라인(130a)에 제공할 수 있다. 지연 라인(130a)은 지연 라인 제어부(160a)로부터 지연 제어 신호를 수신하고, 상기 지연 제어 신호에 따른 지연량만큼 선택클록(SCLK)을 지연시켜 지연 클록(CLK_DLL)을 생성할 수 있다.
레플리카부(Replica Unit; 140a)는 데이터 출력 버퍼(DBuf)의 지연특성을 복사한 지연특성을 가질 수 있다. 예를 들면, 소정의 신호가 데이터 출력 버퍼(DBuf)를 통과하여 지연된 지연량과 레플리카부(140a)를 통과하여 지연된 지연량이 동일 또는 유사할 수있다. 레플리카부(140a)는 지연 클록(CLK_DLL)을 상기 복사된 지연특성에 따른 지연량만큼 지연시켜 피드백 클록(CLK_FB)를 생성할 수 있다.
위상 검출기(150a)는 피드백 클록(CLK_FB)의 위상과 기준 클록(CLK_REF)의 위상을 비교하여 위상 비교 신호를 생성할 수 있다. 예를 들어, 상기 위상 검출기(150a)는 피드백 클록(CLK_FB)의 위상이 기준 클록(CLK_REF)의 위상보다 빠르면 상기 위상 비교 신호를 인에이블시키고, 피드백 클록(CLK_FB)의 위상이 기준 클록(CLK_REF)의 위상보다 늦으면 상기 위상 비교 신호를 디스에이블 시킬 수있다.
지연 라인 제어부(160a)는 상기 위상 비교 신호에 응답하여 상기 지연 제어 신호를 생성할 수 있다. 예를 들어, 지연 라인 제어부(160a)는 상기 위상 비교 신호가 인에이블되면 상기 지연 라인(130a)의 지연량을 증가시키는 상기 지연 제어 신호를 생성하고, 상기 위상 비교 신호가 디스에이블되면 상기 지연 라인(130a)의 지연량을 감소시키는 상기 지연 제어 신호를 생성할 수 있다.
지연고정모드 제어부(170a)는 외부로부터 수신된 커맨드(CMD)에 기반하여, 지연고정모드를 결정할 수 있다. 예를 들면, 지연고정모드 제어부(170a)는 수신되는 커맨드(CMD)에 따라 상기 지연고정모드를 제 1 지연고정모드 또는 제 2 지연고정모드로 결정할 수 있다. 지연고정모드 제어부(170a)는 결정된 지연고정모드에 기반한 제 1 제어신호(MCS1)를 제 1 지연고정모드기반 선택부(120a)에 제공하여, 제 1 지연고정모드기반 선택부(120a)가 상기 제 1 분주클록 및 기준 클록(CLK_REF) 중 어느 하나를 선택클록신호(SLCK)로 선택하도록 제어할 수 있다. 또한, 지연고정모드 제어부(170a)는 결정된 지연고정모드에 기반한 제 2 제어신호(MCS2)를 데이터 출력버퍼(DBuf)에 제공하여, 데이터 출력버퍼(DBuf)의 활성화/비활성화 상태를 제어할 수 있다. 이와 관련한 구체적인 동작은 후술한다.
본 발명에 따른 지연 고정 루프회로(100a)는 기준 클록(CLK_REF)의 위상이 피드백 클록(CLK_FB)의 위상과 동일 또는 유사할 때의 지연 클록(CLK_DLL)에 해당하는 지연 고정 클록을 데이터 출력 버퍼(DBuf)에 제공하기 위한 것이다. 이 때, 기준 클록(CLK_REF)이 지연고정모드기반 선택부(120a), 지연 라인(130a) 및 레플리카부(140a)를 통과하는 경로를 제 1지연 고정 루프 경로로 지칭할 수 있다. 또한, 지연 고정 루프회로(100a) 및 데이터 출력 버퍼(DBuf)를 포함하는 반도체 메모리 장치를 구성할 수 있다.
이하, 지연 클록(CLK_DLL)은 기준 클록(CLK_REF)의 위상이 피드백 클록(CLK_FB)의 위상과 동일 또는 유사할 때에는 지연 고정 클록으로 지칭될 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 블록도이고, 도 4a및 도 4b는 본 발명의 일 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 타이밍도이다.
도 2에 도시된 바와 같이, 지연 고정 루프회로(100b)는 도 1 의 지연 고정 루프회로(100a)와 대응될 수 있다. 지연 고정 루프회로(100b)의 구체적인 동작에 대하여 이하 설명한다. 먼저, 지연고정모드 제어부(170b)는 데이터 출력 버퍼(DBuf)에서 소정의 데이터 출력 동작을 수행하지 않아도 되는 커맨드(CMD1)를 수신한 때에, 지연고정모드를 제 1 지연고정모드로 결정할 수 있다. 일 실시예로, 상기 커맨드(CMD1)는 스탠바이 커맨드(Stanby Command), 액티브 커맨드(Active Command) 및 라이트 커맨드(Write Command) 중 어느 하나일 수 있다. 스탠바이 커맨드는, 지연 고정 루프회로(100b)를 포함하는 반도체 메모리 장치에 소정의 시간동안 호스트로부터 커맨드를 수신하지 않는 때에, 상기 반도체 메모리 장치를 제어하는 컨트롤러로부터 수신받을 수 있다. 또한, 액티브 커맨드는, 상기 반도체 메모리 장치의 액티브 동작을 수행하기 위하여, 상기 컨트롤러로부터 수신받을 수 있다. 라이트 커맨드는, 상기 반도체 메모리 장치에 소정의 데이터 라이트 동작을 수행하기 위하여, 상기 컨트롤러로부터 수신받을 수 있다.
지연고정모드 제어부(170b)는 제 1 지연고정모드인 때에, 제 1 분주기(122b)에 제 1 분주기 인에이블 신호(DIV_E1)를 제공하여, 제 1 분주기(122b)를 활성화 시킬 수 있다. 따라서, 제 1 분주기(122b)는 기준 클록(CLK_REF)을 제 1 분주하여 제 1 분주 클록(CLK_DIV1)을 생성할 수 있다. 지연고정모드 제어부(170b)는 제 1 신호 선택부(120b)에 제 1 분주클록 선택신호(SCA1)를 제공하여, 제 1 분주 클록(CLK_DIV1)을 선택클록으로 선택할 수 있다. 일 실시예로, 제 1 신호 선택부(120b)는 적어도 하나의 먹스(MUX)를 포함할 수 있다. 더 나아가, 지연고정모드 제어부(170b)는 데이터 출력버퍼(DBuf)에 버퍼 디스에이블 신호(Buf_D)를 제공하여 데이터 출력버퍼(DBuf)를 비활성화시킬 수 있다.
이와 같이, 지연고정모드 제어부(170b)는 데이터 출력버퍼(DBuf)에서 소정의 데이터 출력 동작을 수행하지 않아도 되는 커맨드를 수신받은 때에는, 제 1 지연고정모드기반 선택부(120b)가 제 1 분주 클록(CLK_DIV1)을 선택클록으로 선택할 수 있도록 제어할 수 있다. 지연 라인(130b)에 제공되는 신호의 주파수가 클수록 전류 소모가 증가하게 된다. 따라서, 지연 라인(130b)에 제공되는 신호로서 기준 클록(CLK_REF)보다 주파수가 낮도록 제 1 분주되어 생성된 제 1 분주 클록(CLK_DIV1)을 지연 라인(130b)에 제공함으로써 전류 소모를 줄일 수 있는 효과가 있다.
도 3에 도시된 바와 같이, 지연 고정 루프회로(100c)는 도 1 의 지연 고정 루프회로(100a)와 대응될 수 있다. 지연 고정 루프회로(100c)의 구체적인 동작에 대하여 이하 설명한다. 먼저, 지연고정모드 제어부(170c)는 데이터 출력 버퍼(DBuf)에서 소정의 데이터 출력 동작을 수행하기 위한 커맨드(CMD2)를 수신한 때에, 지연고정모드를 제 2 지연고정모드로 결정할 수 있다. 일 실시예로, 상기 커맨드(CMD2)는 이니셜 커맨드(Initial Command) 및 리드 커맨드(Read Command) 중 어느 하나일 수 있다. 이니셜 커맨드는, 지연 고정 루프회로(100c)를 포함하는 반도체 메모리 장치의 동작 관련 파라미터들의 세팅(Setting) 동작을 수행하기 위하여, 상기 반도체 메모리 장치를 제어하는 컨트롤러로부터 수신받을 수 있다. 리드 커맨드는 상기 반도체 메모리 장치에 저장된 소정의 데이터 리드 동작을 수행하기 위하여, 상기 컨트롤러로부터 수신받을 수 있다.
지연고정모드 제어부(170c)는 제 2 지연고정모드인 때에, 제 1 분주기(122c)에 제 1 분주기 디스에이블 신호(DIV_D1)를 제공하여, 제 1 분주기(122c)를 비활성화 시킬 수 있다. 지연고정모드 제어부(170c)는 제 1 신호 선택부(124c)에 기준클록 선택신호(SCA2)를 제공하여, 기준 클록(CLK_REF)을 선택클록으로 선택할 수 있다. 이는 외부 클록(CLK_EXT)과 동일한 주파수를 가지는 지연 고정 클록(CLK_DLL)을 생성하기 위함이다. 더 나아가, 지연고정모드 제어부(170c)는 데이터 출력버퍼(DBuf)에 버퍼 인에이블 신호(Buf_E)를 제공하여 데이터 출력버퍼(DBuf)를 활성화시켜, 데이터 출력버퍼(DBuf)는 상기 지연 고정 클록(CLK_DLL)에 동기화되어 데이터를 출력할 수 있다.
이와 같이, 지연고정모드 제어부(170c)는 데이터 출력버퍼(DBuf)에서 소정의 데이터 출력 동작을 수행하기 위한 커맨드(CMD2)를 수신받은 때에는, 제 1 지연고정모드기반 선택부(120c)가 기준 클록(CLK_REF)을 선택클록으로 선택할 수 있도록 제어할 수 있다. 전술하였듯이, 지연 고정 루프회로(100c)는 제 1 지연고정모드를 기반으로 지연 고정 루프 동작을 지속적으로 수행하고, 지연고정모드 제어부(170c)가 제 2 지연고정모드로 결정한 때에, 제 2 지연고정모드를 기반으로 지연 고정 루프 동작을 수행함으로써, 데이터 출력 버퍼(DBuf)가 데이터 출력을 위해 필요한 지연 고정 클록(CLK_DLL)을 생성하기 위해 소요되는 록킹 시간(Locking Time)을 줄일 수 있는 효과가 있다. 록킹 시간을 줄임으로써, 지연 고정 루프회로(100c)를 포함하는 반도체 메모리 장치의 커맨드에 대응한 동작 속도를 향상시킬 수 있다.
도 4a는 도 2의 지연 고정 로프회로(100b)의 지연 고정 루프 동작을 설명하기 위한 타이밍도로서, 제 1 분주 클록(CLK_DIV1), 지연 고정 클록(CLK_DLL) 및 피드백 클록(CLK_FB)은 각각 외부 클록(CLK_EXT)과 기준 클록(CLK_REF)에 비해 1/2의 주파수를 갖는 것을 가정하여 나타낸 것이다.
도 2 및 도 4a를 참고하면, 지연고정모드 제어부(170b)는 제 1 지연고정모드기반 선택부(120b)가 기준 클록(CLK_REF)이 1/2 분주된 제 1 분주 클록(CLK_DIV1)을 선택클록(SCLK)으로 선택하도록 제어할 수 있다. 제 1 분주 클록(CLK_DIV1)은 지연 라인(130b) 및 레플리카부(140b)를 통과한 결과 지연되어 피드백 클록(CLK_FB)이 생성될 수 있다. 지연 고정 루프회로(100b)는 주파수가 상이한 기준 클록(CLK_REF) 및 피드백 클록(CLK_FB)의 위상을 비교하여, 상기 위상이 동일 또는 유사해질 때까지 지연 고정 루프동작을 수행하여 지연 고정 클록(CLK_DLL)을 생성할 수 있다. 데이터 출력 버퍼(DBuf)는 비활성화 상태이므로 출력되는 데이터(DOUT)는 로우 레벨 상태일 수 있다. 이와 같이, 기준 클록(CLK_REF)의 주파수를 1/2로 분주하여 생성된 제 1 분주 클록(CLK_DIV1)을 지연 라인(130b)에 제공함으로써, 제 1 지연고정모드에서의 지연 고정 루프 동작을 수행할 때에 전류 소모를 감소시킬 수 있다.
도 4b는 도 3의 지연 고정 로프회로(100c)의 지연 고정 루프 동작을 설명하기 위한 타이밍도로서, 기준 클록(CLK_REF), 지연 고정 클록(CLK_DLL), 피드백 클록(CLK_FB), 출력되는 데이터(DOUT)는 외부 클록(CLK_EXT)과 동일한 주파수를 갖는 것을 가정하여 나타낸 것이다.
도 3 및 도 4b를 참고하면, 지연고정모드 제어부(170c)는 제 1 지연고정모드기반 선택부(120c)가 기준 클록(CLK_REF)을 선택클록(SCLK)으로 선택하도록 제어할 수 있다. 기준 클록(CLK_REF)은 지연 라인(130c) 및 레플리카부(140c)를 통과한 결과 지연되어 피드백 클록(CLK_FB)이 생성될 수 있다. 지연 고정 루프회로(100b)는 주파수가 동일한 기준 클록(CLK_REF) 및 피드백 클록(CLK_FB)의 위상을 비교하여, 상기 위상이 동일 또는 유사해질 때까지 지연 고정 루프동작을 수행하여 지연 고정 클록(CLK_DLL)을 생성할 수 있다. 제 1 분주기(122)는 비활성화 상태이므로 제 1 분주 클록(CLK_DIV1)은 로우 레벨 상태일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 지연 고정 루프회로를 나타내는 블록도이다. 도 5에 도시된 바와 같이, 지연 고정 루프회로(200a)의 구성은 도 1 의 지연 고정 루프회로(100a)의 구성과 대부분 대응되나, 지연 고정 루프회로(200a)는 도 1 의 지연 고정 루프회로(100a)보다 제 2 지연고정모드기반 선택부(290)를 더 포함할 수 있다. 이하, 지연 고정 루프회로(200a)의 도 1의 지연 고정 루프회로(100a)와 대응되는 구성을 제외한 차이점을 중심으로 서술하겠다.
제 2 지연고정모드기반 선택부(290a)는 제 2 분주기(292a) 및 제 2 신호 선택부(294a)를 포함할 수 있다. 제 2 분주기(292a)는 제 1 선택클록(SCLK1)이 지연 라인(230a)을 통과하여 생성된 지연 클록(CLK_DLL)을 제 2 분주하여 제 2 분주클록을 생성할 수 있다. 예를 들면, 제 2 분주기(292a)는 지연 클록(CLK_DLL)을 1/M배(M은 2 이상의 정수)로 분주할 수 있다. 제 2 신호 선택부(294a)는 지연 클록(CLK_DLL) 및 상기 제 2 분주클록 중 어느 하나를 선택한 제 2 선택클록(SCLK2)을 레플리카부(240a)에 제공할 수 있다. 일 실시예로, 제 2 신호 선택부(294)는 적어도 하나의 먹스(MUX)를 포함할 수 있다.
지연고정모드 제어부(270a)는 결정된 지연고정모드에 기반한 제 3 제어신호(MCS3)를 제 2 지연고정모드기반 선택부(290a)에 제공하여, 제 2 지연고정모드기반 선택부(290a)가 지연 클록(CLK_DLL) 및 상기 제 2 분주클록 중 어느 하나를 선택한 제 2 선택클록(SCLK2)으로 선택하도록 제어할 수 있다.
본 발명에 따른 지연 고정 루프회로(200a)는 기준 클록(CLK_REF)의 위상이 피드백 클록(CLK_FB)의 위상과 동일 또는 유사할 때의 지연 클록(CLK_DLL)에 해당하는 지연 고정 클록을 데이터 출력 버퍼(DBuf)에 제공하기 위한 것이다. 이 때, 기준 클록(CLK_REF)이 제 1 지연고정모드기반 선택부(220a), 지연 라인(230a), 제 2 지연고정모드기반 선택부(290a) 및 레플리카부(290a)를 통과하는 경로를 제 2지연 고정 루프 경로로 지칭할 수 있다. 또한, 지연 고정 루프회로(200a) 및 데이터 출력 버퍼(DBuf)를 포함하는 반도체 메모리 장치를 구성할 수 있다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 블록도이고, 도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 타이밍도이다.
도 6에 도시된 바와 같이, 지연 고정 루프회로(200b)는 도 5 의 지연 고정 루프회로(200a)와 대응될 수 있다. 지연 고정 루프회로(200b)의 구체적인 동작에 대하여 이하 설명한다. 지연고정모드 제어부(270)는 도 2에서 전술한 바와 같이, 지연고정모드를 제 1 지연고정모드로 결정한 때에, 제 2 분주기(292b)에 제 2 분주기 디스에이블 신호(DIV_D2)를 제공하여, 제 2 분주기(292b)를 비활성화 시킬 수 있다. 지연고정모드 제어부(270b)는 제 2 신호 선택부(294b)에 지연클록 선택신호(SCB1)를 제공하여, 지연 클록(CLK_DLL)을 제 2선택클록으로 선택할 수 있다.
제 1분주 클록(CLK_DIV1)을 지연 라인(230b)을 통과시켜 생성된 지연 클록(CLK_DLL)을 또 다시 제 2 분주시키고, 레플리카부(240b)를 통과시켜 피드백 클록(CLK_FB)을 생성하는 때에, 주파수가 작은 피드백 클록(CLK_FB)에 의하여 위상 검출기(250b)의 위상 비교 시간이 증가함에 따라 록킹 시간이 증가할 수 있다. 따라서, 록킹 시간이 증가하는 것을 방지하기 위하여, 지연고정모드 제어부(270b)는 제 2 선택클록으로 지연 클록(CLK_DLL)을 선택하도록 제 2 지연고정모드기반 선택부(290b)를 제어할 수 있다.
도 7에 도시된 바와 같이, 지연 고정 루프회로(200c)는 도 5 의 지연 고정 루프회로(200a)와 대응될 수 있다. 지연 고정 루프회로(200c)의 구체적인 동작에 대하여 이하 설명한다. 지연고정모드 제어부(270)는 도 2에서 전술한 바와 같이, 지연고정모드를 제 2지연고정모드로 결정한 때에, 제 2 분주기(292c)에 제 2 분주기 인에이블 신호(DIV_E2)를 제공하여, 제 2 분주기(292c)를 활성화 시킬 수 있다. 따라서, 제 2 분주기(292c)는 지연 클록(CLK_DLL)을 제 2 분주하여 제 2 분주 클록(CLK_DIV2)을 생성할 수 있다. 지연고정모드 제어부(270c)는 제 2 신호 선택부(294c)에 제 2 분주클록 선택신호(SCB2)를 제공하여, 제 2 분주 클록(CLK_DIV2)을 제 2선택클록으로 선택할 수 있다.
이와 같이, 지연고정모드 제어부(270c)는 데이터 출력버퍼(DBuf)에서 소정의 데이터 출력 동작을 수행하기 위한 커맨드를 수신받은 때에는, 제 2 지연고정모드기반 선택부(290c)가 제 2 분주 클록(CLK_DIV2)을 제 2선택클록으로 선택할 수 있도록 제어할 수 있다. 레플리카부(240c)에 제공되는 신호의 주파수가 클수록 전류 소모가 증가하게 된다. 따라서, 레플리카부(240c)에 제공되는 신호로서 지연 클록(CLK_DLL)보다 주파수가 낮도록 제 2 분주되어 생성된 제 2 분주 클록(CLK_DIV2)을 레플리카부(240c)에 제공함으로써 전류 소모를 줄일 수 있는 효과가 있다.
도 8a는 도 6의 지연 고정 로프회로(200b)의 지연 고정 루프 동작을 설명하기 위한 타이밍도로서, 제 1 분주 클록(CLK_DIV1), 지연 고정 클록(CLK_DLL) 및 피드백 클록(CLK_FB)은 각각 외부 클록(CLK_EXT)과 기준 클록(CLK_REF)에 비해 1/2의 주파수를 갖는 것을 가정하여 나타낸 것이다. 또한, 지연 고정 클록(CLK_DLL)은 지연 고정 루프회로(200b)가 주파수가 상이한 기준 클록(CLK_REF) 및 피드백 클록(CLK_FB)의 위상을 비교하여, 상기 위상이 동일 또는 유사해질 때까지 지연 고정 루프동작을 수행하여 생성된 것일 수 있다.
도 6 및 도 8a를 참고하면, 지연고정모드 제어부(270b)는 제 1 지연고정모드기반 선택부(220b)가 기준 클록(CLK_REF)이 1/2 분주된 제 1 분주 클록(CLK_DIV1)을 제 1선택클록(SCLK1)으로 선택하도록 제어할 수 있다. 또한, 지연고정모드 제어부(270b)는 제 2 지연고정모드기반 선택부(290b)가 지연 고정 클록(CLK_DLL)을 제 2 선택클록(SCLK2)으로 선택하도록 제어할 수 있다. 따라서, 제 1 분주 클록(CLK_DIV1)을 지연 라인(230b) 및 리플리카부(240b)에 통과시킨 결과 지연되어 피드백 클록(CLK_FB)이 생성될 수 있다. 제 2 분주기(292)는 비활성화 상태이므로, 제 2 분주 클록(CLK_DIV2)는 로우 레벨 상태이며, 데이터 출력 버퍼(DBuf)는 비활성화 상태이므로 출력되는 데이터(DOUT)는 로우 레벨 상태일 수 있다.
이와 같이, 기준 클록(CLK_REF)의 주파수를 1/2로 분주하여 생성된 제 1 분주 클록(CLK_DIV1)을 지연 라인(230b)에 제공함으로써, 제 1 지연고정모드에서의 지연 고정 루프 동작을 수행할 때에 전류 소모를 감소시킬 수 있다. 또한, 제 2 분주하지 않은 지연 클록을 레플리카부(240b)에 제공함으로써, 지연 고정 루프회로(200b)의 록킹 시간이 증가하는 것을 방지할 수 있다.
도 8b는 도 7의 지연 고정 로프회로(200c)의 지연 고정 루프 동작을 설명하기 위한 타이밍도로서, 기준 클록(CLK_REF), 지연 고정 클록(CLK_DLL), 출력되는 데이터(DOUT)는 외부 클록(CLK_EXT)과 동일한 주파수를 갖고, 제 2 분주클록(CLK_DIV2) 및 피드백 클록(CLK_FB)은 각각 외부 클록(CLK_EXT)에 비해 1/2의 주파수를 갖는 것을 가정하여 나타낸 것이다. 지연 고정 클록(CLK_DLL)은 지연 고정 루프회로(200c)가 주파수가 상이한 기준 클록(CLK_REF) 및 피드백 클록(CLK_FB)의 위상을 비교하여, 상기 위상이 동일 또는 유사해질 때까지 지연 고정 루프동작을 수행하여 생성된 것일 수 있다.
도 7 및 도 8b를 참고하면, 지연고정모드 제어부(270c)는 제 1 지연고정모드기반 선택부(220c)가 기준 클록(CLK_REF)을 제 1선택클록으로 선택하도록 제어할 수 있다. 또한, 지연고정모드 제어부(270c)는 제 2 지연고정모드기반 선택부(290c)가 지연 고정 클록(CLK_DLL)이 1/2 분주된 제 2 분주 클록(CLK_DIV2)을 제 2선택클록(SCLK2)으로 선택하도록 제어할 수 있다. 제 2 분주 클록(CLK_DIV2)은 레플리카부(240c)를 통과한 결과 지연되어 피드백 클록(CLK_FB)이 될 수 있다. 제 1 분주기(222c)는 비활성화 상태이므로 제 1 분주 클록(CLK_DIV1)은 로우 레벨 상태일 수 있다.
도 9a는 본 발명의 일 실시예에 따른 지연고정모드 제어부를 나타내는 블록도이고, 도 9b 는 도 9a의 지연고정모드 제어부를 포함하는 지연 고정 루프회로의 동작을 설명하기 위한 블록도이다.
도 9a에 도시된 바와 같이, 지연고정모드 제어부(270d)는 록킹 시간 비교부(272d) 및 모드 제어신호 생성부(274d)를 포함할 수 있다. 도 6에서 전술하였듯이, 제 1분주 클록(CLK_DIV1)을 지연 라인(230b)을 통과시켜 생성된 지연 클록(CLK_DLL)을 또 다시 제 2 분주시키고, 레플리카부(240b)를 통과시켜 피드백 클록(CLK_FB)을 생성하는 때에, 록킹 시간이 증가할 수 있다. 다만, 록킹 시간이 기준시간 이상으로 증가되지 않는 때에는 제 2 분주 클록(CLK_DIV2)을 제 2 선택신호로 선택하여 레플리카부(240b)에 제공하여 전류 소모를 감소시키는 것이 더 효율적일 수 있다.
일 실시예로, 록킹 시간 비교부(272d)는 록킹 시간과 기준시간을 비교하여, 비교 결과(CR)를 모드 제어신호 생성부(274d)에 제공할 수 있다. 모드 제어신호 생성부(274d)는 비교 결과(CR)을 기반으로 제 2 지연고정모드기반 선택부(290)를 제어하기 위한 제 3 제어신호(MCS3)를 제 2 지연고정모드기반 선택부(290)에 제공할 수 있다.
도 9a 및 도 9b 에 도시된 바와 같이, 지연고정모드 제어부(270d)는 도 6에 개시된 것과는 달리, 지연고정모드를 제 1 지연고정모드로 결정한 때에, 제 2 분주기(292d)에 제 2 분주기 디스에이블 신호(DIV_E2)를 제공하여, 제 2 분주기(292)를 활성화 시킬 수 있다. 지연고정모드 제어부(270d)는 제 2 신호 선택부(294d)에 제2 분주클록 선택신호(SCB2)를 제공하여, 제 2 분주클록(CLK_DIV2)을 제 2선택클록으로 선택할 수 있다. 록킹 시간 비교부(272d)는 도 9b에 개시된 지연 고정 루프회로(200d)의 제 1 지연고정모드에서 소요된 록킹 시간을 기준 시간과 비교할 수 있다. 록킹 시간이 기준 시간 이상에 해당하는 경우에는, 지연고정모드 제어부(270d)는 제 2 분주기(292)를 비활성화시키고, 제 2 신호 선택부(294)가 지연 클록(CLK_DLL)을 선택할 수 있도록 제어할 수 있다. 다만, 록킹 시간이 기준 시간 미만에 해당하는 경우에는, 지연고정모드 제어부(270d)는 종전 동작을 유지하도록 제어할 수 있다.
이와 같이, 지연고정모드 제어부(270d)는 록킹 시간과 기준 시간을 비교한 결과에 기반하여 동적으로 제 2 지연모드기반 선택부(290d)를 제어할 수 있고, 최소의 록킹 시간을 보장하면서, 지연 고정 루프 동작의 전류 소모를 더 감소시킬 수 있다.
도 9c는 도 9b의 지연 고정 로프회로(200d)의 지연 고정 루프 동작을 설명하기 위한 타이밍도로서, 제 1 분주 클록(CLK_DIV1) 및 지연 고정 클록(CLK_DLL)은 각각 외부 클록(CLK_EXT)과 기준 클록(CLK_REF)에 비해 1/2의 주파수를 갖는 것을 가정하고, 제 2 분주클록(CLK_DIV2) 및 피드백 클록(CLK_FB)은 각각 외부 클록(CLK_EXT)과 기준 클록(CLK_REF)에 비해 1/4의 주파수를 갖는 것을 가정하여 나타낸 것이다. 또한, 지연 고정 클록(CLK_DLL)은 지연 고정 루프회로(200b)가 주파수가 상이한 기준 클록(CLK_REF) 및 피드백 클록(CLK_FB)의 위상을 비교하여, 상기 위상이 동일 또는 유사해질 때까지 지연 고정 루프동작을 수행하여 생성된 것일 수 있다.
도 10은 지연고정모드 제어부를 포함하는 지연 고정 루프회로의 동작을 설명하기 위한 타이밍도이다.
도 9b 및 도 10을 참고하면, 지연고정모드 제어부(270d)는 제 1 지연고정모드기반 선택부(220d)가 기준 클록(CLK_REF)이 1/2 분주된 제 1 분주 클록(CLK_DIV1)을 제 1선택클록(SCLK1)으로 선택하도록 제어할 수 있다. 또한, 지연고정모드 제어부(270d)는 제 2 지연고정모드기반 선택부(290d)가 지연 고정 클록(CLK_DLL)이 1/2 분주된 제 2 분주클록(CLK_DIV2)을 제 2 선택클록(SCLK2)로 선택하도록 제어할 수 있다. 따라서, 제 2 분주 클록(CLK_DIV2)을 리플리카부(240d)에 통과시킨 결과, 제 2 분주클록(CLK_DIV2)이 지연되어 피드백 클록(CLK_FB)이 될 수 있다. 데이터 출력 버퍼(DBuf)는 비활성화 상태이므로 출력되는 데이터(DOUT)는 로우 레벨 상태일 수 있다.
이와 같이, 기준 클록(CLK_REF)의 주파수를 1/2로 분주하여 생성된 제 1 분주 클록(CLK_DIV1)을 지연 라인(230d)에 제공하고, 지연 고정 클록(CLK_DLL)을 1/2로 분주하여 생성된 제 2 분주 클록(CLK_DIV2)을 레플리카부(240d)에 제공함으로써, 제 1 지연고정모드에서의 지연 고정 루프 동작을 수행할 때에 전류 소모를 감소시킬 수 있다.
도 11a는 본 발명의 일 실시예에 따른 데이터 출력버퍼를 나타내는 블록도이고, 도 11b는 도 11a의 데이터 출력버퍼를 구체적으로 나타내는 블록도이다.
도 11a에 도시된 바와 같이, 데이터 출력버퍼(380a)는 클록 트리(382a) 및 데이터 신호 생성부(384a)를 포함할 수 있다. 클록 트리(382a)는 클록 신호들 간의 스큐(skew)를 제어할 수 있는 회로일 수 있다. 외부로부터 수신된 제 1 지연 클록(CLK_DLL1)이 클록 트리(382a)를 통과하면, 클록 트리(382a)의 지연특성에 따른 지연량만큼 지연되어 제 2 지연 클록(CLK_DLL2)이 생성될 수 있다. 또한, 제 2 지연 클록(CLK_DLL2)은 지연 고정 클록을 생성하기 위하여 지연 고정 루프회로에 제공될 수 있다. 데이터 신호 생성부(384a)는 외부로부터 수신한 데이터(DATA)를 제 2 지연 클록(CLK_DLL2)에 동기화되어 데이터(DOUT)를 출력할 수 있다.
도 11b 에 도시된 바와 같이, 데이터 출력버퍼(380b)는 클록 트리(382b) 및 복수의 데이터 신호 생성부들(384b_1~384b_14)을 포함할 수 있다. 클록 트리(382b)는 복수의 지연소자들(A)을 포함할 수 있으며, 각각의 복수의 데이터 신호 생성부들(384b_1~384b_14)에 동일한 위상을 갖는 제 2 지연 클록(CLK_DLL2)이 제공될 수 있도록 복수의 지연소자들(A)이 배치될 수 있다. 예를 들어, 각각의 복수의 데이터 신호 생성부들(384b_1~384b_14)에 제 1 지연 클록(CLK_DLL1)이 도달할 때까지 클록 트리(382b)의 4 개의 지연소자를 통과할 수 있도록 클록 트리(382b)가 구성될 수 있다. 각각의 복수의 데이터 신호 생성부들(384b_1~384b_14)은 제 2지연 클록(CLK_DLL2)에 동기화되어 데이터(DATA0~DATA14)를 각각의 DQ0~7 패드 및 UDQ0~7 패드로 출력할 수 있다. 도 11b에 개시된 데이터 출력 버퍼(380b)는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 데이터 출력 버퍼(380b)는 더 많은 데이터 신호 생성부를 포함할 수 있으며, 클록 트리(382b)의 복수의 지연소자들(A)이 다양한 방법으로 배치될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따라 도 11a의 데이터 출력 버퍼 구성이 적용된 지연 고정 루프회로를 나타내는 블록도이다. 도 12에 도시된 바와 같이, 지연 고정 루프회로(300a)의 구성은 도 1의 지연 고정 루프회로(100a)의 구성과 대부분 대응되나, 지연 고정 루프회로(300a)는 도 1 의 지연 고정 루프회로(100a)와 다른 지연 고정 루프 경로를 가질 수 있으며, 부분 레플리카부(340)를 포함할 수 있다. 이하, 지연 고정 루프회로(300a)의 도 1의 지연 고정 루프회로(100a)와 대응되는 구성을 제외한 차이점을 중심으로 서술하겠다.
도 1의 지연 고정 루프회로(100a)에서 서술한 제 1 지연 고정 루프경로와 달리 지연 고정 루프회로(300a)의 기준 클록(CLK_REF)은 지연고정모드기반 선택부(320a), 지연 라인(330a), 클록 트리(CT) 및 부분 레플리카부(340a)를 통과하는 제 3 지연 고정 루프 경로를 가질 수 있다. 즉, 지연 고정 클록을 생성하기 위한 제 3지연 고정 루프 경로는 클록 트리(CT)를 통과하는 경로를 포함할 수 있다. 따라서, 지연 라인(330a)의 출력단에 클록 트리(CT)가 연결될 수 있으며, 지연 라인(330a)으로부터 지연된 제 1 지연 클록(CLK_DLL1)은 클록 트리(CT)를 통과할 수 있다. 클록 트리(CT)를 통과한 결과 지연된 제 2 지연 클록(CLK_DLL2)은 부분 레플리카부(340a)를 통과할 수 있다. 위상 검출기(350a)는 부분 레플리카(340a)를 통과한 결과 지연된 피드백 클록(CLK_FB)의 위상과 기준 클록(CLK_REF)의 위상을 비교하여 위상 비교 신호를 생성할 수 있다. 지연 고정루프회로(300a)는 위상 비교 신호를 기반으로 지연 라인 제어부(360a)가 지연 라인(330a)의 지연량을 제어함으로써, 피드백 클록(CLK_FB)의 위상과 기준 클록(CLK_REF)의 위상이 동일 또는 유사한 지연 고정 클록으로서의 제 2 지연 클록(CLK_DLL2)을 생성하고, 데이터 신호 생성부(DG)에 제공할 수 있다.
부분 레플리카부(340a)는 도 1 의 레플리카부(140a)와는 달리 데이터 신호 생성부(DG)의 지연특성을 복사한 지연특성을 가질 수 있다. 이는 제 3 지연 고정 루프 경로에 클록 트리(CT)가 포함되기 때문이다. 소정의 신호가 데이터 신호 생성부(DG)를 통과하여 지연된 지연량과 부분 레플리카부(340a)를 통과하여 지연된 지연량이 동일 도는 유사할 수 있다. 부분 레플리카부(340a)는 제 2 지연 클록(CLK_DLL2)을 상기 복사된 지연특성에 따른 지연량만큼 지연시켜 피드백 클록(CLK_FB)를 생성할 수 있다.
지연고정모드 제어부(370a)는 결정된 지연고정모드에 기반한 제 2 제어신호(MCS2')를 데이터 출력버퍼(DBuf)에 제공하여, 클록 트리(CT)와 데이터 신호 생성부(DG)의 활성화/비활성화 상태를 각각 따로 제어할 수 있다. 이와 관련한 구체적인 동작은 후술한다. 또한, 지연 고정 루프회로(300a) 및 데이터 출력 버퍼(DBuf)를 포함하는 반도체 메모리 장치를 구성할 수 있다.
도 1 의 레플리카부(140a)에 데이터 출력 버퍼(DBuf)의 구성이 다소 복잡하여 데이터 출력 버퍼(DBuf)의 지연특성을 정확하게 복사하는 것이 어려울 수 있다. 따라서, 레플리카부(140a)에는 상기 데이터 출력 버퍼(DBuf)의 지연특성과 오차가 있는 지연특성이 복사될 수 있다. 본 발명의 지연 고정 루프회로(300a)의 제 3 지연 고정 루프 경로는 클록 트리(CT)를 통과하는 경로를 포함함으로써, 부분 레플리카부(340a)에 데이터 출력 버퍼(DBuf)보다 구성이 단순한 데이터 신호 생성부(DG)의 지연특성만을 복사할 수 있다. 이를 통해, 상기 데이터 신호 생성부(DG)의 지연특성과 동일한 지연특성을 좀더 용이하게 부분 레플리카부(340a)에 복사할 수 있으므로, 정확한 지연 고정 루프 동작을 수행할 수 있는 효과가 있다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 지연 고정 루프회로의 지연 고정 루프동작을 설명하기 위한 블록도이다.
도 13 에 도시된 바와 같이, 지연 고정 루프회로(300b)의 동작은 도 2에서 서술한 지연 고정 루프회로(100b)의 동작과 대부분 대응되며, 이하 차이점을 중심으로 이하 서술하겠다.
지연고정모드 제어부(370b)는 제 1 지연고정모드인 때에, 데이터 신호 생성부(DG)에 데이터 생성부 디스에이블 신호(DG_D)를 제공하여 데이터 신호 생성부(DG)를 비활성화시킬 수 있다. 더 나아가, 도면에 편의상 개시하지는 않았으나 지연고정모드 제어부(370b)는 클록 트리(CT)를 활성화시키거나, 활성화 상태를 유지할 수 있도록 제어할 수 있다.
도 14에 도시된 바와 같이, 지연 고정 루프회로(300c)의 동작은 도 3에서 서술한 지연 고정 루프회로(100c)의 동작과 대부분 대응되며, 이하 차이점을 중심으로 이하 서술하겠다.
지연고정모드 제어부(370c)는 제 2 지연고정모드인 때에, 데이터 신호 생성부(DG)에 데이터 생성부 인에이블 신호(DG_E)를 제공하여 데이터 신호 생성부(DG)를 활성화시킬 수 있다. 데이터 신호 생성부(DG)는 지연 고정 클록에 해당될 수 있는 제 2 지연 클록(CLK_DLL2)에 동기화되어 데이터(DOUT)를 출력할 수 있다.
도 15 는 본 발명의 또 다른 실시예에 따른 지연 고정 루프회로를 나타내는 블록도이다. 도 15에 도시된 바와 같이, 지연 고정 루프회로(400)의 구성은 도 12의 지연 고정 루프회로(300a)의 구성과 대부분 대응되나, 지연 고정 루프회로(400)는 도 12의 지연 고정 루프회로(300a)보다 제 2 지연고정모드기반 선택부(490)를 더 포함할 수 있다. 일 실시예로, 클록 트리(CT)의 출력단에 제 2 지연고정모드기반 선택부(490)가 연결될 수 있다.
제 2 지연고정모드기반 선택부(490)는 제 2 분주기(492) 및 제 2 신호 선택부(494)를 포함할 수 있다. 제 2 분주기(492)는 제 1 지연 클록(CLK_DLL1)이 클록 트리(CT)를 통과하여 생성된 제 2지연 클록(CLK_DLL2)을 제 2 분주하여 제 2 분주클록을 생성할 수 있다. 제 2 신호 선택부(294)는 제 2 지연 클록(CLK_DLL2) 및 상기 제 2 분주클록 중 어느 하나를 선택한 제 2 선택클록(SCLK2)을 부분 레플리카부(440)에 제공할 수 있다. 이하, 지연 고정 루프 동작과 관련된 구체적인 설명은 도 5 내지 도 7에서 서술한 바, 생략하도록 한다. 또한, 지연 고정 루프회로(400) 및 데이터 출력 버퍼(DBuf)를 포함하는 반도체 메모리 장치를 구성할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 16은 도시된 바와 같이, 반도체 메모리 장치(1000)는 본 발명에 따른 지연 고정 루프회로(100), 메모리 어레이(1100), 로우 디코더(1200), 컬럼 디코더(1300), 입출력 회로(3000), 어드레싱 회로(1500), 제어 회로(1600) 및 데이터 출력 버퍼(1700)를 포함할 수 있다.
메모리 어레이(1100)는 복수의 워드 라인들, 복수의 비트 라인들, 및 상기 복수의 워드 라인들과 상기 복수의 비트 라인들 사이에 접속된 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들 각각의 DRAM(Dynamic Random Access Memory) 또는 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 휘발성 메모리 셀로 구현될 수 있다.
또한, 상기 복수의 메모리 셀들 각각은 비휘발성 메모리 셀로 구현될 수도 있다. 상기 비휘발성 메모리 셀은 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM), 나노튜브 RRAM(Nanotube RRAM), 홀로크래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다. 상기 비휘발성 메모리 셀은 하나의 비트 또는 다수의 비트들을 저장할 수 있다.
로우 디코더(1200)는 어드레싱 회로(1500)로부터 출력된 로우 어드레스를 수신하고 수신된 로우 어드레스를 디코딩하여 상기 복수의 워드 라인 중에서 어느 하나의 워드 라인을 선택할 수 있다. 컬럼 디코더(1300)는 어드레싱 회로(1500)로부터 출력된 컬럼 어드레스를 수신하고 수신된 컬럼 어드레스를 디코딩하여 상기 복수의 비트 라인 중에서 어느 하나의 비트 라인을 선택할 수 있다.
입출력 회로(3000)는 로우 디코더(1200)와 컬럼 디코더(1300)에 의하여 선택된 적어도 하나의 메모리 셀에 데이터를 기입할 수 있다. 또한, 입출력 회로(3000)는 로우 디코더(1200)와 컬럼 디코더(1300)에 의하여 선택된 적어도 하나의 메모리 셀에 저장된 데이터를 독출할 수 있다. 입출력 회로(3000)는 독출 동작 시에 독출된 데이터를 감지 증폭하기 위한 다수의 감지 증폭기들과 기입 동작시에 기입될 데이터를 드라이빙하기 위한 적어도 하나의 출력 드라이버들을 포함할 수 있다.
어드레싱 회로(1500)는 제어 회로(1600)의 제어 하에 로우 어드레스와 컬럼 어드레스를 발생시킬 수 있다. 제어 회로(1600)는 기입 동작 또는 독출 동작을 수행하기 위하여 필요한 복수의 제어 신호들에 응답하여 어드레싱 회로(1500)의 동작을 제어할 수 있는 복수의 동작 제어 신호들을 발생시킬 수 있다.
데이터 출력 버퍼(1700)는 클록 트리(1720) 및 데이터 신호 생성부(1740)를 포함할 수 있다. 지연 고정 루프 회로(100)는 도 1 내지 도 10에서 서술한 방식으로 외부 클록(CLK_EXT)에 동기화된 지연 고정 클록에 해당되는 제 1 지연 클록(CLK_DLL1)을 데이터 출력 버퍼(1700)에 제공할 수 있다. 제 1 지연 클록(CLK_DLL1)은 클록 트리(1720)를 통과한 결과 지연되어 제 2 지연 클록(CLK_DLL2)이 될 수 있다. 데이터 신호 생성부(1740)는 제 2 지연 클록(CLK_DLL2)에 응답하여 데이터 신호(DATA)를 DQ 패드(DQ) 로 출력할 수 있다. 따라서, 데이터의 기입 또는 독출 동작이 제 2 지연 클록(CLK_DLL2)에 동기화되어 수행될 수 있다. DQ 패드(DQ)는, 반도체 메모리 장치가 구현된 반도체 칩의 패드로서, 센터 패드 또는 에지 패드의 형태로 반도체 칩 상에 배열될 수 있다. 또한 전술하였듯이, 지연 고정 루프회로(100)는 클록 트리(1720)를 통과하는 경로를 포함하는 지연 고정 루프 경로를 가질 수 있으며, 제 2 지연 클록(CLK_DLL2)을 이용하여 지연 고정 클록을 생성할 수 있다.
도 17은 도 16의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 17에 도시된 바와 같이, 메모리 시스템(2000)은 메모리 모듈(2100) 및 메모리 콘트롤러(1320)을 포함할 수 있다. 메모리 모듈(2100)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(2110)를 장착할 수 있다. 반도체 메모리 장치(2110)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(2110)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(2111)과 하나 이상의 슬레이브 칩(2112)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다. 마스터 칩(2111)과 슬레이브 칩(2112)은 본 발명의 실시예들에 따른 메모리 어레이, 저장 유닛, 및 리프레쉬 유닛를 포함할 수 있다. 또한 마스터 칩(2111)과 슬레이브 칩(2112)은 테스트 유닛을 더 포함할 수도 있다. 반도체 메모리 장치(2110)에는 도 1 내지 도 15에서 서술된 지연 고정 루프회로가 포함되어, 전류 소모를 감소시키고, 소정의 록킹 타임을 보장할 수 있는 지연 고정 루프 동작을 수행할 수 있다.
메모리 모듈(2100)은 시스템 버스를 통해 메모리 콘트롤러(1320)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(2100)과 메모리 콘트롤러(1320) 사이에서 송수신될 수 있다.
도 18은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(3000)에 본 발명의 반도체 메모리 장치가 램(3200)으로 장착될 수 있다. 램(3200)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(3200)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(3200)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수도 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(3000)은 중앙처리 장치(3100), 램(3200), 유저 인터페이스(3300)와 불휘발성 메모리(3400)를 포함하며, 이들 구성요소는 각각 버스(1450)에 전기적으로 연결되어 있다. 불휘발성 메모리(3400)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 데이터 출력 버퍼에 지연 고정 클록을 제공하는 지연 고정 루프회로에 있어서,
    기준 클록이 제 1 분주된 제 1 분주클록 및 상기 기준클록 중 어느 하나를 제 1선택클록으로서 선택하는 제 1 지연고정모드기반 선택부; 및
    외부로부터 수신된 커맨드를 기반으로, 지연고정모드를 결정하고 상기 제 1 지연고정모드기반 선택부를 상기 지연고정모드를 기반으로 제어하는 지연고정모드 제어부를 포함하고,
    상기 제 1 선택클록을 이용하여 생성된 피드백 클록의 위상과 상기 기준 클록의 위상을 비교하여 상기 지연 고정 클록을 생성하는 것을 특징으로 하는 지연 고정 루프회로.
  2. 제 1 항에 있어서,
    상기 지연고정모드 제어부는,
    상기 지연고정모드를 제 1 지연고정모드로 결정한 때에, 상기 제 1 분주클록을 상기 제1 선택클록으로 선택하도록 상기 제 1 지연고정모드기반 선택부를 제어하고,
    상기 지연고정모드를 제 2 지연고정모드로 결정한 때에, 상기 기준 클록을 상기 제 1선택클록으로 선택하도록 상기 제 1 지연고정모드기반 선택부를 제어하는 것을 특징으로 하는 지연 고정 루프회로.
  3. 제 2 항에 있어서,
    상기 지연 고정 루프회로는,
    제 2 지연고정모드기반 선택부 및 상기 제 1선택클록이 통과하는 지연 라인을 더 포함하고,
    상기 제 2 지연고정모드기반 선택부는,
    상기 지연 라인에 의하여 상기 선택클록이 지연된 신호인 제 1 지연 클록 및 상기 제 1 지연클록이 제 2 분주된 제 2 분주클록 중 어느 하나를 제 2 선택클록으로서 선택하는 것을 특징으로 하는 지연 고정 루프회로.
  4. 제 3항에 있어서,
    상기 지연고정모드 제어부는,
    상기 지연고정모드를 상기 제 1 지연고정모드로 결정한 때에, 상기 제 1 지연클록을 상기 제2 선택클록으로 선택하도록 상기 제 2 지연고정모드기반 선택부를 제어하고,
    상기 지연고정모드를 상기 제 2 지연고정모드로 결정한 때에, 상기 제 2 분주클록을 상기 제 2선택클록으로 선택하도록 상기 제 2 지연고정모드기반 선택부를 제어하는 것을 특징으로 하는 지연 고정 루프회로.
  5. 제 3항에 있어서,
    상기 지연 고정 루프회로는, 레플리카부를 더 포함하고,
    상기 피드백 클록은, 상기 제 2 선택클록이 상기 레플리카부를 통과하여 지연된 신호인 것을 특징으로 하는 지연 고정 루프회로.
  6. 제 2항에 있어서,
    상기 지연고정모드 제어부는,
    상기 커맨드가 상기 데이터 출력버퍼에서 소정의 데이터 출력 동작을 수행하기 위한 커맨드가 아닌 때에, 상기 지연고정모드를 상기 제 1 지연고정모드로 결정하는 것을 특징으로 하는 지연 고정 루프회로.
  7. 제 2 항에 있어서,
    상기 커맨드가 상기 데이터 출력버퍼에서 소정의 데이터 출력 동작을 수행하기 위한 커맨드인 때에, 상기 지연고정모드를 상기 제 2 지연고정모드로 결정하는 것을 특징으로 하는 지연 고정 루프회로.
  8. 지연 고정 클록에 동기화되어 데이터를 생성하는 복수의 데이터 신호 생성부들 및 클록 트리를 포함하는 데이터 출력 버퍼; 및
    수신되는 커맨드에 기반하여, 기준 클록이 분주된 분주 클록 및 상기 기준 클록 중 하나를 선택클록으로 선택하고, 상기 선택클록 및 상기 클록 트리를 통과하는 경로를 포함하는 지연 고정 루프 경로를 이용하여 상기 지연 고정 클록을 생성하는 지연 고정 루프회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 10항에 있어서,
    상기 지연 고정 루프회로는,
    상기 커맨드를 기반으로 지연고정모드를 결정하고, 결정된 지연고정모드를 기반으로 상기 선택클록에 대한 선택 동작 및 상기 복수의 데이터 신호 생성부들의 활성화/비활성화 상태를 제어하는 지연고정모드 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 지연 고정 루프회로는,
    상기 클록 트리를 통과한 지연 클록을 지연시켜, 상기 기준 클록과 위상이 비교되는 피드백 클록을 생성하는 부분 레플리카부를 포함하고,
    상기 부분 레플리카부는, 상기 데이터 신호 생성부의 지연특성과 동일한 지연특성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
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