KR20170080510A - 필드 전극을 갖는 트랜지스터 디바이스 - Google Patents

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Abstract

트랜지스터 디바이스 및 그 제조 방법이 개시된다. 트랜지스터 디바이스는 적어도 하나의 트랜지스터 셀을 포함하며, 적어도 하나의 트랜지스터 셀은 반도체 바디 내의 소스 영역, 바디 영역 및 드리프트 영역, 게이트 유전체에 의해 바디 영역으로부터 유전체로 절연된 게이트 전극, 필드 전극 유전체에 의해 드리프트 영역으로부터 유전체로 절연된 필드 전극, 및 반도체 바디의 제1 표면으로부터 필드 전극까지 연장되고 소스 영역 및 바디 영역에 인접하는 콘택트 플러그를 포함한다.

Description

필드 전극을 갖는 트랜지스터 디바이스{TRANSISTOR DEVICE WITH FIELD ELECTRODE}
본 발명은 일반적으로 트랜지스터 디바이스에 관한 것으로, 특히 전계 효과 제어 트랜지스터 디바이스 및 그 제조 방법에 관한 것이다.
MOSFET(Metal Oxide Field-Effect Transistor)과 같은 전계 효과 제어 트랜지스터는 부하를 구동하거나 전력을 변환하기 위해 자동차, 산업용 또는 소비자용 전자 애플리케이션에 널리 사용된다. 전력 트랜지스터라고 종종 지칭되는 이러한 트랜지스터는 각종 전압 차단 성능으로 이용가능하다. "전압 차단 성능"은 트랜지스터가 오프 상태(스위칭 오프될 때)에서 견딜 수 있는 최대 전압 레벨을 정의한다. 전력 트랜지스터의 온 저항 RON은 다른 관련 디바이스 파라미터이다. "온 저항"은 온 상태(스위칭 온될 때)에서 그 부하 노드들(드레인 노드와 소스 노드) 사이의 전력 트랜지스터의 전기 저항이다. 통상적으로, 전력 트랜지스터는 병렬로 접속되는 복수의 트랜지스터 셀을 포함한다. 기본적으로, 전력 트랜지스터가 더 많은 트랜지스터 셀을 포함할수록 온 저항이 낮아진다.
전력 트랜지스터의 액티브(active) 영역이 집적되는 반도체 바디(반도체 칩)의 크기 (요구되는 칩 면적 A)를 증가시키지 않고 온 저항을 감소시킬 필요가 있다. 따라서 개별적인 트랜지스터 셀의 크기를 줄이는 것이 필요하다.
일례는 적어도 하나의 트랜지스터 셀을 갖는 트랜지스터 디바이스에 관한 것이다. 적어도 하나의 트랜지스터 셀은 반도체 바디 내의 소스 영역, 바디 영역 및 드리프트 영역, 게이트 전극, 필드 전극 및 콘택트 플러그를 포함한다. 게이트 전극은 게이트 유전체에 의해 바디 영역으로부터 유전적으로 절연되고, 필드 전극은 필드 전극 유전체에 의해 드리프트 영역으로부터 유전적으로 절연되며, 콘택트 플러그는 반도체 바디의 제1 표면으로부터 필드 전극까지 연장하고 소스 영역 및 바디 영역에 인접한다.
일례는 방법에 관한 것이다. 본 방법은 반도체 바디의 표면 상에 반도체 층을 에피택셜 성장시키는 단계를 포함하며, 상기 반도체 바디는 적어도 하나의 필드 전극 유전체를 포함하고, 상기 반도체 층을 에피택셜 성장시키는 단계는, 상기 필드 전극 유전체를 과도하게 성장시키는(overgrowing) 단계를 포함한다. 이 방법은 상기 반도체 층에 바디 영역과 소스 영역을 형성하는 단계와, 게이트 유전체에 의해 상기 바디 영역으로부터 유전적으로 절연된 게이트 전극을 형성하는 단계와, 상기 반도체 층의 표면으로부터 상기 필드 전극까지 연장하고 상기 소스 영역 및 상기 바디 영역에 인접하는 콘택트 플러그를 형성하는 단계를 더 포함한다.
다른 예는 적어도 하나의 트랜지스터 셀을 갖는 트랜지스터 디바이스에 관한 것이다. 적어도 하나의 트랜지스터 셀은 반도체 바디 내의 소스 영역, 바디 영역 및 드리프트 영역, 게이트 전극 및 필드 전극을 포함한다. 상기 게이트 전극은 게이트 유전체에 의해 상기 바디 영역으로부터 유전적으로 절연되며, 상기 필드 전극은 필드 전극 유전체에 의해 상기 드리프트 영역으로부터 유전적으로 절연된다. 상기 반도체 바디의 측면 방향에서, 필드 전극 유전체와 게이트 유전체 사이의 최단 거리는 150 나노미터보다 작다.
이하 도면을 참조하여 예가 설명된다. 도면은 특정의 원리를 설명하도록 기능하므로 이러한 원리를 이해하는 데 필요한 측면만이 도시된다. 도면은 축척대로 되어 있지 않다. 도면에서 동일한 참조 부호는 동일한 피쳐를 나타낸다.
도 1은 트랜지스터 디바이스의 하나의 트랜지스터 셀의 수직 단면도이고,
도 2는 일례에 따른 복수의 트랜지스터 셀을 갖는 트랜지스터 디바이스의 수직 단면도이고,
도 3은 일례에 따른 복수의 트랜지스터 셀을 갖는 트랜지스터 디바이스의 수직 단면도이고,
도 4는 일례에 따른 트랜지스터 디바이스의 일 단면의 수평 단면도이고,
도 5는 도 4에 도시된 트랜지스터 디바이스의 평면 B-B에서의 수직 단면도이고,
도 6은 도 1 및 도 2에 도시된 타입의 트랜지스터 디바이스의 수평 단면도의 일례를 도시하고,
도 7은 도 1 및 도 2에 도시된 타입의 트랜지스터 디바이스의 수평 단면도의 일례를 도시하고,
도 8은 도 1 및 도 2에 도시된 타입의 트랜지스터 디바이스의 수평 단면도의 일례를 도시하고,
도 9는 다른 예에 따른 트랜지스터 디바이스의 일 단면의 수직 단면도이고,
도 10a 내지 도 10h는 도 1 및 도 2에 도시된 타입의 트랜지스터 디바이스를 형성하는 방법의 일례를 도시하고,
도 11a 내지 도 11d는 도 1 및 2에 도시된 타입의 트랜지스터 디바이스의 필드 전극 유전체 및 필드 전극을 형성하는 방법의 일례를 도시하고,
도 12a 내지 도 12c는 도 11b에 도시된 방법의 단계의 일례를 보다 상세하게 도시하고,
도 13a 내지 도 13c는 도 1 및 도 2에 도시된 타입의 트랜지스터 디바이스에서 바디 영역 및 소스 영역을 형성하는 방법의 일례를 도시하고.
도 14a 내지 도 14c는 도 10b에 도시된 방법의 단계의 변경예를 도시하고,
도 15는 다른 예에 따른 하나의 트랜지스터 셀의 수직 단면도를 도시한다.
후술하는 상세한 설명에서, 첨부 도면을 참조한다. 도면은 설명의 일부를 형성하고 설명을 위해 본 발명이 실시될 수 있는 특정의 실시예를 도시한다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 기술된 각종 실시예의 특징이 서로 결합될 수 있음을 이해해야 한다.
도 1은 일례에 따른 트랜지스터 디바이스의 수직 단면도를 도시한다. 특히, 도 1은 트랜지스터 디바이스, 특히 전계 효과 제어 트랜지스터 디바이스의 하나의 트랜지스터 셀의 수직 단면도를 도시한다. 도 1을 참조하면, 트랜지스터 셀은 드리프트 영역(11), 소스 영역(12) 및 소스 영역(12)으로부터 드리프트 영역(11)을 분리하는 바디 영역(13)을 포함한다. 액티브(active) 디바이스 영역이라 지칭될 수 있는 드리프트 영역(11), 소스 영역(12), 및 바디 영역은 반도체 바디(100)에 배치되는 도핑된 반도체 영역이다. 바디 영역(13)의 도핑 타입은 드리프트 영역(11)의 도핑 타입에 상보적임에 따라 pn 접합이 바디 영역(13)과 드리프트 영역(11) 사이에 형성된다. 반도체 바디(100)는, 예를 들어, 실리콘(Si), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 갈륨 질화물(GaN) 등과 같은 통상적인 반도체 재료를 포함할 수 있다.
도 1을 참조하면, 게이트 전극(21)은 바디 영역(13)에 인접하여 배치되고 게이트 유전체(22)에 의해 바디 영역(13)과 유전적으로 절연된다. 게이트 전극(21)은, 예를 들어, 높게 도핑된 다결정 반도체 재료, 금속, 금속 합금, 또는 금속 화합물과 같은 통상적인 게이트 전극 재료를 포함할 수 있다. 예를 들어, 높게 도핑된 다결정 반도체 재료는 폴리실리콘이다. 게이트 유전체(22)는, 예를 들어, 산화물, 질화물 등과 같은 통상적인 게이트 유전체 재료를 포함할 수 있다. 도 1에 도시된 예에서, 게이트 전극(21)은 트렌치 전극이다. 즉, 게이트 전극(21)은 반도체 바디(100)의 제1 표면(101)으로부터 반도체 바디(100)로 연장하는 트렌치 내에 배치된다. 특히, 이 트렌치는 소스 영역(12) 및 바디 영역(13)을 통해 드리프트 영역(11)으로 연장한다. 게이트 전극(21)은 게이트 유전체(22)에 의해 이들 디바이스 영역의 각각으로부터 유전적으로 절연된다.
도 1을 참조하면, 트랜지스터 셀은 필드 전극(31)을 더 포함한다. 필드 전극(31)은 드리프트 영역(11)에 인접하고 필드 전극 유전체(32)에 의해 드리프트 영역(11)으로부터 유전적으로 절연된다. 필드 전극(31)은, 예를 들어, 높게 도핑된 다결정 반도체 재료, 금속, 금속 합금 또는 금속 화합물과 같은 통상적인 필드 전극 재료를 포함할 수 있다. 필드 전극 유전체(32)는, 예를 들어, 산화물, 질화물 등과 같은 통상적인 필드 전극 유전체 재료를 포함할 수 있다. 일례에 따르면, 필드 전극 유전체(32)는 가스로 채워질 수 있는 보이드(void)를 포함한다.
도 1을 참조하면, 트랜지스터 셀은 콘택트 플러그(41)를 더 포함한다. 콘택트 플러그(41)가 제1 표면(101)으로부터 필드 전극(31)까지 연장하고 소스 영역(12) 및 바디 영역(13)에 인접함에 따라 콘택트 플러그(41)는 필드 전극(31), 소스 영역(12) 및 바디 영역(13)에 전기적으로 접속된다. 선택적으로, 바디 영역(13)은 콘택트 영역(15)을 포함한다. 이 콘택트 영역(15)은 바디 영역(13)의 다른 영역보다 더 높게 도핑되고, 콘택트 플러그(41)에 인접한다. 일례에 따르면, 콘택트 영역(15)의 도핑 농도는 바디 영역(13)이 콘택트 영역을 통해 콘택트 플러그(41)에 오믹 접촉하도록 접속된다. 콘택트 플러그(41)는 도 1에 단지 개략적으로 도시되어 있는 소스 노드(S)에 접속되고, 게이트 전극(21)은 도 1에 개략적으로 도시되어 있는 게이트 노드(G)에 접속된다.
콘택트 플러그는 전기 도전성 재료, 예를 들어, 금속 또는 폴리실리콘과 같은 높게 도핑된 다결정 반도체 재료를 포함한다. 일례에 따르면, 콘택트 플러그(41)는 필드 전극(31) 및 반도체 영역(소스 영역(12), 바디 영역(13) 및/또는 선택적 콘택트 영역(15)) 상의 전기 도전성 배리어층 및 그 배리어층 상의 다른 전기 도전성 재료를 포함한다. 일례에 따르면, 배리어층은 티탄(Ti) 및 티탄 질화물(TiN) 중 하나를 포함하고, 다른 전기 도전성 재료는 텅스텐(W)과 같은 금속, 및 높게 도핑된 다결정 반도체 재료 중 하나를 포함한다.
또한, 트랜지스터 셀은 드레인 영역(14)을 포함한다. 드레인 영역(14)은 드리프트 영역(11)에 의해 바디 영역(12)으로부터 분리된다. 선택적으로, 필드 스톱 영역(16)은 드리프트 영역(11)과 드레인 영역(14) 사이에 배치된다. 필드 스톱 영역(16)은 드리프트 영역(11)과 동일한 도핑 타입을 갖지만 드리프트 영역(11)보다 더 높게 도핑된다. 예를 들어, 소스 영역(13) 및 바디 콘택트 영역(15)의 도핑 농도는 1E19 cm-3보다 높고, 바디 영역의 도핑 농도는 1E16 cm-3 내지 1E18 cm-3 사이에서 선택되고, 드리프트 영역의 도핑 농도는 1E15 cm-3 내지 1E18 cm-3 사이에서 선택되고, 드레인 영역(14)의 도핑 농도는 1E18 cm-3보다 크다.
트랜지스터 디바이스는 n 타입 트랜지스터 디바이스 또는 p 타입 트랜지스터 디바이스로서 구현될 수 있다. 트랜지스터 디바이스의 타입은 소스 영역(12)의 도핑 타입에 의해 정의되고, 소스 영역(12)의 도핑 타입은 바디 영역(13)의 도핑 타입과 상보적이고 드리프트 영역(11)의 도핑 타입과 동일하다. n형 트랜지스터 디바이스에서, 소스 영역(12)은 n 도핑되고, 바디 영역(13)은 p 도핑되며, 드리프트 영역(11)은 n 도핑된다. p형 트랜지스터 디바이스에서, 개별적인 디바이스 영역의 도핑 타입은 p형 디바이스 내의 대응하는 영역의 도핑 타입과 상보적이다. 즉, 소스 영역(12)은 p 도핑되고, 바디 영역(13)은 n 도핑되며, 드리프트 영역(11)은 p 도핑된다. 또한, 트랜지스터 디바이스는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor) 또는 IGBT로서 구현될 수 있다. MOSFET에서, 드레인 영역(14)은 소스 영역(11)과 동일한 도핑 타입을 갖고, IGBT에서, 드레인 영역(14)은 소스 영역(12)의 도핑 타입과 상보적인 도핑 타입을 갖는다. 또한, 트랜지스터 디바이스는 증강 디바이스(통상적으로 오프 디바이스) 또는 공핍 디바이스(통상적으로 온 디바이스)로서 구현될 수 있다. 증강 디바이스에서, 바디 영역(13)은 게이트 유전체(22)에 인접한다. 공핍 디바이스에서, 바디 영역(13)과 게이트 유전체 사이에서 소스 영역(12) 및 드리프트 영역(11)과 동일한 도핑 타입의 채널 영역(17)(도 1에서 점선으로 도시됨)이 존재한다. 이 채널 영역(17)은 소스 영역(12)으로부터 드리프트 영역(11)까지 게이트 유전체(22)를 따라 바디 영역(13)과 게이트 유전체(22) 사이에서 연장한다.
도 1에 도시된 트랜지스터 디바이스는 게이트 노드(G)와 소스 노드(S) 사이에 적절한 구동 전압(게이트-소스 전압)을 인가함으로써 스위칭 온 및 오프될 수 있다. 구동 전압이 소스 영역(12)과 드리프트 영역(11) 사이의 바디 영역(13)에 도전성 채널이 존재하도록 트랜지스터 디바이스는 온 상태에 있다. 증강 디바이스에서, 구동 전압이 게이트 유전체(22)를 따라 바디 영역(13)에서 반전 채널을 생성할 때 바디 영역(13)에 도전성 채널이 존재한다. 예를 들어, n형 증강 디바이스에서, 이러한 반전 채널을 생성하기 위해 게이트 노드(G)와 소스 노드(S) 사이에 인가되는 게이트-소스 전압은 임계 전압보다 높은 포지티브 전압이다. 공핍 디바이스에서, 게이트-소스 전압이 0일 때 이미 도전성 채널이 존재한다. 트랜지스터 디바이스는 소스 영역(12)과 드리프트 영역(11) 사이의 바디 영역(13)에 도전성 채널이 존재하지 않는 경우 오프 상태에 있다. 반전 채널이 인터럽트되었을 때, 즉, 구동 전압이 임계 전압보다 낮을 때. 증강 디바이스는 오프 상태에 있다. 게이트-소스 전압은 채널 영역(17)이 완전히 공핍되도록 하는 값일 때 공핍 디바이스가 오프 상태에 있다. 예를 들어, 게이트-소스 전압이 트랜지스터 디바이스의 임계 전압 미만인 네거티브 전압일 때 n형 공핍 디바이스는 오프 상태에 있다.
온 상태에서, 드레인 노드(D)와 소스 노드(S) 사이에 전압이 인가될 때, 드레인 노드(D)에 접속되는 드레인 영역(14)과 소스 노드(S) 사이에 전류가 흐를 수 있다. 오프 상태에서, 트랜지스터 디바이스는 드레인 노드(D)와 소스 노드(S) 사이에 인가된 전압이 트랜지스터 디바이스의 전압 차단 능력 미만일 때 드레인 노드(D)와 소스 노드(S) 사이의 전류 흐름을 방지할 수 있다. 오프 상태에서, 드리프트 영역(11)과 바디 영역(13) 사이의 pn 접합을 역바이어싱하는 드레인 노드와 소스 노드 사이에 전압이 인가될 때, 공핍 영역(공간 전하 영역)은 드리프트 영역(11)과 바디 영역(13) 사이의 pn 접합에서 시작하는 드리프트 영역(11)에서 확장된다. 예를 들어, n형 트랜지스터 디바이스에서, 포지티브 전압이 드레인 노드(D)와 소스 노드(S) 사이에 인가될 때 pn 접합은 역바이어싱된다. 이 공핍 영역의 확장은 드리프트 영역(11) 내의 도펀트 원자의 이온화와 관련된다. 이들 이온화된 도펀트 원자는 소스 노드(S)에 접속되는 필드 전극(31) 또는 바디 영역(13)에서 대응하는 카운터 전하를 갖는다. 필드 전극(31)에 의해, 드리프트 영역(11)은 필드 전극을 포함하지 않는 통상적인 트랜지스터 디바이스보다 더 높게 도핑될 수 있다. 따라서, 필드 전극을 갖는 트랜지스터 디바이스의 온 저항은 필드 전극을 갖지 않는 비교가능한 트랜지스터 디바이스의 온 저항보다 낮다. 온 저항은 트랜지스터 디바이스의 온 상태에서 드레인 노드(D)와 소스 노드(S) 사이의 트랜지스터 디바이스의 전기 저항이다.
콘택트 플러그(41)가 필드 전극(31)과 제1 표면(101) 사이에 배치되도록 트랜지스터 디바이스를 구현함으로써, 디바이스 셀은 작은 측방향 치수를 갖도록 구현될 수 있다. 디바이스 셀의 "측방향 치수"는 반도체 바디(100)의 제1 표면(101)에 평행한 방향 x의 치수이다. 소스 영역(12)과 드레인 영역(14)은 제1 표면(101)에 수직인 방향인 반도체 바디(100)의 수직 방향으로 이격된다. 작은 측방향 크기를 갖는 트랜지스터 셀을 구현하는 것은 낮은 피치를 갖는 몇몇 트랜지스터 셀을 갖는 트랜지스터 디바이스를 구현하는 것을 의미한다. 이것은 이하의 도 2를 참조하여 설명된다.
도 2는 몇몇 트랜지스터 셀을 포함하는 트랜지스터 디바이스의 일 단면의 수직 단면도를 도시한다. 개개의 트랜지스터 셀은 게이트 전극(21)을 공통 게이트 노드(G)에 접속하고, 콘택트 플러그(41)를 공통 소스 노드(S)에 접속함으로써 병렬로 접속된다. 도 2에 도시된 예에서, 개개의 트랜지스터 셀이 드리프트 영역(11) 및 드레인 영역(14)(및 선택적인 필드 스톱 영역(16))을 공유함에 따라 개개의 트랜지스터 셀은 공통 드레인 영역(14)을 통해 드레인 노드(D)에 접속된다.
상기를 참조하면, 콘택트 플러그(41)가 필드 전극(31)과 제1 표면(101) 사이에 배치됨으로써, 개개의 트랜지스터 셀은 작은 측방향 치수로, 즉 작은 피치로 구현될 수 있다. 트랜지스터 디바이스에서, "피치"는 인접한 트랜지스터 셀에서 동일한 디바이스 피처들 사이의 거리이다. 단지 설명의 편의상, 도 2에서, 피치 P는 2개의 이웃하는 필드 전극(31)의 중심 대 중심(중심간) 거리로서 도시되어 있다. 하나의 트랜지스터 셀의 측방향 치수는 피치 P의 절반(P/2)이다. 도 2에 도시된 예에서, 피치 P는
P=d31+2·d32+2·d22+d21+2·dx (1)
로 주어지고,
여기서 d31는 측방향 x에서의 필드 전극(31)의 폭이고, d32는 측방향 x에서의 필드 전극 유전체(32)의 두께이고, d21은 측방향 x에서의 게이트 전극(21)의 폭이고, d22는 측방향 x에서의 게이트 유전체(22)의 두께이다. dx는 측방향 x에서의 게이트 유전체(22)와 필드 전극 유전체(32) 사이의 최단 거리이다. 도 2에 도시된 실시예에서, 하나의 트랜지스터 셀의 게이트 전극(21)과 필드 전극(31)이 반도체 바디(100)의 수직 방향으로 중첩되는 경우, 거리 dx는 소스 영역(12)으로부터 도전성 채널을 통해 드리프트 영역(11) 내로 게이트 유전체(22)를 따라 전류가 흐르게 하도록 요구된다. 그러나, 이 거리 dx는 비교적 작을 수 있다. 일례에 따르면, dx는 150 나노미터보다 작고, 100 나노미터보다 작거나, 심지어 50 나노미터보다 작다. 일례에 따르면, dx는 30 나노미터(nm) 내지 70 나노미터로부터 선택된다. 일례에 따르면, dx는 약 50 나노미터이다. 도 1 및 도 2에 도시된 트랜지스터 셀 설계에서, 약 40V와 같은 수10V의 전압 차단 능력을 갖는 트랜지스터 디바이스에서 1 마이크로미터(μm)보다 작은 피치 P가 얻어질 수 있다. 예를 들어, d31은 100 nm와 200 nm 사이에 있고, d32는 150 nm이고, d21은 120 nm이고, d22는 40 nm이다. 수학식(1)으로부터 알 수 있는 바와 같이, 피치 P는 콘택트 플러그(41)의 측방향 폭과는 무관하다. 이것은 콘택트 플러그(41)의 x 방향의 측방향 폭이 하나의 필드 전극의 측방향 폭보다 좁은 경우에 적용되고, 하나의 필드 전극 구조는 드리프트 영역(11)으로부터 필드 전극(31)을 절연하는 하나의 필드 전극(31) 및 필드 전극 유전체(32)를 포함한다.
게이트 유전체(21) 및 필드 전극 유전체(32)는 (이하의 도 9를 참조하여 설명되는 바와 같이) 반도체 바디(100)의 수직 방향으로 반드시 중첩되는 것은 아니다. 게이트 유전체(21)와 필드 전극 유전체(32)가 수직 방향으로 중첩되지 않으면, dx는 필드 전극 유전체(32)와 반도체 바디(100) 사이의 수직 계면의 측방향 x에서의 위치와, 게이트 유전체(22)와 반도체 바디(100) 사이의 수직 계면의 측방향 x에서의 위치 사이의 최단 거리이다. "수직 계면"은 반도체 바디(100)의 수직 방향으로 연장하는 계면이다.
도 2에서, 개개의 트랜지스터 셀의 콘택트 플러그(41)(이 예에서는 2개의 인접한 트랜지스터 셀이 하나의 콘택트 플러그(41)를 공유함)와 소스 노드(S) 사이의 접속이 개략적으로 도시된다. 도 3은 이러한 접속이 구현할 수 있는 방법의 일례를 나타낸다. 도 3을 참조하면, 트랜지스터 디바이스는 개별 콘택트 플러그(41)에 전기적으로 접속되고 절연층(51)에 의해 게이트 전극(21)과 전기적으로 절연되는 소스 전극(42)을 포함한다. 소스 전극(42)은 소스 노드(S)에 전기적으로 접속되거나 혹은 트랜지스터 디바이스의 소스 노드(S)를 형성한다. 소스 전극(42)은, 예를 들어, 높게 도핑된 다결정 반도체 재료, 금속, 금속 합금 또는 금속 화합물과 같은 전기 전도성 재료를 포함한다. 예를 들면, 절연층(51)은 산화물, 질화물 등이다. 일례에 따르면, 절연층(51)은 상이한 전기 절연성 재료의 2개 이상의 층을 갖는 층 스택을 포함한다.
도 4는 도 3에 도시된 타입의 트랜지스터 디바이스의 단면의 평면도를 도시한다. 특히, 도 4는 소스 전극(42)의 평면도를 도시한다. 소스 전극(42) 아래의 게이트 전극(21) 및 게이트 유전체(22)의 위치는 도 4에서 점선으로 도시된다. 이 예에서, 게이트 전극(21)은 도 2 및 도 3에 도시된 측방향 x에 수직인 측방향 y로 연장된다. 이 측방향 y에서, 게이트 전극(21)은 소스 전극(42)을 넘어 연장된다. 게이트 전극(21)이 소스 전극(42)에 의해 덮이지 않은 영역에서 게이트 전극(21)은 측방향 y로 소스 전극(42)으로부터 이격되어 있는 게이트 접속 전극(43)에 전기적으로 접속된다. 소스 전극(42)과 게이트 접속 전극(43) 사이에 추가의 전기 절연층(52)이 배치될 수 있다.
도 5는 게이트 접속 전극(43)을 통해 절단하는 수직 단면 평면 B-B에서 도 4에 도시된 타입의 트랜지스터 디바이스의 수직 단면도를 도시한다. 도 5로부터 알 수 있는 바와 같이, 게이트 전극(21)(도 3 참조)으로부터 소스 전극(42)을 전기적으로 절연시키는 절연층(51)은 게이트 접속 전극(43)을 반도체 바디(100)로부터 절연시킨다. 트랜지스터 디바이스는 소스 영역과 바디 영역, 및 게이트 전극(43) 아래의 필드 전극 및 필드 전극 유전체를 포함할 수 있다. 그러나, 게이트 접속 전극(43) 아래의 이들 디바이스 피처, 특히 소스 영역을 생략하는 것이 또한 가능하다. 이러한 이유로, 이들 디바이스 피처는 도 5에 점선으로 도시되어 있다. 일례(도시되지 않음)에 따르면 제1 표면(101)으로부터 게이트 전극(21) 및 게이트 유전체(22)를 갖는 트렌치 아래로 연장되는 드리프트 영역(11)의 도핑 타입과 상보적이며 바디 영역(13)과 동일한 도핑 타입의 도핑 영역이 존재한다.
도 6은 도 2 및 도 3에 도시된 타입의 트랜지스터 디바이스의 일례의 수평 단면도를 도시한다. 도 6은 도 1 및 도 2에 도시된 수평 단면 평면 C-C의 트랜지스터 디바이스를 도시한다. 도 6에 도시된 트랜지스터 디바이스에서, 게이트 전극(21)은 상기의 도 4를 참조하여 이미 설명된 바와 같이 측방향 y로 연장한다. 도 6에 도시된 예에서, 필드 전극(31) 및 필드 전극 유전체(32)를 각각 포함하는 필드 전극 구조는 바늘 형상(needle shaped)이고, 측방향 y로 서로 이격된 몇몇의 필드 전극 구조가 존재한다. 필드 전극 구조와 관련하여, 또한 필드 전극 구조를 수용하는 트렌치와 관련하여, "바늘 형상"은 제1 표면(101)에 평행한 평면에서의 치수인 측방향 치수가 제1 표면(101)에 수직인 방향에서의 치수인 수직 치수보다 작음을 의미한다. 수평 평면 C-C에서, 필드 전극 구조는 몇몇 가능한 단면 형상 중 하나를 가질 수 있다. 단지 설명을 위해, 도 6에는 2개의 상이한 형상, 즉 원형 형상 및 둥근 코너를 갖는 직사각형 형상이 도시되어 있다. 그러나 이것은 단지 일례이다. 타원형 형상, 육각형 형상 또는 다른 다각형 형상과 같은 다른 단면 형상이 또한 사용될 수 있다.
도 7은 도 2 및 도 3에 도시된 타입의 트랜지스터 디바이스의 다른 예의 수평 단면도를 도시한다. 이 트랜지스터 디바이스에서, 게이트 전극(21) 및 필드 전극(31)은 측방향 y로 연장된다. 도 8에 도시된 또 다른 예에 따르면, 필드 전극 구조는 도 6을 참조하여 설명되는 바와 같은 바늘 형상이고, 게이트 전극(21)은 그리드 형상을 갖는다. 그리드 형상 게이트 전극(21)은 제1 측방향 x로 연장되는 게이트 전극 단면과 제2 측방향 y로 연장되는 게이트 전극 단면을 포함하는 것으로 간주될 수 있다. 이 그리드 형상의 게이트 전극(21)은 도 4에 도시된 바와 같이 연장된 게이트 전극(21)과 동일한 방식으로 게이트 접속 전극(43)에 접속될 수 있다. 즉, 도 8에 도시된 그리드 형상의 게이트 전극(21)은 소스 전극(42) 넘어 측방향 y로 연장할 수 있다.
도 9는 다른 예에 따른 트랜지스터 디바이스의 수직 단면도를 도시한다. 도 9에 도시된 트랜지스터 디바이스는 (제1 표면(101)에 수직인 방향인) 수직 방향으로 게이트 전극(21)과 필드 전극(31) 사이에 중첩이 존재하지 않는다는 점에서 도 2 및 도 3에 도시된 트랜지스터 디바이스와 상이하다. 즉, 각각의 게이트 구조가 하나의 게이트 전극(21) 및 대응하는 게이트 유전체(22)를 포함하는 게이트 구조의 수직 길이는 필드 전극(31)과 제1 표면(101) 사이의 거리보다 작다. 하나의 게이트 구조의 "수직 길이"는 반도체 바디(100)의 수직 방향 z에서의 하나의 게이트 구조의 치수이다. 게이트 구조와 필드 전극 구조 사이의 수직 중첩을 방지함으로써, 필드 전극 구조 및 게이트 구조가 측방향 x로 중첩됨에 따라 피치 P는 도 2 및 도 3에 도시된 트랜지스터 디바이스에서 더 작을 수 있다. "측방향 x로 중첩하기 위해" 게이트 유전체(22)의 적어도 단면이 필드 전극 유전체(32) 위에 배치된다는 것을 의미한다. 일례에 따르면, 게이트 전극(21)은 필드 전극 유전체(32) 또는 심지어 필드 전극(31)과 측방향 x로 중첩된다. 특히, 게이트 유전체(22)와 필드 전극 유전체(32) 사이의 측방향 x에서의 거리 dx는 요구되지 않는다. 특히, 이 트랜지스터 디바이스에서, 피치 P는
P<d31+2·d32+2·d22+d21 (2)
로 주어진다.
도 2 및 도 3에 도시된 트랜지스터 디바이스와 관련하여 앞에서 설명된 다른 모든 것이 도 9에 도시된 트랜지스터 디바이스에 그대로 적용된다.
도 10a 내지 도 10h는 전술한 타입 중 하나의 트랜지스터 디바이스를 제조하는 방법의 일례를 도시한다. 도 10a 내지 도 10h는 트랜지스터 디바이스를 형성하기 위한 공정 시퀀스 동안 또는 공정 시퀀스 이후의 트랜지스터 디바이스의 수직 단면도를 도시한다. 도 10a 내지 도 10h는 도 2 및 도 3에 도시된 타입의 트랜지스터 디바이스의 제조 공정을 도시하며 여기서 게이트 전극 구조(21, 22)와 필드 전극 구조(31, 32) 사이의 측방향 거리가 존재한다. 그러나, 도 10a 내지 도 10h를 참조하여 설명된 공정 시퀀스는 도 9에 도시된 타입의 트랜지스터 디바이스에 그대로 적용된다.
도 10a를 참조하면, 공정은 하나 이상의 필드 전극 구조를 포함하는 반도체 층(110)을 제공하는 것으로 시작하고, 각각의 필드 전극 구조는 필드 전극(31) 및 필드 전극 유전체(32), 또는 하나 이상의 필드 전극 유전체를 포함한다. 필드 전극 구조는 도 10a의 좌측에 도시되고, 트렌치의 측벽 및 바닥 상의 필드 전극 유전체(32)는 잔여 트렌치를 남겨 두고 도 10a의 우측에 도시된다. 필드 전극 구조 또는 필드 전극 유전체는 반도체 층(110)의 제1 표면(111)으로부터 반도체 층(110)으로 연장한다. 반도체 층(110)은 드리프트 영역(11)을 포함한다. 선택적으로, 반도체 층(110)은 바디 영역의 제1 단면(131)을 포함한다. 이 제1 단면(131)은 제1 표면(101)에 인접하고 드리프트 영역(11)과 pn 접합을 형성한다.
일례에 따르면, 반도체 층(110)은 반도체 기판 상에 성장된 에피택셜층이고, 반도체 기판 또는 반도체 기판의 일부는 최종 트랜지스터 디바이스의 드레인 영역(도시되지 않음)을 형성할 수 있다. 이 경우에, 에피택셜 성장 공정 동안 드리프트 영역이 형성된다. 제1 단면(131)은 에피택셜 성장 공정에서 또한 형성될 수 있다. 다른 예에 따르면, 제1 단면(131)을 형성하는 것은 에피택셜 공정 후에 반도체 층(110)에 표면(111)을 통해 도펀트 원자를 도입하는 것을 포함한다. 또 다른 예에 따르면, 제1 단면(131)은 도 10a에 도시된 스테이지에서 아직 생성되지 않았다.
다른 예에 따르면, 반도체 층(110)은 드리프트 영역(11)의 도핑 농도에 대응하는 도핑 농도를 갖는 기본 도핑을 갖는 반도체 기판이다. 이 기판에서, 드레인 영역(도시되지 않음)은 제1 표면(101)의 제2 표면을 통해 도펀트 원자를 도입함으로써 형성될 수 있다. 바디 영역(13)의 제1 단면(131)은 제1 표면(101)을 통해 도펀트 원자를 도입함으로써 형성될 수 있다. 다른 예에 따르면, 제1 단면(131)은 도 10a에 도시된 스테이지에서 아직 생성되지 않았다. 필드 전극 구조가 반도체 층(110)에 어떻게 형성될 수 있는 지의 일례가 이하의 도 11a 내지 도 11d를 참조하여 설명된다.
도 10a에 도시된 반도체 층(110)은 이하의 설명에서 제1 반도체 층(110)이라 지칭될 것이다. 도 10b를 참조하면, 이 방법은 제1 반도체 층(110)의 제1 표면(111) 상에 제2 반도체 층(120)을 형성하는 것을 포함한다. 제2 반도체 층(120)을 형성하는 것은 제2 반도체 층(120)이 제1 반도체 층(110)의 대부분의 영역 상에서 성장되는 선택적인 에피택셜 성장 공정을 포함할 수 있다. 반도체 층(110)의 "메사(mesa) 영역"은 2개의 이웃하는 필드 전극 구조들(31, 32) 사이의 반도체 영역이다. 에피택셜 공정 전에 필드 전극(31)이 형성되었다면, 도 10a의 좌측에 도시된 바와 같이, 에피택셜층(120)은 필드 전극 유전체(32) 및 필드 전극(31)을 갖는 필드 전극 구조를 측방향으로 과도하게 성장시킨다. 필드 전극 유전체만이 에피택셜 공정 전에 형성되었다면 도 10a의 우측에 도시된 바와 같이, 필드 전극(31)은 에피택셜 공정에 의해 형성된다. 이 경우에, 제2 층(120)은 단결정 방식으로 메사 영역 상에 성장하고, 표면(111)에 인접하는 필드 전극 유전체(32)의 이들 영역을 측방향으로 과도하게 성장시킨다. 또한, 트렌치 내의 필드 전극 유전체(32) 상에서 반도체 재료가 다결정 방식으로 성장하고 필드 전극(32)을 형성한다.
일례에 따르면, 제2 에피택셜층(120)은 바디 영역(13)의 제2 단면(132) 및 바디 영역(13)에 인접하는 소스 영역(12)을 형성하기 위해 성장 공정 동안 도핑된다. 다른 예에 따르면, 제2 에피택셜층(120)은 바디 영역(13)의 제2 단면(132)을 형성하기 위해 성장 공정 동안 도핑되고, 소스 영역(12)은 에피택셜 공정 후에 제2 반도체 층(120)에 도펀트 원자를 도입함으로써 형성된다. 제1 반도체 층(110), 제2 반도체 층(120) 및 제1 층(110)이 형성될 수 있는 선택적인 기판(도시되지 않음)은 전술한 반도체 바디(100)를 형성한다.
제2 반도체 층(120)이 성장 공정 동안 도핑되면 도펀트 원자가 제2 층(120)으로부터 제1 층(110)으로 확산하여 제1 바디 영역의 단면(131)을 형성할 수 있다. 이 경우에, 제2 반도체 층(120)을 형성할 때 제1 바디 영역의 단면(131)이 형성된다.
필드 전극 구조 또는 필드 전극 유전체(32)를 측방향으로 과도하게 성장시키기 위해 제2 에피택셜층(120)을 형성하는 것은 필드 전극(31) 위의 제2 반도체 층(120)에서 이음새(seams) 또는 심지어 보이드를 초래할 수 있다. 이들 이음새 또는 보이드는 도 10b에서 (60)으로 표시된 검은 선에 의해 개략적으로 도시되어 있다.
도 10c를 참조하면, 이 방법은 소스 영역(12) 및 바디 영역(13)을 통해 드리프트 영역(11) 내로 연장하는 제1 트렌치(201)를 형성하는 것을 더 포함한다. 이 방법은 제1 표면(101)으로부터 필드 전극(31) 아래로 연장하는 제2 트렌치(202)를 형성하는 것을 더 포함한다. 제1 트렌치(201) 및 제2 트렌치(202)는 동일한 공정 시퀀스로 형성될 수 있다. 이들 트렌치(201, 202)를 형성하는 것은 에지 마스크(200)를 사용하는 에칭 공정을 포함할 수 있다. 일례에 따르면, 에칭 공정은 이방성 에칭 공정이다. 일례에 따르면, 에칭 공정은 필드 전극(31)의 재료에 대해 선택적으로 반도체 바디(100)의 반도체 재료를 에칭하도록 선택된다. 이 경우에, 제2 트렌치(202)를 에칭하는 것은 제2 트렌치(201)가 필드 전극(31)까지 에칭하자마자 자동으로 정지하는 한편, 제1 트렌치(201)는 제2 트렌치(202)보다 반도체 바디(100) 내로 더 깊게 에칭될 수 있다. 그러나, 에칭 공정은 반드시 선택적일 필요는 없다. 다른 예에 따르면, 에칭 공정이 필드 전극(31)의 재료를 또한 에칭함에 따라 제2 트렌치(202)가 필드 전극(32) 내로 연장한다. 이것은 도 10c에서 점선으로 도시된다. 제2 트렌치(202)를 형성할 때, 제2 반도체 층(120)을 형성하는 경우에 가능하게 형성된 이음새 또는 보이드가 제거된다.
도 10d를 참조하면, 본 방법은 제1 트렌치(201) 내에 게이트 유전체(22)를 형성하는 것을 더 포함한다. 일례에 따르면, 게이트 유전체(22)는 각각의 제1 트렌치(201)의 측벽 및 바닥에 인접하는 이들 영역에서 반도체 바디(100)를 열 산화함으로써 형성된다. 다른 예에 따르면, 게이트 유전체(22)를 형성하는 것은, 각각의 제1 트렌치(201)의 측벽 및 바닥에 게이트 유전체층을 증착하는 것을 포함한다. 게이트 유전체(22)를 형성할 때, 유전체층(23)이 제1 표면 상에 형성되고 다른 유전체층(24)이 제2 트렌치(202)에 형성된다. 일례에 따르면, 측방향 x에서의 제2 트렌치(202)의 폭은 유전체층(24)이 제2 트렌치(202)를 실질적으로 채우도록 유전체층(24)의 두께에 적응된다. 그러나, 게이트 유전체(22)가 제1 트렌치(201)를 완전히 채우지 않으므로, 게이트 유전체(22)를 형성한 후에 잔여 트렌치가 남게 된다.
도 10e를 참조하면, 이 방법은 제1 트렌치(201) 내에 게이트 전극(21)을 형성하는 것을 더 포함한다. 게이트 전극(21)을 형성하는 것은, 제1 트렌치(201)를 완전히 채우고 제1 표면(101) 상에 유전체층(21)을 덮는 전극층을 증착하고, 유전체층(23)을 노출시키기 위해 전극층을 에칭백하는 것을 포함한다. 전극층은 게이트 전극(21)을 형성하기 위해 제1 트렌치(201) 내에 잔류한다. 그리드 형상 게이트 전극을 형성하기 위해, 그리드 형상인 단지 하나의 제1 트렌치(201)가 존재하는 경우에 하나의 연속적인 게이트 전극(21)이 형성된다는 것에 주목해야 한다.
도 10f를 참조하면, 이 방법은 유전체층(23) 및 게이트 전극(21) 상에 절연층(51)을 형성하는 것을 더 포함한다. 일례에 따르면, 절연층(51)은 USG(도핑되지 않은 실리케이트 글래스) 및 BPSG(붕소 및 인이 도핑된 실리케이트 글래스) 중 적어도 하나를 포함한다. 다른 예에 따르면, 절연층(51)은 적어도 하나의 USG층 및 적어도 하나의 BPSG층을 갖는 층 스택을 포함한다.
도 10g를 참조하면, 절연층(51)에 콘택트 홀이 형성되고 유전체층(24)이 필드 전극(31) 위로부터 제거됨에 따라 절연층(51)을 통해 필드 전극(31) 아래까지 연장하는 콘택트 홀(301)이 존재한다. 이들 콘택트 홀(301)을 형성하는 것은, 에칭 마스크(301)를 이용하는 에칭 공정을 포함할 수 있다. 일례에 따르면, 에칭 공정은 절연층(51)을 이방성으로 에칭하고 반도체 바디(100)의 반도체 재료에 대해 게이트 유전체(22) 및 유전체층(24)의 재료를 선택적으로 에칭하도록 선택된다. 이에 의해, 에칭 공정은 제2 트렌치(202) 내의 유전체층(24)을 제거하지만 유전체층(24)에 인접하는 반도체 재료를 에칭하지 않거나 혹은 약간 적은 부분만을 에칭한다.
도 10h를 참조하면, 이 방법은 소스 전극(42) 및 콘택트 플러그(41)를 형성하는 것을 더 포함할 수 있다. 소스 전극(42) 및 콘택트 플러그(41)를 형성하는 것은, 콘택트 플러그(41)가 필드 전극(31)에 전기적으로 접속되고 이전의 제2 트렌치(202)의 측벽을 따라 소스 영역(12) 및 바디 영역(13)에 인접하도록 전기 도전성 재료로 콘택트 홀(301)을 채우는 것을 포함할 수 있다. 일례에 따르면, 콘택트 플러그(41)를 형성하는 것은 반도체 바디(100)에 인접하는 콘택트 홀(301)의 바닥 및 적어도 하나의 이들 측벽 단면 상에 (위에서 설명된 바와 같은) 배리어층을 형성하고, 다른 전기 도전성 재료로 배리어층을 형성한 후에 남게 되는 트렌치를 채우는 것을 포함한다. 소스 전극(42) 및 콘택트 플러그(41)가 형성되기 전에, 바디 콘택트 영역(15)(도 10h에서 점선으로 도시됨)이 바디 영역(13)에 형성될 수 있다. 이들 콘택트 영역(15)을 형성하는 것은, 제2 트렌치(202)를 통해 바디 영역(13) 내로 도펀트 원자를 주입하는 것을 포함할 수 있다. 이 공정에서 도펀트 원자는 제2 트렌치(202)의 측벽을 따라 소스 영역(12)에 또한 주입될 수 있다. 일례에 따르면, 소스 영역(12)은 콘택트 영역(15)의 도핑 농도의 적어도 3배인 도핑 농도를 갖도록 생성된다. 따라서 이 주입 공정에서 소스 영역(12)에 도입된 도펀트 원자는 소스 영역의 도핑 타입을 변화시키지도 않고, 제2 트렌치(202)의 측벽에 인접하는 단면에서 소스 영역(12)의 유효 도핑 농도를 크게 감소시키지도 않는다. 콘택트 영역(15)과 마찬가지로, 소스 영역(12)은 콘택트 플러그(41)에 오믹 접속된다.
도 10h에 도시된 트랜지스터 디바이스에서, 유전체층(23) 상에 절연층(51)이 형성되었다. 그러나 이것은 단지 일례일 뿐이다. 다른 예에 따르면, 유전체층(23)은 절연층(51)을 형성하기 전에 제거된다.
도 10a 내지 도 10h를 참조하여 설명된 방법에서, 게이트 전극(21) 및 게이트 유전체(22)를 수용하는 제1 트렌치(201)는 동일한 공정으로 에칭된다. 이 경우에, 게이트 유전체(22)가 형성될 때 제2 트렌치(202)는 유전체로 적어도 부분적으로 채워지고, 이 유전체는 도 10g에 도시된 에칭 공정에서 제2 트렌치로부터 제거된다. 다른 예에 따르면, 제1 트렌치(201) 및 제2 트렌치(202)는 상이한 공정에서 에칭된다. 예를 들면, 도 10c를 참조하여 설명한 공정에서 제1 트렌치(201)만이 형성되고, 이후에 제2 트렌치(202)가 형성된다. 예를 들어, 도 10g에 도시된 콘택트 홀(301)을 형성하는 공정에서 제2 트렌치(202)가 형성된다.
도 11a 내지 도 11d는 제1 반도체 층(110)에서 필드 전극 구조를 형성하는 방법의 일례를 도시한다. 도 11a를 참조하면, 본 방법은 제1 반도체 층(110)의 표면(111) 내로 트렌치(401)를 에칭하는 것을 포함한다. 도 11b를 참조하면, 이 방법은 트렌치(401)의 측벽과 바닥 상에 그리고 제1 반도체 층(110)의 제1 표면(111) 상에 유전체층(32')을 형성하는 것을 더 포함한다. 일례에 따르면, 이 유전체층(32')을 형성하는 것은 유전체층(32')을 증착하는 것을 포함한다. 다른 예에 따르면, 이 유전체층(32')을 형성하는 것은 산화 공정을 포함한다. 또 다른 예에 따르면, 이 유전체층(32')을 형성하는 것은 유전체층(32')의 제1 서브층을 형성하는 산화 공정 및 제1 서브층 상에 유전체층(32')의 제2 서브층을 형성하는 증착 공정을 포함한다.
도 11c를 참조하면, 이 방법은 유전체층(32')을 형성한 후에 남게 되는 잔여 트렌치를 전극층(31')이 완전히 채우도록 유전체층(32') 상에 전극층(31')을 형성하는 것을 더 포함한다. 일례에 따르면, 전극층(31')은 잔여 트렌치 내에 형성될 뿐만 아니라 제1 반도체 층(110)의 표면(101) 위에 있는 유전체층(32') 위에 형성된다.
도 11d를 참조하면, 이 방법은 필드 전극(31) 및 필드 전극 유전체(32)를 형성하기 위해, 제1 반도체 층(110)의 표면(111) 위의 전극층(31') 및 유전체층(32')을 제거하는 것을 더 포함한다. 표면(111) 위에서 전극층(31') 및 유전체층(32')을 제거하는 것은 에칭 공정, 기계적 폴리싱 공정 또는 화학 기계적 폴리싱 공정(CMP) 중 적어도 하나를 포함할 수 있다.
일례에 따르면, 유전체층(32')을 형성하기 전에 희생층이 형성되고 제거된다. 이것은 유전체층(32')을 형성하는 공정 동안 반도체 층(110)의 세부사항 A(도 11b 참조)를 도시하는 도 12a 내지 도 12c를 참조하여 설명된다. 도 12a는 유전체층(32')을 형성하기 전의 세부사항 A를 도시한다. 도 12b를 참조하면, 이 방법은 반도체 바디(100)를 열 산화시킴으로써 산화물층(33)을 형성하는 것을 포함한다. 이 열 산화 공정은 제1 표면(111)과 트렌치(401)의 측벽 사이의 트렌치(401)의 코너가 둥글게 되게 한다. 일례에 따르면, 이 산화 공정에서의 온도는 1000 ℃보다 높고, 1000 ℃와 1100 ℃ 사이의 범위에 있을 수 있다. 도 12c를 참조하면, 이 방법은 이 산화물층(33)을 제거하고 유전체층(32')을 형성하는 것을 더 포함한다. 유전체층(32')은 상술한 바와 같이 형성될 수 있다. 산화물층(33)은 그 산화물층(33)을 에칭함으로써 제거될 수 있다.
상기 도 10a 내지 도 10h를 참조하여 설명된 방법에서, 바디 영역(132)의 적어도 제2 단면은 제2 층(120)의 에피택셜 성장 공정 동안 형성된다. 제 1 단면 (131)은 도펀트 원자를 제1 층에 도입함으로써 이 공정에서 또한 형성될 수 있거나, 혹은 제2 반도체 층(120)을 에피택셜 성장시키기 전에 형성될 수 있다. 소스 영역(12)은 제2 층(120)의 에피택셜 성장 공정 중에 형성될 수 있거나, 혹은 에피택셜 공정 이후에 제2 반도체 층(120) 내로 도펀트 원자를 도입함으로써 형성될 수 있다. 그러나 이것은 단지 일례이다. 도 13a에 도시된 다른 예에 따르면, 제1 반도체 층(110)은 드리프트 영역(11)의 원하는 도핑 농도에 대응하는 기본 도핑을 갖도록 생성되고, 제2 반도체 층(120)은 도핑되지 않은(진성) 층 또는 드리프트 영역(11)의 기본 도핑에 대응하는 도핑 농도를 갖는 층으로서 형성된다. 도 13b 및도 13c를 참조하면, 소스 영역(12) 및 바디 영역(13)은 도펀트 원자를 표면(101)을 통해 반도체 바디로 주입하고 주입된 도펀트 원자를 확산 및/또는 활성화시킴으로써 형성된다. 도펀트 원자를 주입하는 것은 바디 영역(13)의 도핑 타입의 도펀트 원자를 주입하고 소스 영역(12)의 도핑 타입의 도펀트 원자를 주입하는 것을 포함한다. 바디 영역(13)의 도펀트 원자는 소스 영역(12)의 도펀트 원자보다 반도체 바디(100) 내로 더 깊게 주입될 수 있다. 바디 영역(13) 및 소스 영역(12)의 주입 된 도펀트 원자는 하나의 동일한 어닐링 공정 또는 상이한 어닐링 공정에서 활성화 될 수 있다.
도 1 내지 도 3 및 도 10a 내지 도 10g를 참조하면, 바디 영역(13)은 제1 표면(101)에서 보았을 때, 필드 전극(31) 및 필드 전극 유전체(32)의 상부 표면으로 각각 연장하도록 생성된다. 필드 전극(31) 및 필드 전극 유전체(32)의 "상부 표면"은 반도체 바디의 제1 표면(101)에 대향하는 표면이다. 이에 의해, 바디 영역(13)과 드리프트 영역(11) 사이의 pn 접합은 필드 전극(31) 및 필드 전극 유전체(32)의 상부 표면 아래에 있다. 상기를 참조하면, 공핍 영역은 트랜지스터 디바이스가 차단되어 있을 때 드리프트 영역(11)에서 확장한다. 이 공핍 영역은 드리프트 영역(11) 뿐만 아니라 바디 영역(13)에서 확장한다. 바디 영역(13)이 드리프트 영역(11)보다 높게 도핑됨에 따라, 공핍 영역은 드리프트 영역보다 바디 영역(12) 내로 덜 깊게 확장된다. 일례에 따르면, 오프 상태에서 전압 차단 능력과 동일한 전압이 인가될 때, 바디 영역(13) 내의 공핍 영역이 필드 전극(31) 및 필드 전극 유전체(32)의 상부 표면에 도달하지 않도록 바디 영역(13)의 도핑 농도 및 필드 전극(31)과 필드 전극 유전체(32)의 상부 표면까지의 pn 접합의 거리가 조정된다. 이로 인해, 필드 전극 유전체(32)의 상부 표면에서 트랩 상태의 전하 캐리어 생성이 방지될 수 있다. 필드 전극 유전체(32)가 에피택셜 공정에서 과도하게 성장될 때 이들 트랩이 생성될 수 있다.
필드 영역 유전체(32)의 상부 표면 아래로 연장하도록 바디 영역(13)을 생성하는 것에 대안적으로 또는 추가적으로, 제1 표면(101)에서 볼 때, 필드 전극 유전체(32)의 상부 표면을 덮고 필드 전극 유전체(32)의 상부 표면 아래로 연장하도록 드리프트 영역과의 pn 접합을 형성하는 도핑 영역이 형성된다.
도 14a 내지 도 14c는 도 10a 내지 도 10c를 참조하여 설명된 공정 시퀀스의 변형예를 도시한다. 본 변형예에서, 제2 반도체 층(120)을 형성하기 전에 각각의 필드 전극(31) 상에 보호층(71)이 형성된다. 이 보호층(71)은 필드 전극(31) 상에서 반도체 층(120)이 성장하지 못하게 한다. 예를 들어, 이러한 보호층(71)은 필드 전극(31) 상에 형성되고, 이러한 경우에, 필드 전극(31)이 다결정 반도체 재료를 포함한다. 일례에 따르면, 보호층(71)은 산화물층이다. 이 산화물층을 형성하는 것은 에칭 마스크(도시되지 않음)를 사용하는 에칭 공정에서 제1 반도체 층(110)의 필드 전극(31) 및 표면(111)을 열적으로 산화시키고 표면(111)으로부터 산화물층을 제거하는 것을 포함할 수 있다. 에칭 마스크는 보호층(71)을 덮고 보호층(71)이 에칭되지 못하게 한다.
도 14b를 참조하면, 이 방법은 반도체 층(120)을 형성하는 것을 포함한다. 제2 반도체 층(120)을 형성하는 것에 관해서는 도 10b 및 대응하는 설명이 참조된다.
도 14c를 참조하면, 제1 및 제2 트렌치(201, 202)는 본 명세서의 상기 도 10c를 참조하여 설명된 바와 같이 형성된다. 이 공정에서, 제2 트렌치(202)는 보호층(71)을 통해 필드 전극(31)까지 에칭된다.
도 15는 다른 예에 따른 하나의 트랜지스터 셀의 수직 단면도를 도시한다. 이 예에서, 필드 전극 유전체(32)의 두께는 제1 표면(101)을 향해 감소하고, 이는 피치를 더 감소시키는 것을 도울 수 있다. 도 15에 도시된 예에서, 두께는 연속적으로 감소한다. 그러나 이것은 단지 일례이다. 또 다른 예(점선으로 도시됨)에 따르면, 두께는 단계적으로 감소한다.

Claims (31)

  1. 적어도 하나의 트랜지스터 셀을 포함하는 트랜지스터 디바이스에 있어서,
    상기 적어도 하나의 트랜지스터 셀은,
    반도체 바디(semiconductor body) 내의 소스 영역, 바디 영역 및 드리프트 영역과,
    게이트 유전체에 의해 상기 바디 영역으로부터 유전적으로 절연된 게이트 전극과,
    필드 전극 유전체에 의해 상기 드리프트 영역으로부터 유전적으로 절연된 필드 전극과,
    상기 반도체 바디의 제1 표면으로부터 상기 필드 전극까지 연장하고 상기 소스 영역 및 상기 바디 영역에 인접하는 콘택트 플러그를 포함하는
    트랜지스터 디바이스.
  2. 제 1 항에 있어서,
    상기 바디 영역은 상기 바디 영역의 나머지 부분보다 더 높게 도핑되고 상기 콘택트 플러그에 인접하는 콘택트 영역을 포함하는
    트랜지스터 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극 및 상기 필드 전극은 상기 반도체 바디의 수직 방향으로 중첩되는
    트랜지스터 디바이스.
  4. 제 3 항에 있어서,
    상기 반도체 바디의 측방향으로 상기 필드 전극 유전체와 상기 게이트 유전체 사이의 최단 거리는 150 나노미터보다 작거나, 100 나노미터보다 작거나, 또는 50 나노미터보다 작은
    트랜지스터 디바이스.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극 및 상기 필드 전극은 상기 반도체 바디의 수직 방향으로 중첩되지 않는
    트랜지스터 디바이스.
  6. 제 5 항에 있어서,
    적어도 상기 게이트 유전체는 상기 반도체 바디의 측방향으로 상기 필드 전극 유전체와 중첩되는
    트랜지스터 디바이스.
  7. 제 1 항 또는 제 2 항에 있어서,
    복수의 트랜지스터 셀을 포함하며,
    상기 복수의 트랜지스터 셀 각각의 상기 소스 영역은 공통 소스 노드에 접속되고,
    상기 복수의 트랜지스터 셀 각각의 상기 게이트 전극은 공통 게이트 노드에 접속되는
    트랜지스터 디바이스.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 필드 전극 및 상기 필드 전극 유전체는 바늘 형상의(needle shaped) 트렌치에 배치되는
    트랜지스터 디바이스.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 콘택트 플러그는 상기 필드 전극 및 상기 반도체 바디 상의 전기 도전성 배리어층, 및 상기 전기 도전성 배리어층 상의 전기 도전층을 포함하는
    트랜지스터 디바이스.
  10. 제 9 항에 있어서,
    상기 배리어층은 티탄(Ti) 및 티탄 질화물(TiN) 중 적어도 하나를 포함하고,
    상기 전기 도전층은 텅스텐(W)을 포함하는
    트랜지스터 디바이스.
  11. 반도체 바디의 표면 상에 반도체 층을 에피택셜 성장시키는 단계 - 상기 반도체 바디는 상기 반도체 바디의 트렌치 내에 적어도 하나의 필드 전극 유전체를 포함하고, 상기 반도체 층을 에피택셜 성장시키는 단계는, 상기 필드 전극 유전체를 과도하게 성장시키는(overgrowing) 단계를 포함함 - 와,
    상기 반도체 층에 바디 영역 및 소스 영역을 형성하는 단계와,
    게이트 유전체에 의해 상기 바디 영역으로부터 유전적으로 절연된 게이트 전극을 형성하는 단계와,
    상기 반도체 층의 표면으로부터 상기 필드 전극까지 연장하고 상기 소스 영역 및 상기 바디 영역에 인접하는 콘택트 플러그를 형성하는 단계를 포함하는
    방법
  12. 제 11 항에 있어서,
    상기 반도체 바디는 상기 트렌치 내의 상기 적어도 하나의 필드 전극 유전체 상에서 필드 전극을 더 포함하고,
    상기 반도체 층을 에피택셜 성장시키는 단계는, 상기 필드 전극을 과도하게 성장시키는 단계를 포함하는
    방법.
  13. 제 11 항에 있어서,
    상기 반도체 층을 에피택셜 성장시키는 단계는, 상기 트렌치 내의 상기 필드 전극 유전체 상에 상기 필드 전극을 형성하는 단계를 포함하는
    방법.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    적어도 상기 반도체 층에 제1 트렌치를 형성하는 단계와,
    상기 제1 트렌치의 측벽 및 바닥에 상기 게이트 유전체를 형성하는 단계와,
    상기 제1 트렌치 내의 상기 게이트 유전체 상에 상기 게이트 전극을 형성하는 단계를 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 콘택트 플러그를 형성하는 단계는,
    상기 필드 전극까지 상기 반도체 층에 제2 트렌치를 형성하는 단계와,
    상기 제2 트렌치 내에 상기 콘택트 플러그를 형성하는 단계를 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 콘택트 플러그를 형성하는 단계는,
    상기 제2 트렌치를 유전체층으로 적어도 부분적으로 채우는 단계와,
    상기 콘택트 플러그를 형성하기 전에 상기 제2 트렌치로부터 상기 유전체층을 제거하는 단계를 더 포함하는
    방법.
  17. 제 15 항에 있어서,
    상기 콘택트 플러그를 형성하는 단계는,
    상기 제2 트렌치의 바닥 및 측벽 상에 전기 도전성 배리어층을 형성하는 단계와,
    상기 전기 도전성 배리어층 상에 전기 도전층을 형성하는 단계를 포함하는
    방법.
  18. 제 17 항에 있어서,
    상기 배리어층은 티탄(Ti) 및 티탄 질화물(TiN) 중 적어도 하나를 포함하고,
    상기 전기 도전층은 텅스텐(W)을 포함하는
    방법.
  19. 제 15 항에 있어서,
    상기 제 1 트렌치 및 상기 제2 트렌치를 형성하는 단계는, 동시에 상기 제 1 트렌치 및 상기 제2 트렌치를 형성하는 단계를 포함하는
    방법.
  20. 제 15 항에 있어서,
    상기 제 1 트렌치 및 상기 제2 트렌치를 형성하는 단계는, 상이한 시간에 상기 제 1 트렌치 및 상기 제2 트렌치를 형성하는 단계를 포함하는
    방법.
  21. 제 16 항에 있어서,
    상기 게이트 유전체를 형성하고 상기 제2 트렌치를 적어도 부분적으로 채우는 단계는, 동시에 상기 게이트 유전체를 형성하고 상기 제2 트렌치를 적어도 부분적으로 채우는 단계를 포함하는
    방법.
  22. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 반도체 층을 에피택셜 성장시키기 전에 상기 필드 전극 상에 보호층을 형성하는 단계를 더 포함하는
    방법.
  23. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 바디 영역을 형성하는 단계는, 상기 반도체 층을 에피택셜 성장시킬 때 상기 바디 영역을 적어도 부분적으로 형성하는 단계를 포함하는
    방법.
  24. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 소스 영역을 형성하는 단계는, 상기 반도체 층을 에피택셜 성장시킬 때 상기 소스 영역을 형성하는 단계를 포함하는
    방법.
  25. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 바디 영역을 형성하는 단계는, 적어도 상기 반도체 층의 표면을 통해 상기 반도체 층에 도펀트 원자를 도입하는 단계를 포함하는
    방법.
  26. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 소스 영역을 형성하는 단계는, 상기 반도체 층의 표면을 통해 상기 반도체 층에 도펀트 원자를 도입하는 단계를 포함하는
    방법.
  27. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 반도체 층 상에 절연층을 형성하는 단계와,
    상기 전극층이 상기 콘택트 플러그와 전기적으로 접속되도록 상기 절연층 상에 전극층을 형성하는 단계를 더 포함하는
    방법.
  28. 제 27 항에 있어서,
    적어도 상기 전극층의 일부와 상기 콘택트 플러그는 동일한 공정으로 형성되는
    방법.
  29. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제1 트렌치는 상기 반도체 바디의 측방향으로 상기 필드 전극 유전체와 중첩되도록 형성되는
    방법.
  30. 적어도 하나의 트랜지스터 셀을 포함하는 트랜지스터 디바이스에 있어서,
    상기 적어도 하나의 트랜지스터 셀은,
    반도체 바디 내의 소스 영역, 바디 영역 및 드리프트 영역과,
    게이트 유전체에 의해 상기 바디 영역으로부터 유전적으로 절연된 게이트 전극과,
    필드 전극 유전체에 의해 드리프트 영역으로부터 유전적으로 절연된 필드 전극을 포함하고,
    상기 반도체 바디의 측방향에서, 상기 필드 전극 유전체와 상기 게이트 유전체 사이의 최단 거리는 150 나노미터보다 작은
    트랜지스터 디바이스.
  31. 제 30 항에 있어서,
    상기 게이트 유전체는 측방향으로 상기 필드 전극 유전체와 중첩되는
    트랜지스터 디바이스.
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