KR20170089879A - 3차원 반도체 소자를 포함하는 광전자 장치 및 이것의 제조 방법 - Google Patents

3차원 반도체 소자를 포함하는 광전자 장치 및 이것의 제조 방법 Download PDF

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아멜리에 도쎄이네
휴버트 보노
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꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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Abstract

본 발명은 서로에 대해 경사진 평평한 맞댐-접합된 패싯들을 포함하는 표면(18)을 포함하는 지지체(14); 상기 패싯들 사이의 이음부(22)의 적어도 일부의 영역에서 지지체와 접촉되는 III-V족 화합물, II-VI족 화합물 및 IV족 화합물을 포함하는 그룹으로부터 선택된 제 1 화합물로 주로 구성되는 시드(26); 및 상기 시드 상에서 상기 제 1 화합물로 주로 구성되는 나노미터 크기 또는 마이크로미터 크기의 원추형 또는 원추대형, 와이어형의 3차원 반도체 소자(28)를 포함하는 광전자 장치(10)에 관한 것이다.

Description

3차원 반도체 소자를 포함하는 광전자 장치 및 이것의 제조 방법{OPTOELECTRONIC DEVICE COMPRISING THREE-DIMENSIONAL SEMICONDUCTOR ELEMENTS AND METHOD FOR THE PRODUCTION THEREOF}
본 특허 출원은 원용에 의해 본원에 포함되는 프랑스 특허 출원 FR14/61345의 우선권을 주장한다.
본 개시는 일반적으로 마이크로와이어, 나노와이어, 원추형 요소, 또는 원추대형 요소와 같은 3차원 반도체 소자를 포함하는 광전자 장치, 및 그 제조 방법에 관한 것이다.
"광전자 장치"라는 용어는 전기 신호를 전자기 복사 또는 다른 방식으로 변환할 수 있는 장치를 표시하는데 사용되며, 특히 전자기 복사를 검출, 측정, 또는 방출하도록 된 장치 또는 광기전 용도에 전용되는 장치이다.
이하에서 III-V족 화합물이라고 불리우는 III족 원소 및 V족 원소(예를 들면, 갈륨 질화물 GaN)를 주로 함유하는 성분, 또는 이하에서 II-VI족 화합물이라고 불리우는 II족 원소 및 VI족 원소(예를 들면, 아연 산화물 ZnO)를 주로 함유하는 성분에 기초한 마이크로와이어 또는 나노와이어는 반도체 재료를 포함하는 마이크로와이어 또는 나노와이어의 예이다. 이러한 마이크로와이어 또는 나노와이어는 광전자 장치와 같은 반도체 장치를 제조할 수 있게 한다.
반도체 재료 마이크로와이어 또는 나노와이어를 제조하기 위한 방법은 각각의 마이크로와이어 또는 나노와이어의 기하학적 형상, 위치 및 결정학적 특성을 정확하고 균일하게 제어하여 마이크로와이어 또는 나노와이어를 제조할 수 있어야 한다.
문헌 US 7 829 443은 기판의 평면적 표면 상에 유전체 재료의 층을 침착하는 단계, 기판의 일부를 노출시키기 위해 유전체 재료의 층에 개구를 에칭하는 단계, 나노와이어의 성장을 촉진시키기 위해 재료의 일부로 개구를 충전하는 단계, 및 이들 부분 상의 개구 내에 나노와이어를 형성하는 단계를 포함하는 나노와이어를 제조하는 방법을 기술하고 있다. 유전체 재료는 이 재료 상에서 나노와이어가 직접 성장하지 않도록 선택된다.
마이크로와이어 또는 나노와이어에서, 전기 신호를 전자기 복사로 변환하거나 전자기 복사를 전기 신호로 변환하는 최상의 가능한 특성을 가지기 위해, 각각의 마이크로와이어 또는 나노와이어는 실질적으로 단결정 구조를 갖는 것이 바람직하다. 특히, 마이크로와이어 또는 나노와이어가 제 1 원소 및 제 2 원소, 예를 들면, III-V족 또는 II-VI족 화합물에 기초한 재료로 주로 형성되는 경우, 각각의 마이크로와이어 또는 나노와이어의 전체에 걸쳐 실질적으로 일정한 극성을 갖는 것이 바람직하다.
그러나, US 7 829 443에 개시된 방법에서, 나노와이어 성장이 방해될 수 있으므로 각각의 나노와이어는 단결정 구조를 가질 수 없다. 특히, 나노와이어가 제 1 원소 및 제 2 원소, 예를 들면, III-V족 또는 II-VI족 화합물에 기초한 재료로 주로 형성되는 경우, 나노와이어 코어의 극성에 대해 반대 극성을 갖는 주변 층이 나노와이어 측에 나타날 수 있다.
이로 인해 특히 결정립계에서 결함이 형성될 수 있고, 이것으로 인해 전기 신호의 전자기 복사로의 변환 또는 그 반대 방향의 변환의 효율이 변화될 수 있다.
따라서, 본 발명의 일 실시형태의 목적은 특히 마이크로와이어 또는 나노와이어를 포함하는 광전자 장치 및 이것의 전술한 제조 방법의 단점들 중 적어도 일부를 극복하는 것이다.
본 발명의 일 실시형태의 다른 목적은 3차원 요소, 특히 반도체 재료로 제조된 마이크로와이어 또는 나노와이어가 유전체 재료의 층 내에 형성된 개구를 통해 형성되지 않도록 하는 것이다.
본 발명의 일 실시형태의 다른 목적은 각각의 3차원 요소, 특히 반도체 재료로 제조된 각각의 마이크로와이어 또는 나노와이어가 실질적으로 단결정 구조를 갖도록 하는 것이다.
본 발명의 일 실시형태의 다른 목적은 각각의 3차원 요소, 특히 반도체 재료로 제조된 각각의 마이크로와이어 또는 나노와이어의 위치, 기하학적 형상, 및 결정학적 특성을 정확하고 균일하게 제어할 수 있는 가능성이다.
본 발명의 일 실시형태의 다른 목적은 산업적 규모 및 저비용으로 3차원 요소, 특히 반도체 재료로 제조된 마이크로와이어 또는 나노와이어를 형성할 수 있는 가능성이다.
일 실시형태는 서로에 대해 경사진 연속적 평면 패싯(facet)들을 포함하는 표면을 포함하는 지지체; 패싯들 사이의 이음부(seam)의 적어도 일부에서 지지체와 접촉되는 III-V족 화합물, II-VI족 화합물, 및 IV족 화합물을 포함하는 그룹으로부터 선택된 제 1 화합물로 주로 제조되는 시드(seed); 및 상기 시드 상에서 상기 제 1 화합물로 주로 제조된 나노미터 범위 또는 마이크로미터 범위의 크기의 3차원 와이어 형상, 원추형, 또는 원추대형의 반도체 소자를 포함하는 광전자 장치를 제공한다.
일 실시형태에 따르면, 본 장치는, 각각의 반도체 소자에 대해, 상기 반도체 소자의 일부를 적어도 부분적으로 피복하는, 그리고 전자기 복사를 방출 또는 수취할 수 있는 활성 영역을 더 포함한다.
일 실시형태에 따르면, 반도체 소자는 우선 방향을 따라 기다란 형상을 갖고, 인접한 이음부 쌍들의 2 개의 이음부 사이에서 상기 우선 방향에 수직으로 측정된 거리는 1 μm를 초과한다.
일 실시형태에 따르면, 이음부는 융기된 제 1 이음부 및 함몰된 제 2 이음부를 포함하고, 우선 방향에 평행하게 측정된 제 1 이음부와 인접한 제 2 이음부 사이의 거리는 1 μm를 초과한다.
일 실시형태에 따르면, 지지체는 기판 및 상기 기판을 피복한 하나 이상의 층을 포함하고, 시드는 상기 층 상에 형성된다.
일 실시형태에 따르면, 상기 기판은 반도체 재료, 특히, 실리콘, 게르마늄, 실리콘 탄화물, GaN 또는 GaAs와 같은 III-V족 화합물, 또는 ZnO 기판으로 제조된다.
일 실시형태에 따르면, 상기 층은 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 붕소(B), 붕소 질화물(BN), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 하프늄(Hf), 하프늄 질화물(HfN), 이오븀(Nb), 이오븀 질화물(NbN), 지르코늄(Zr), 지르코늄 붕산염(ZrB2), 지르코늄 질화물(ZrN), 실리콘 탄화물(SiC), 탄탈럼 카보-질화물(TaCN), MgxNy(여기서, x는 약 3이고, y는 약 2임) 형태의 마그네슘 질화물, 예를 들면, Mg3N2 형태의 마그네슘 질화물로 제조된다.
일 실시형태는 다음의 단계를 포함하는 광전자 장치를 제조하는 방법을 제공한다.
서로에 대해 경사진 연속적 평면 패싯들을 포함하는 표면을 포함하는 지지체를 형성하는 단계;
상기 패싯들 사이의 이음부의 적어도 일부에서 상기 지지체와 접촉되는 III-V족 화합물, II-VI족 화합물, 및 IV족 화합물을 포함하는 그룹으로부터 선택된 제 1 화합물로 주로 제조된 시드를 형성하는 단계; 및
상기 시드 상에서 상기 제 1 화합물로 주로 제조된 나노미터 범위 또는 마이크로미터 범위의 크기의 와이어 형상, 원추형, 또는 원추대형의 3차원 요소를 형성하는 단계.
일 실시형태에 따르면, 본 장치는, 각각의 반도체 소자에 대해, 상기 반도체 소자의 일부를 적어도 부분적으로 피복하는, 그리고 전자기 복사를 방출 또는 수취할 수 있는 활성 영역을 형성하는 단계를 더 포함한다.
일 실시형태에 따르면, 시드는 900 내지 1,100℃ 범위의 온도에서 형성된다.
일 실시형태에 따르면, 시드는 금속-유기 화학 증착에 의해 형성된다.
일 실시형태에 따르면, 시드는 III-V족 재료로 제조되고, 시드는 반응기 내에 50 미만의 V/III 비율을 가진 전구물질을 공급함으로써 얻어진다.
일 실시형태에 따르면, 지지체는 실리콘으로 제조되고, KOH 또는 TMAH에 기초한 화학 에칭에 의해 에칭된다.
전술한 특징 및 기타 특징 및 장점은 이하에서 첨부한 도면에 관련하여 특정의 실시형태의 비제한적 설명에서 상세히 설명될 것이다.
도 1a 내지 도 1c는 마이크로와이어 또는 나노와이어를 포함한 광전자 장치를 제조하는 공지된 방법의 연속 단계에서 얻어지는 구조물의 단순화된 부분 단면도이고;
도 2는 도 1a 내지 도 1c와 관련하여 기술된 방법에 의해 얻어진 마이크로와이어 또는 나노와이어의 단순화된 부분 상세 단면도이고;
도 3은 마이크로와이어 또는 나노와이어를 포함하는 광전자 장치의 일 실시형태의 단순화된 부분 단면도이고;
도 4a 내지 도 4g는 도 3의 광전자 장치를 제조하는 방법의 본 발명에 따른 일 실시형태의 연속 단계에서 얻어진 구조물의 단순환된 부분 단면도이고;
도 5는 마이크로와이어 또는 나노와이어를 포함하는 광전자 장치의 다른 실시형태의 단순화된 부분 단면도이다.
명료성을 위해, 동일한 요소는 전자 회로의 도시에서의 관례 대로 다양한 도면에서 동일한 참조 번호로 표시되었고, 다양한 도면은 축적에 따르지 않는다. 또한, 본 명세서의 이해에 유용한 요소들만이 도시되고, 기술될 것이다. 특히, 광전자 장치의 바이어싱 수단 및 제어 수단은 주지되어 있으므로 설명하지 않는다. 이하의 설명에서, 달리 지시되지 않는 한, 용어 "실질적으로", "대략", 및 "약"은 "10% 이내", 바람직하게는 5% 이내를 의미한다.
이하의 설명에서, 하나 이상의 제 1 원소 및 제 2 원소에 기초한 화합물이 제 1 원소의 극성 및 제 2 원소의 극성을 가진다고 함은 재료가 우선 방향을 따라 성장한다는 것을 의미하고, 재료가 우선 성장 방향에 수직한 평면으로 절단되는 경우, 노출된 표면은 제 1 원소의 극성의 경우에 제 1 원소의 원자를 또는 제 2 원소의 극성의 경우에 제 2 원소의 원자를 본질적으로 포함한다.
본 출원은 3차원 요소, 예를 들면, 마이크로와이어, 나노와이어, 원추형 요소, 또는 원추대형 요소를 포함하는 광전자 장치에 관한 것이다. 이하의 설명에서, 마이크로와이어 또는 나노와이어를 포함하는 광전자 장치에 대한 실시형태가 기술된다. 그러나, 이러한 실시형태는 마이크로와이어 또는 나노와이어 이외의 3차원 요소, 예를 들면, 원추형 또는 원추대형 3차원 요소에 대해서도 구현될 수 있다.
용어 "마이크로와이어", "나노와이어", "원추형 원소", 또는 "원추대형 원소"는 5 nm 내지 2.5 μm 범위, 바람직하게는 50 nm 내지 2.5 μm 범위의 마이너 치수라고 불리우는 2 개 이상의 치수, 및 최대 마이너 치수의 1 배 이상, 바람직하게는 5 배 이상, 더 바람직하게는 10 배 이상인 메이저 치수라고 불리우는 제 3 치수를 갖는 우선 방향으로 따라 기다란 형상을 갖는 3차원 구조물을 나타낸다. 특정의 실시형태에서, 마이너 치수는 약 1 μm 이하, 바람직하게는 100　nm 내지 1　μm, 더 바람직하게는 100 nm 내지 800 nm의 범위이다. 특정의 실시형태에서, 각각의 마이크로와이어 또는 나노와이어의 높이는 500 nm 이상, 바람직하게는 1 μm 내지 50 μm의 범위일 수 있다.
이하의 설명에서, 용어 "와이어"는 "마이크로와이어 또는 나노와이어"를 의미한다. 바람직하게는,실시형태의 우선 방향에 수직인 평면에서 횡단면의 중력 중심을 통과하는 실시형태의 정중선은 실질적으로 직선이며, 이하 와이어의 "축선"이라고 부른다.
이하의 설명에서, 실시형태는 발광 다이오드를 포함하는 광전자 장치의 경우에서 설명된다. 그러나 이들 실시형태는 다른 용도, 특히 전자기 복사의 검출이나 측정에 전용되는 장치, 또는 광기전 용도에 전용되는 장치와 관련될 수 있음이 분명해야 한다.
도 1a 내지 도 1c는 전술한 바와 같은 와이어를 포함하는 광전자 장치를 제조하는 공지된 방법의 일 실시례의 연속 단계에서 얻어진 구조물을 도시한다.
(i) 유전체 재료의 층(1)이 기판(2) 상에 침착되고, 이 층(1) 내에 개구(4)가 에칭되고, 개구(4)는 기판(2)의 특정 부분(5)을 노출시킨다(도 1a).
(ii) 와이어의 성장을 촉진시키는 재료의 시드(6)가 개구(4) 내에서 성장된다(도 1b).
(iii) 각각의 시드(6) 상에서 와이어(7)가 성장된다(도 1c).
도 2는 도 1c에 도시된 와이어(7) 중 하나의 상세도이다.
본 발명자들은, 도 1a 내지 도 1c와 관련하여 이전에 설명된 방법이 제 1 원소 및 제 2 원소의 화합물에 기초한 반도체 재료의 와이어를 형성하기 위해 구현되는 경우, 이는 제 2 원소의 극성을 갖는 단결정 주변층(9)에 의해 둘러싸여 있는 제 1 원소의 극성을 갖는 단결정 코어(8)을 형성할 수 있음을 보여주었다. 그러면 층(9)과 코어(8) 사이의 계면에 결함이 발생할 수 있다.
설명은 유전체 층(1)의 존재가 시드(6)의 형성 및/또는 와이어(7)의 성장의 개시를 방해하고, 이는 하부의 시드(6)로부터 와이어(7)가 성장할 때 층(9)의 형성을 유발한다는 것이다.
일 실시형태에 따르면, 와이어를 형성하기 전에, 와이어의 베이스를 형성하는 시드가 형성되어야 하는 지지체의 표면 상에 융기된 패턴을 형성한다. 이 융기된 패턴은 특히 피라미드, 스텝(step), 또는 리브를 포함할 수 있다. 지지체 표면은 코너 또는 에지에 대응하는 이음부에 의해 서로 연결된 일련의 연속적 평면 패싯을 포함한다. 코너 또는 에지는 "융기" 또는 "함몰"된 것일 수 있다. 일례로서, 융기된 코너는 요철부의 최상부에 해당할 수 있고, 융기된 에지는 스텝의 노싱(nosing)에 해당할 수 있다. 함몰된 코너는 함몰부의 저부에 해당할 수 있고, 함몰된 에지는 골(valley)의 저부에 해당할 수 있다.
본 발명자들은, 적응된 성장 조건이 구현되는 경우, 실질적으로 융기된 코너 또는 에지 상에서만 와이어의 형성을 위해 사용된 시드의 성장이 가능하다는 것을 보여주었다. 따라서, 와이어는 지지체를 피복하는 절연층 내에 제공된 개구를 통해 형성되지 않는다.
도 3은 이전에 설명된 바와 같은 와이어를 포함하는, 그리고 전자기 복사를 방출할 수 있는 광전자 장치(10)의 일 실시형태의 단순화된 부분 단면도이다.
이 장치(10)는 도 3의 하부로부터 상부로 다음을 포함한다.
예를 들면, 금속의 제 1 바이어싱 전극(12);
전극(12)과 접촉된 제 1 표면(16) 및 제 1 표면(16)의 반대측의 제 2 표면(18)을 포함하고, 본 실시형태에서 각각 꼭지점(22)을 갖는 피라미드(20)에 대응하는 융기된 패턴(20)을 포함하는 지지체(14);
꼭지점(22)에서 지지체(14)와 접촉된 시드(26);
본 실시형태에서, 높이 H1 및 축선 D를 갖는 와이어에 대응하는 반도체 소자(28) - 3 개의 와이어(28)가 도시되어 있고, 각각의 와이어(28)는 시드(26) 중 하나와 접촉된 제 1 전도성 유형, 예를 들면, N형으로 도핑된 높이 H2의 하부 부분(30), 및 제 1 전도성 유형으로 도핑되거나 비의도적으로 도핑된 높이 H3의 상부 부분(32)을 포함함 -;
각각의 와이어(28)의 상부 부분(32)의 외벽을 피복하는 셸(34) - 각각의 셸(34)은 상부 부분(32)을 피복하는 활성층(36) 및 이 활성층(36)을 피복하는 제 1 전도성 유형의 반대인 제 2 전도성 유형의 반도체 층(38)의 하나 이상의 적층체를 포함함 -;
적어도 높이 H2를 따라 와이어(28) 들 사이의 표면(18)을 피복하는 절연 영역(40); 및
셸(34)의 반도체 층(38) 및 절연 영역(40)을 피복하는 제 2 전극 층(42).
도시되지 않은 전도층은 와이어(28)들 사이의 전극 층(42)을 피복할 수 있다. 도시되지 않은 절연성의 투명한 캡슐화 층이 전극(42)을 피복할 수 있다.
각각의 와이어(28) 및 관련된 셸(34)에 의해 형성된 어셈블리는 발광 다이오드(LED)를 형성한다. 기판(14) 상에 복수의 발광 다이오드(LED)가 형성된 경우, 이 발광 다이오드(LED)는 직렬 및/또는 병렬로 접속될 수 있으며, 발광 다이오드의 어셈블리를 형성할 수 있다. 이 어셈블리는 수 개의 발광 다이오드(LED)로부터 수 천개의 발광 다이오드(LED)까지 포함할 수 있다.
지지체(14)는 모노블록 구조물일 수 있거나, 또는 기판 상에 하나의 층, 2 개의 층, 또는 복수의 층의 적층체를 포함할 수 있다. 도 3에 도시된 실시형태에서, 지지체(14)는 시드(26)의 성장을 촉진시킬 수 있는 시드 층(25)으로 피복될 수 있는 기판(24)을 포함한다. 기판(24)은 바람직하게는 반도체 기판, 예를 들면, 실리콘, 게르마늄, 실리콘 탄화물, III-V족 화합물로 제조된 기판(예를 들면, GaN 또는 GaAs, 또는 ZnO 기판)일 수 있다. 바람직하게는, 기판(24)은 단결정 실리콘 기판이다. 바람직하게는, 마이크로일렉트로닉스에서 구현되는 제조 방법과 호환가능한 반도체 기판이다. 기판(24)은 SOI라고도 불리는 실리콘-온-절연체(silicon-on-insulator) 유형의 다층 구조에 대응할 수 있다. 기판(24)은 절연 재료, 예를 들면, 사파이어로 제조될 수 있다. 지지체(14)의 구조물이 표면(16, 18) 사이에 전류가 흐르는 것을 불가능하게 하는 경우, 기판(24)의 표면(18) 상에 전극(12)이 형성될 수 있다. 기판(24)은 고농도 도핑되거나, 저농도 도핑되거나, 또는 도핑되지 않을 수 있다.
시드 층(25)은 시드(26)의 성장을 촉진하는 재료로 제조된다. 일 예로서, 시드 층(25)을 형성하는 재료는 원소 주기율표의 IV, V, 또는 VI족으로부의 천이 금속의 질화물, 탄화물, 또는 붕화물, 또는 이들 화합물의 조합일 수 있다. 일례로서, 시드 층(25)은 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 붕소(B), 붕소 질화물(BN), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 하프늄(Hf), 하프늄 질화물(HfN), 이오븀(Nb), 이오븀 질화물(NbN), 지르코늄(Zr), 지르코늄 붕산염(ZrB2), 지르코늄 질화물(ZrN), 실리콘 탄화물(SiC), 탄탈럼 탄화물 질화물(TaCN), MgxNy(여기서, x는 약 3이고, y는 약 2임) 형태의 마그네슘 질화물, 예를 들면, Mg3N2 형태의 마그네슘 질화물로 제조될 수 있다. 시드 층(25)은 기판(24)과 동일한 전도성 유형으로 도핑될 수 있다. 시드 층(25), 예를 들면, 1 내지 100 나노미터 범위의 두께, 바람직하게는 10 내지 30 나노미터 범위의 두께를 갖는다.
시드 층(25)이 알루미늄 질화물로 제조된 경우, 이것은 실질적으로 텍스쳐링(texturing)될 수 있고, 바람직한 극성을 가질 수 있다. 시드 층(25)의 텍스쳐링은 시드 층의 침착 후에 수행되는 추가의 처리에 의해 얻어질 수 있다. 이것은, 예를 들면, 암모니아 흐름(NH3) 하에서의 어닐링이다. 주로 GaN으로 제조된 와이어(20)의 경우, 시드 층(25)은 N 극성을 갖는 GaN의 성장을 도와 줄 수 있다.
시드(26) 및 반도체 소자(28)는 III-V족 화합물, II-VI족 화합물, 또는 V족 반도체 또는 화합물을 포함하는 그룹으로부터 선택된 하나 이상의 반도체 재료로 주로 형성된다.
시드(26) 및 반도체 소자(28)는 적어도 부분적으로 주로 III-V족 화합물, 예를 들면, III-N족 화합물을 포함하는 반도체 재료로 제조될 수 있다. III족 원소의 예는 갈륨(Ga), 인듐(In), 또는 알루미늄(Al)을 포함한다. III-N 화합물의 예는 GaN, AlN, InN, InGaN, AlGaN, 또는 AlInGaN이다. 다른 V족 원소(예를 들면, 인 또는 비소)도 사용될 수 있다. 일반적으로, III-V족 화합물의 원소는 상이한 몰분율로 조합될 수 있다.
시드(26) 및 반도체 소자(28)는 적어도 부분적으로 II-VI족 화합물을 주로 포함하는 반도체 재료로 제조될 수 있다. II족 원소의 예는 IIA족 원소(특히, 베릴륨(Be) 및 마그네슘(Mg)), 및 IIB족 원소(특히, 아연(Zn), 카드뮴(Cd), 및 수은(Hg))을 포함한다. VI족 원소의 예는 VIA족 원소, 특히 산소(O) 및 텔루륨(Te)을 포함한다. II-VI족 화합물의 예는 ZnO, ZnMgO, CdZnO, CdZnMgO, CdHgTe, CdTe, 또는 HgTe이다. 일반적으로, II-VI족 화합물 내의 원소는 상이한 몰분율로 조합된다.
시드(26) 및 반도체 소자(28)는 적어도 부분적으로 하나 이상의 IV족 화합물을 주로 포함하는 반도체 재료로 제조될 수 있다. IV족 반도체 재료의 예는 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 탄화물 합금(SiC), 실리콘-게르마늄 합금(SiGe), 또는 게르마늄 탄화물 합금(GeC)이다.
반도체 소자(28)는 도펀트를 더 포함할 수 있다. 일례로서, III-V족 화합물의 경우, 도펀트는 P형 II족 도펀트, 예를 들면, 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg), P형 V족 도펀트, 예를 들면, 탄소(C) 또는 N형 V족 도펀트, 예를 들면, 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 황(S), 테르븀(Tb), 또는 주석(Sn)을 포함하는 그룹으로부터 선택될 수 있다.
각각의 시드(26)는 나노미터 범위의 평균 크기를 가지며, 즉, 각각의 시드(26)의 체적은 1 nm 내지 100 nm 범위의 직경을 갖는 구체 내에 포함된다. 시드(26)는 이음부들 사이의 패싯 상에 연장되지 않는다. 이것은 각각의 시드(26)가 단일의 이음부만을 피복하고, 2 개 이상의 이음부를 피복하는 시드는 없음을 의미한다.
각각의 시드(26)는 단결정에 대응한다. 시드(26)를 형성하는 재료의 특성 및 시드(26)가 상면에 놓여 있는 기판(24) 또는 시드 층(25)을 형성하는 재료의 특성에 따라, 각각의 시드(26) 또는 그 중 적어도 일부는 양자 도트(quantum dot)에 대응할 수 있다. 양자 도트는 나노미터-범위의 치수의 반도체 구조이다. 이것은 반도체 재료 내의 전자 파장 정도, 즉 수십 나노미터의 크기를 갖는 영역에서 3차원 공간 내에 전자 및 정공을 가두는 퍼텐셜 우물로서 거동한다.
광전자 장치(10)의 3차원 반도체 소자(28)가 와이어에 대응하는 경우, 높이 H1은 250 nm 내지 50 μm의 범위일 수 있다. 각각의 와이어(28)는 축선 D를 따라 기다란 반도체 구조를 가질 수 있다. 와이어(28)의 축선 D는 실질적으로 평행할 수 있다. 각각의 와이어(28)는 타원형, 원형, 또는 다각형, 특히 삼각형, 직사각형, 정사각형, 또는 육각형의 밑면을 갖는 일반적인 원주 형상을 가질 수 있다. 2 개의 인접한 와이어(28)의 축선들은 0.5 μm 내지 10 μm, 바람직하게는 1.5 μm 내지 5 μm 만큼 이격될 수 있다. 일 예로서, 와이어(28)는 특히 육각형 망상으로 규칙적으로 분포될 수 있다.
일 실시형태에 따르면, 각각의실시형태의 하부 부분(30)은 제 1 전도성 유형으로 도핑된, 예를 들면, N형 도핑된 III-N 화합물, 예를 들면, 갈륨 질화물로 주로 제조된다. N형 도펀트는 실리콘일 수 있다. 하부 부분(30)의 높이 H2는 500 nm 내지 25 μm의 범위일 수 있다.
일 실시형태에 따르면, 각각의 와이어의 상부 부분(32)은, 예를 들면, 적어도 부분적으로 III-N 화합물, 예를 들면, 갈륨 질화물로 제조된다. 부분(32)는 제 1 전도성 유형, 예를 들면, N형으로 도핑되거나, 또는 의도적으로 도핑되지 않을 수 있다. 상부 부분(32)의 높이 H3은 500 nm 내지 25 μm의 범위일 수 있다.
GaN으로 주로 제조된 와이어(28)의 경우, 와이어의 결정 구조는 결정학적 방향 c를 따라 연장하는 우르자이트(wurtzite) 유형일 수 있다.
활성층(36)은 장치(10)에 의해 제공되는 복사의 대부분이 방출되는 층이다. 활성층(36)은 감금 수단을 포함할 수 있다. 일례로서, 활성층(36)은 단일 양자 우물을 포함할 수 있다. 그러면, 이것은 상부 부분(32) 및 층(38)을 형성하는 반도체 재료와 상이한 반도체 재료를 포함하고, 상부 부분(32) 및 반도체 층(38)을 형성하는 재료의 밴드갭보다 작은 밴드갭을 갖는다. 활성 영역(36)은 다중 양자 우물을 포함할 수 있다. 그러면, 이것은 양자 우물과 장벽 층을 교대로 형성하는 반도체층의 적층체를 포함한다.
반도체 층(38)은 특히 다음과 같은 복수의 층의 적층체를 포함할 수 있다.
- 활성층(36)을 피복하는 전자 장벽 층;
- 하부 부분(30)의 것과 반대되는 전도성 유형을 가지며, 전자 장벽 층을 피복하는 중간층; 및
- 중간층을 피복하고, 전극(42)으로 피복된 연결층.
전자 장벽 층은 활성층 및 중간 층과 접촉하는 3원 합금, 예를 들면, 알루미늄 갈륨 질화물(AlGaN) 또는 알루미늄 인듐 질화물(AlInN)로 형성되어 활성층 내에 양호하게 분포된 전기 지지체를 제공할 수 있다.
예를 들면, P형 도핑된 중간층은 반도체층 또는 반도체층의 적층체에 대응할 수 있고, P-N 또는 P-I-N 접합을 형성할 수 있고, 활성층(40)은 P-N 또는 P-I-N 접합의 와이어(28)의 중간의 P형 층과 N형 부분(32) 사이에 위치된다.
결합층은 반도체층 또는 반도체층의 적층체에 대응할 수 있고, 중간층과 전극(42) 사이에 저항 접점을 형성할 수 있다. 일 예로서, 결합층은, 예를 들면, 1020 원자/cm3 이상의 농도로 P형 도핑된 반도체층(들)이 퇴화될 때까지, 하부 부분(30)의 것과 반대인 도핑 유형으로 매우 고농도 도핑될 수 있다.
절연 영역(40)은 유전체 재료, 예를 들면, 실리콘 산화물(SiO2), 실리콘 질화물(SixNy, 여기서 x는 약 3이고, y는 약 4임, 예를 들면, Si3N4), 실리콘 산질화물(특히, 일반식 SiOxNy, 예를 들면, Si2ON2), 하프늄 산화물(HfO2), 또는 다이아몬드로 제조될 수 있다. 일례로서, 절연 영역(40)의 두께는 500 nm 내지 25 μm의 범위이다. 절연 영역(40)은 단층 구조를 가질 수 있거나, 또는 2 개의 층 또는 3 개 이상의 층의 적층체에 대응할 수 있다.
전극(42)은 각각의 반도체 와이어(28)를 피복하는 활성층(36)을 바이어싱할 수 있고, 발광 다이오드(LED)에 의해 방출되는 전자기 복사를 통과시킬 수 있다. 전극(42) 형성 재료는 알루미늄 또는 갈륨으로 도핑되거나 도핑되지 않은 인듐 주석 산화물(ITO), 아연 산화물, 또는 그래핀과 같은 투명하고 전도성인 재료일 수 있다. 일 예로서, 전극 층(42)은 5 nm 내지 200 nm, 바람직하게는 20 nm 내지 50 nm 범위의 두께를 갖는다.
전극(12, 42)들 사이에 전압이 인가될 때, 광 복사가 활성층(36)에 의해 방출된다. 유리하게는, 피라미드(20)의 패싯은 반사면의 역할을 할 수 있고, 광전자 장치(10)의 외부를 향해 기판(24)을 향해 활성층에 의해 방출되는 광의 반사를 향상시킬 수 있다.
시드(26) 및/또는 와이어(28)를 성장시키는 방법은 금속-유기 증기상 에피택시(MOVPE)로도 알려진 화학 증착(CVD) 또는 금속-유기 화학 증착(MOCVD)과 같은 방법일 수 있다. 그러나, 분자선 에피택시(MBE), 가스-소스 MBE(GSMBE), 금속-유기 MBE(MOMBE), 플라즈마-보조 MBE(PAMBE), 원자 층 에피택시(ALE), 또는 수소화물 증기상 에피택시(HVPE)와 같은 방법이 사용될 수 있다.
일 예로서, 이 방법은 III족 원소의 전구물질 및 V족 원소의 전구물질을 반응기 내에 주입하는 단계를 포함할 수 있다. III족 원소의 전구물질의 예는 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa), 트리메틸인듐(TMIn), 또는 트리메틸알루미늄(TMAl)이다. V족 원소의 전구물질의 예는 암모니아(NH3), 터셔리부틸포스핀(TBP), 아르신(AsH3), 또는 비대칭 디메틸히드라진(UDMH)이다. V/III은 V족 원소의 전구물질의 기체 흐름 대 III족 원소의 전구물질의 기체 흐름의 비율로 부른다.
본 발명의 일 실시형태에 따르면, III-V족 화합물의 와이어(28)의 성장 단계에서, 특히 하부 부분(30)의 성장을 위해, III-V족 화합물의 전구물질에 더하여 추가 원소의 전구물질이 첨가된다. 추가 원소의 전구물질의 존재로 인해 III-V족 화합물을 도핑하기 위해 III-V족 화합물 내로 추가 원소의 혼입 뿐만 아니라 III-V족 화합물의 성장하는 결정의 측면 상에 주로 추가 원소 및 V족 원소로 제조된 유전체 재료의 층이 형성된다. 이 추가 원소는 실리콘(Si)일 수 있다. 실리콘의 전구물질의 일례는 실레인(SiH4)이다. 이것은 N형 와이어를 도핑하는 것을 가능하게 한다. 이것은 와이어의 측벽에 실리콘 질화물인 SiN, 경우에 따라 화학양론적 형태 Si3N4의 유전체 층의 형성을 유발할 수도 있다. 그러면 얻어진 Si3N4 유전체 층의 두께는 일반적으로 10 nm 미만이다.
표면(18)은 불균일하거나 거칠며, 즉 요철을 갖는다. 도 3에서, 표면(18)은 피라미드 형상의 요철(20)을 포함한다. 일반적으로, 표면(18)은 융기되거나 함몰된 코너 또는 에지에 대응하는 이음부에 의해 서로 연결된 일련의 연속적 패싯들을 포함한다. 도 3에 도시된 실시형태에서, 패싯은 피라미드(20)의 표면에 대응하고, 융기된 코너는 피라미드(20)의 꼭지점(22)에 대응하고, 함몰된 에지는 피라미드(20)의 저면에 위치된, 그리고 인접한 피라미드와 공통인 에지에 대응한다.
본 발명자들은 표면(18)의 거칠기가 특정 특성을 가지며, 이후에 설명되는 시드(26)의 특정 성장 조건의 경우에, 시드는 먼저 표면(18)의 이음부의 일부 상에 주로 또는 심지어 전적으로 형성되고, 융기된 코너가 존재하지 않는 경우에는 융기된 에지 상에 형성된다. 그러면 에지 또는 코너(22)는 시드(26)를 위한 우선 성장 부위를 형성한다. 시드(26) 자체는 와이어(28)를 위한 성장면을 형성한다. 설명은 시드(26)의 성장 중에 시드(26)를 형성하는 재료의 원자가 표면(18) 상에 침착되는 경우, 이들 원자는 먼저 융기된 코너의 레벨에 축적되는 경향이 있거나, 또는 융기된 코너가 존재하지 않는 경우에는 융기된 에지의 레벨에 축적되는 경향이 있고, 그 위치는 시드(26)의 성장이 더 적은 전력을 요구하는 위치라는 것이다.
일 실시형태에 따르면, 2 개의 인접한 융기된 코너(22)들 사이에서, 또는 융기된 코너가 존재하지 않는 경우에는 2 개의 인접한 융기된 에지들 사이에서, 축선 D에 수직으로 측정된 거리 D1은 시드(26)를 형성하는 재료의 원자의 확산 길이보다 크다. 확산 길이는 특히 표면(18)의 기하학적 형상, 표면의 거칠기, 시드(26)를 형성하는 재료, 및 시드(26)의 성장 조건에 의존한다. 일례로서, 시드(26)가 GaN으로 제조되고, 기판(24)이 Si로 제조되고, 요철(20)이 피라미드에 대응하는 경우, 2 개의 인접한 꼭지점(22)들 사이의 거리 D1은 1 μm 내지 10 μm의 범위이다.
일 실시형태에 따르면, 융기된 코너(22)와 인접한 함몰된 에지 또는 코너(22) 사이에서, 또는 융기된 코너가 존재하지 않는 경우에는 융기된 에지와 인접한 함몰된 에지 또는 코너(22) 사이에서축선 D에 평행하게 측정된 거리 D2는 시드(26)를 형성하는 재료의 원자의 확산 길이보다 크다. 일례로서, 시드가 GaN으로 제조되고, 기판(14)이 Si로 제조되고, 요철(20)이 피라미드에 대응하는 경우, 꼭지점(22)과 피라미드(20)의 베이스 사이의 거리 D2는 1 μm 내지 10 μm의 범위이다.
일 실시형태에 따르면, 시드(26)의 성장이 MOCVD에 의해 달성되는 경우, V/III 비율은 500 미만, 바람직하게는 50 미만이다.
시드(26)를 형성하는 재료의 확산 길이를 변경시키는 주된 파라미터는 시드 성장 중의 반응기 내의 온도이다. 일 실시형태에 따르면, 시드(26)의 성장이 MOCVD에 의해 달성되는 경우, 성장 반응기 내의 온도는 900 내지 1,100℃, 바람직하게는 950 내지 1,050℃의 범위이다.
도 4a 내지 도 4g는 도 3에 도시된 광전자 장치(10)을 제조하는 방법의 다른 실시형태의 연속 단계에서 얻어진 구조물의 단순화된 부분 단면도이다.
도 4a는 기판(24)의 평면적 표면(50) 상에 층(52)을 침착시키고, 에칭 마스크를 형성하고, 기판(24)의 표면(50)의 일부를 노출시키는 개구(54)를 형성한 후에 얻어진 구조물을 도시한다. 기판(24)은, 예를 들면, 초기의 400 μm 두께를 갖는다. 층(52)은, 예를 들면, 타이타늄(Ti), 타이타늄 질화물(TiN), 실리콘 질화물(Si3N4), 또는 실리콘 이산화물(SiO2)에 대응한다.
일 실시형태에 따르면, 층(52)은 표면(50)의 전체에 걸쳐 침착되고, 이 층(52) 내에 에칭에 의해 개구(54)가 형성된다. 다른 실시형태에 따르면, 특히 층이 실리콘 질화물(SixNy)로 제조되는 경우, 층의 침착 조건은 층(52)의 침착 중에 불규칙적으로 개구(54)의 형성을 유발하도록 맞추어질 수 있다.
다른 실시형태에 따르면, 층(52)을 형성하는 방법은 기판(24)의 표면(50)의 전체에 걸쳐 수지 층(52)을 침착시키는 단계, 및 나노임프린팅 리소그래피(nanoimprinting lithography)에 의해 수지 층(52) 내에 개구(54)를 형성하는 단계를 포함한다. 나노임프린팅 리소그래피는 나노미터 범위 패턴으로 덮여있는 스탬프가 수지 층(52) 상에 적용되는 에칭 방법이다. 다음에 수지 층(52)은, 열의 효과나 자외선에의 노출에 의해 경화되고, 경화된 수지 층(52)은 패턴을 스탬프로부터 인쇄된 상태로 유지한다. 다음에 인쇄된 패턴의 저부의 잔류 수지 부분은, 예를 들면, 건식 에칭에 의해 제거되어 개구(54)를 얻는다.
도 4b는 융기된 패턴을 포함하는 표면(56)을 형성하기 위해 층(52)을 통해 기판(24)을 에칭한 후에, 그리고 층(52)을 제거한 후에 얻어지는 구조물을 도시한다. 융기된 패턴은 피라미드에 대응할 수 있다. 시드 층(25)이 존재하지 않는 경우, 표면(56)은 전술한 표면(18)에 대응한다. 시드 층(25)이 침착되어야 하는 경우, 표면(56)은 원하는 표면(18)과 동일한 형상을 갖는다.
사용되는 에칭의 유형은 특히 기판(24)을 형성하는 재료(들)에 의존한다. 일 실시형태에 따르면, 에칭될 기판(24)의 부분이 실리콘으로 제조되는 경우, 기판(24)의 에칭은 수산화 칼륨(KOH) 또는 테트라에틸암모늄 수산화물(TMAH)의 수용액을 사용하는 이방석 습식 에칭일 수 있다. 이 경우, 기판(24)의 표면(50)은 (001) 면일 수 있고, 에칭 후에 얻어지는 표면(56)은 (111) 면으로 형성될 수 있다. 일 실시형태에 따르면, 특히 에칭될 기판(24)의 부분이 Si, 사파이어, SiC, GaN, 또는 AlN으로 제조되는 경우, 기판(24)의 에칭은, 예를 들면, 플라즈마를 포함하는 방향성 건식 에칭일 수 있다. 에칭될 기판(24)의 부분이 N 극성의 GaN 또는 N 극성의 AlN으로 제조된 경우, 기판(24)의 에칭은 수산화 칼륨(KOH)의 수용액을 이용하는 이방성 습식 에칭일 수 있다.
도 4c는 시드(26)의 성장을 촉진하는 층(52)의 가능한 침착 후에 얻어지는 구조물을 도시한다. 시드 층(25)은 공형 침착(conformal deposition), 예를 들면, MOCVD 또는 PVD에 의해 침착될 수 있다.
도 4d는 피라미드(20)의 꼭지점(22)에서 시드 층(25) 상에 시드(26)를 형성한 후에 얻어지는 구조물을 도시한다. 일례로서, 시드(26)가 GaN으로 제조된 경우, MOCVD형 방법이 샤워 유형의 MOCVD 반응기 내로 갈륨 전구물질 기체, 예를 들면, 트리메틸갈륨(TMGa) 및 질소 전구물질 기체, 예를 들면, 암모니아(NH3)를 주입함으로써 구현될 수 있다. 일 예로서, AIXTRON에 의해 상업화된 샤워헤드형 3x2" MOCVD 반응기가 사용될 수 있다. 50 미만, 예를 들면, 5 내지 50의 범위의 V/III 비율은 시드(26)의 성장을 촉진시킬 수 있다. 반응기 내의 압력은, 예를 들면, 100 mbar(100 hPa) 내지 800 mbar(800 hPa)이다. 반응기 내의 온도는, 예를 들면, 900℃ 내지 1,100℃의 범위이다.
도 4e는 와이어(28)의 하부 부분(30)를 성장시킨 후에 얻어지는 구조물을 도시한다. 일 실시형태에 따르면, 실리콘 전구물질, 예를 들면, 실레인(SiH4)이 다른 전구물질 기체에 첨가된다는 사실을 제외하고 시드(26)의 성장을 위한 MOCVD의 전술한 작동 조건이 유지된다. 전구물질 기체 중에 실레인이 존재하면 GaN 화합물 내에 실리콘이 혼입된다. 따라서 더 낮은 N형 도핑된 부분(30)이 얻어진다. 이로 인해 또한 도시되지 않은 실리콘 질화물 층이 형성되고, 이것은 하부 부분(30)이 성장함에 따라 최상부를 제외한 각각의 하부 부분(30)의 주위를 피복한다.
도 4f는 와이어(28)의 상부 부분(32)을 성장시킨 후에 얻어지는 구조물을 도시한다. 일 실시형태에 따르면, MOCVD 반응기의 전술한 작동 조건이, 일례로서, 유지되지만, 반응기 내의 실레인의 흐름은, 예를 들면, 10 이상의 배수만큼 감소되거나 또는 정지된다. 실레인의 흐름이 정지된 경우에도, 상부 부분(32)은 인접한 부동태화 부분으로부터 기인되는 도펀트의 활성 부분에서의 확산에 기인되어, 또는 GaN의 잔류 도핑에 기인되어 N형 도핑될 수 있다.
도 4g는 와이어(28)의 상부 부분(32)을 피복하는 셸(34)을 성장시킨 후에 얻어지는 구조물을 도시한다. 셸(34)을 형성하는 층은 에피택시에 의해 형성될 수 있다. 각각의 와이어(28)의 하부 부분(30)의 주위를 피복하는 실리콘 질화물 층이 존재하는 경우, 셸(34)을 형성하는 층의 침착은 각각의 와이어(28)의 상부 부분(32) 상에서만 발생한다.
광전자 장치(10)의 제조 방법의 실시형태의 다음 단계는 절연 영역(40)을 형성하는 단계 및 전극(42, 12)을 형성하는 단계를 포함한다. 이 방법은 전극(12)을 형성하는 단계 전에 기판(14)을 얇게 하는 단계를 포함할 수 있다.
도 5는 이전에 설명된 바와 같은 와이어(28)를 포함하는, 그리고 전자기 복사를 방출할 수 있는 광전자 장치(60)의 일 실시형태의 단순화된 부분 단면도이다. 광전자 장치(60)는, 광전자 장치(10)의 피라미드 형상의 패턴(20)이 융기된 스텝 형상의 패턴(62)으로 대체되는 것을 제외하고는, 도 3과 관련하여 이전에 설명한 광전자 장치(10)의 모든 요소를 포함한다. 또한 도 5에서는 시드 층(25)이 도시되어 있지 않다. 전술한 거리 D1은 2 개의 연속하는 노싱(64)들 사이에서 축선에 수직인 거리에 대응하고, 전술한 거리 D2는 축선 D에 평행하게 측정된 스텝의 높이에 대응한다. 스텝(62)의 노싱(64)은 전술한 성장 조건이 구현되는 경우에 시드(26)를 위한 우선 성장 부위를 형성한다. 융기된 스텝 형상의 패턴(62)은 특히 건식 에칭에 의해 및/또는 오배향(misoriented) 기판의 사용에 의해 얻어질 수 있다.
특정의 실시형태가 설명되었다. 다양한 변경 및 개조가 본 기술분야의 당업자에게 상도될 것이다. 특히, 전술한 실시형태는 활성층(36)이 측벽 및 경우에 따라 관련된 와이어(28)의 상부 부분(32)의 최상부 벽을 피복하는 경우에 반사상 구조물을 갖는 광전자 장치에 대해 설명되었으나, 본 광전자 장치는 활성층이 와이어를 따라서만 형성되는, 즉 와이어의 최상부 벽 상에만 형성되는 축방향 구조물을 가질 수도 있다.

Claims (13)

  1. 광전자 장치(10)로서,
    서로에 대해 경사진 연속적 평면 패싯(facet)들을 포함하는 표면(18)을 포함하는 지지체(14);
    상기 패싯들 사이의 이음부(seam; 22)의 적어도 일부에서 상기 지지체와 접촉되는 III-V족 화합물, II-VI족 화합물, 및 IV족 화합물을 포함하는 그룹으로부터 선택된 제 1 화합물로 주로 제조된 시드(seed; 26) - 각각의 시드의 체적은 1 nm 내지 100 nm 범위의 직경을 갖는 구체 내에 포함됨 -;
    상기 시드 상의 상기 제 1 화합물로 주로 제조된 나노미터 범위 또는 마이크로미터 범위의 크기의 와이어 형상, 원추형, 또는 원추대형의 3차원 요소(28)를 포함하는,
    광전자 장치.
  2. 제 1 항에 있어서,
    각각의 반도체 소자(28)에 대해, 상기 반도체 소자(28)의 일부를 적어도 부분적으로 피복하는, 그리고 전자기 복사를 방출 또는 수취할 수 있는 활성 영역(36)을 더 포함하는,
    광전자 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자(28)는 우선 방향에 평행한 기다란 형상을 갖고, 상기 우선 방향에 수직으로 측정된 인접한 시드 쌍들 중 2 개의 시드(26) 사이의 거리는 1 μm를 초과하는,
    광전자 장치.
  4. 제 3 항에 있어서,
    상기 이음부는 융기된 제 1 이음부(22) 및 함몰된 제 2 이음부를 포함하고, 상기 우선 방향에 평행하게 측정된 상기 제 1 이음부와 인접한 상기 제 2 이음부 사이의 거리는 1 μm를 초과하는,
    광전자 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 지지체(14)는 기판(24) 및 상기 기판을 피복한 하나 이상의 층(25)을 포함하고, 상기 시드(26)는 상기 층(25) 상에 형성된,
    광전자 장치.
  6. 제 5 항에 있어서,
    상기 기판(24)은 반도체 재료, 특히, 실리콘, 게르마늄, 실리콘 탄화물, GaN 또는 GaAs와 같은 III-V족 화합물, 또는 ZnO 기판으로 제조되는,
    광전자 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 층(25)은 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 붕소(B), 붕소 질화물(BN), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 하프늄(Hf), 하프늄 질화물(HfN), 이오븀(Nb), 이오븀 질화물(NbN), 지르코늄(Zr), 지르코늄 붕산염(ZrB2), 지르코늄 질화물(ZrN), 실리콘 탄화물(SiC), 탄탈럼 탄화물 질화물(TaCN), MgxNy(여기서, x는 약 3이고, y는 약 2) 형태의 마그네슘 질화물, 예를 들면, Mg3N2 형태의 마그네슘 질화물로 제조되는,
    광전자 장치.
  8. 광전자 장치(10)를 제조하는 방법으로서,
    서로에 대해 경사진 연속적 평면 패싯들을 포함하는 표면(18)을 포함하는 지지체(14)를 형성하는 단계;
    상기 패싯들 사이의 이음부(22)의 적어도 일부에서 상기 지지체와 접촉되는 III-V족 화합물, II-VI족 화합물, 및 IV족 화합물을 포함하는 그룹으로부터 선택된 제 1 화합물로 주로 제조된 시드(26)를 형성하는 단계 - 각각의 시드의 체적은 1 nm 내지 100 nm 범위의 직경을 갖는 구체 내에 포함됨 -;
    상기 시드 상에서 상기 제 1 화합물로 주로 제조된 나노미터 범위 또는 마이크로미터 범위의 크기의 와이어 형상, 원추형, 또는 원추대형의 3차원 요소(28)를 형성하는 단계를 포함하는,
    광전자 장치의 제조 방법.
  9. 제 8 항에 있어서,
    각각의 반도체 소자(28)에 대해, 상기 반도체 소자(28)의 일부를 적어도 부분적으로 피복하는, 그리고 전자기 복사를 방출 또는 수취할 수 있는 활성 영역(36)을 형성하는 단계를 더 포함하는,
    광전자 장치의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 시드(26)는 900℃ 내지 1,100℃ 범위의 온도에서 형성되는,
    광전자 장치의 제조 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 시드(26)는 금속-유기 화학 증착에 의해 형성되는,
    광전자 장치의 제조 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 시드(26)는 III-V족 재료로 제조되고, 상기 시드는 반응기 내에 50 미만의 V/III 비율을 가진 전구물질을 공급함으로써 얻어지는,
    광전자 장치의 제조 방법.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 지지체(14)는 실리콘으로 제조되고, KOH 또는 TMAH에 기초한 습식 에칭에 의해 에칭되는,
    광전자 장치의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3053054B1 (fr) * 2016-06-28 2021-04-02 Commissariat Energie Atomique Structure de nucleation adaptee a la croissance epitaxiale d’elements semiconducteurs tridimensionnels
FR3076399B1 (fr) * 2017-12-28 2020-01-24 Aledia Dispositif optoelectronique comprenant des diodes electroluminescentes tridimensionnelles
RU2758776C2 (ru) * 2019-12-05 2021-11-01 Федеральное государственное бюджетное учреждение науки Физико-технический институт им. А.Ф. Иоффе Российской академии наук Способ изготовления наноколончатой гетероструктуры на основе соединений iii-n
FR3105748B1 (fr) * 2019-12-26 2022-09-02 Aledia Dispositif pour traitement par laser et procédé de traitement au laser

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1461345A (fr) 1964-03-10 1966-02-25 Procédé et appareil pour la trempe du grain
JP4307113B2 (ja) * 2002-03-19 2009-08-05 宣彦 澤木 半導体発光素子およびその製造方法
JP2007112633A (ja) * 2005-10-17 2007-05-10 Toshiba Corp 窒化物半導体ウェーハ及び窒化物半導体素子
CN101681813B (zh) 2007-01-12 2012-07-11 昆南诺股份有限公司 氮化物纳米线及其制造方法
CN101971369B (zh) * 2008-03-14 2012-05-23 松下电器产业株式会社 化合物半导体发光元件、采用该化合物半导体发光元件的照明装置以及化合物半导体发光元件的制造方法
WO2010023921A1 (ja) * 2008-09-01 2010-03-04 学校法人上智学院 半導体光素子アレイおよびその製造方法
US8129205B2 (en) * 2010-01-25 2012-03-06 Micron Technology, Inc. Solid state lighting devices and associated methods of manufacturing
FR2995729B1 (fr) * 2012-09-18 2016-01-01 Aledia Dispositif opto-electrique a microfils ou nanofils semiconducteurs et son procede de fabrication
US9537044B2 (en) * 2012-10-26 2017-01-03 Aledia Optoelectric device and method for manufacturing the same
KR102022266B1 (ko) * 2013-01-29 2019-09-18 삼성전자주식회사 나노구조 반도체 발광소자 제조방법

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