KR20170099410A - 고속 및 저전력 감지 증폭기 - Google Patents

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샤오 얀 피
샤오조우 치안
카이 만 유에
야오 조우
야오후아 주
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실리콘 스토리지 테크놀로지 인크
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Abstract

기준 값들을 제공하는 미사용 메모리 어레이 내의 비트 라인을 활용하여 다른 메모리 어레이 내의 선택된 셀들과 비교하는 개선된 감지 회로가 개시된다. 대략 허용가능 임계치의 누설 전류들을 갖는 비트 라인들을 식별하기 위한 자가 테스트를 수행할 수 있는 회로가 또한 개시된다.

Description

고속 및 저전력 감지 증폭기{HIGH SPEED AND LOW POWER SENSE AMPLIFIER}
비휘발성 메모리 셀을 판독하기 위한 개선된 감지 증폭기가 개시된다.
플로팅 게이트(floating gate)를 사용하여 전하들을 저장하는 비휘발성 반도체 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이들은 당업계에 주지되어 있다. 전형적으로, 그러한 플로팅 게이트 메모리 셀들은 스플릿 게이트 타입(split gate type) 또는 스택 게이트 타입(stacked gate type)의 것이었다.
판독 동작들은 대개 감지 증폭기들을 사용하여 플로팅 게이트 메모리 셀들에 대해 수행된다. 이러한 목적을 위한 감지 증폭기는 미국 특허 제5,386,158호("'158 특허")에 개시되며, 이 특허는 모든 목적들을 위해 참고로서 본 명세서에 포함된다. '158 특허는 알고 있는 양의 전류를 인입하는 기준 셀을 사용하는 것을 개시한다. '158 특허는 기준 셀에 의해 인입되는 전류를 미러링(mirroring)하는 전류 미러(current mirror), 및 선택된 메모리 셀(selected memory cell)에 의해 인입되는 전류를 미러링하는 다른 전류 미러에 의존한다. 이어서, 각각의 전류 미러 내의 전류가 비교되고, 메모리 셀에 저장된 값(예컨대, 0 또는 1)이 어떤 전류가 더 큰지에 기초하여 결정될 수 있다.
다른 감지 증폭기가 미국 특허 제5,910,914호("'914 특허")에 개시되며, 이 특허는 모든 목적들을 위해 참고로서 본 명세서에 포함된다. '914 특허는 1 비트를 초과하는 데이터를 저장할 수 있는 다중-레벨 플로팅 게이트 메모리 셀 또는 MLC를 위한 감지 회로를 개시한다. 그것은 메모리 셀에 저장된 값(예컨대, 00, 01, 10, 또는 11)을 결정하는 데 활용되는 다수의 기준 셀들의 사용을 개시한다.
또한, 종래 기술에서는 대칭형 메모리 뱅크 쌍들이 공지되어 있는데, 여기서 메모리 시스템은 동일한 크기의 두 개(또는 2의 다른 배수)의 메모리 어레이들을 포함한다. 두 개의 뱅크들 중 단 하나만이 임의의 특정 시간에 판독되거나 또는 기록된다. 종래 기술에서, 별도의(seperate) 기준 셀 회로가, 전형적으로, 판독되는 메모리 셀과 비교하는 데 사용되며, 그 비교는 메모리 셀의 값을 판정하는 데 이용된다. 이러한 종래 기술의 시스템은 시스템의 기생 커패시턴스에서의 변화들에 의해 악영향을 받을 수 있다.
미사용 메모리 어레이 내의 비트 라인들을 사용하여 종래 기술에서보다 더 신뢰할수 있는 방식으로 기준 값들을 제공하기 위한 개선된 설계들을 갖는 감지 회로가 필요하다.
종래 기술에서의 다른 과제는, 하나 이상의 트랜지스터들에서의 결함들에 의해 야기되는 상당한 누설 전류가 있는 경우에 메모리 시스템들이 부정확한 값들을 제공할 수 있다는 것이다.
허용 가능한 임계치를 초과하는 누설 전류들을 갖는 메모리 시스템 내의 비트 라인들을 식별하도록 자가 테스트 동작을 수행할 수 있는 메모리 시스템이 필요하다.
전술한 문제들 및 필요성들은 하나의 뱅크 내의 저장 비트들을 어써트되지 않은(deasserted) 워드 라인을 갖는 다른 뱅크 내의 동일한 비트 라인에 액세스함으로써 생성된 비트들과 비교하는 감지 회로들의 사용을 통해 다루어지는데, 여기서 후자는 저장 비트들의 값들을 판정하는 데 있어서 감지 회로에 의한 사용을 위해 기준 값들을 제공할 것이다. 이러한 접근법에서, 기준 값들을 제공하는 데 사용되는 비트 라인들은, 전형적으로, 판독 어드레스가 변화함에 따라 각각의 판독 동작에 따라서 변화한다. 이는 분리된 기준 셀 회로들에 대한 필요성을 제거한다.
다른 실시예에서, 전술한 문제들 및 필요성들은 기준 값들을 제공하는 미사용 메모리 어레이 내의 고정 비트 라인을 활용하여 다른 메모리 어레이 내의 선택된 셀들과 비교함으로써 다루어진다.
다른 실시예에서, 대략 허용 가능한 임계치의 누설 전류들을 갖는 비트 라인들을 식별하기 위한 자가 테스트를 수행할 수 있는 회로가 개시된다.
미사용 메모리 어레이 내의 비트 라인들을 사용하여 종래 기술에서보다 더 신뢰할수 있는 방식으로 기준 값들을 제공하기 위한 개선된 설계들을 갖는 감지 회로를 제공한다.
하나 이상의 트랜지스터들에서의 결함들에 의해 야기되는 상당한 누설 전류가 있는 경우에 메모리 시스템들이 부정확한 값들을 제공하는 것을 방지할 수 있다.
허용 가능한 임계치를 초과하는 누설 전류들을 갖는 메모리 시스템 내의 비트 라인들을 식별하도록 자가 테스트 동작을 수행할 수 있는 메모리 시스템을 제공한다.
도 1은 메모리 어레이 및 개선된 감지 회로의 일 실시예를 도시한다.
도 2는 메모리 어레이 및 개선된 감지 회로의 다른 실시예를 도시한다.
도 3은 1 비트에 대한 감지 회로의 일 실시예를 도시한다.
도 4는 허용 불가능한 누설 전류를 갖는 비트 라인을 식별하기 위한 자가 테스트 회로를 갖는 감지 회로의 일 실시예를 도시한다.
이제 도 1을 참조하여 일 실시예가 설명될 것이다. 메모리 시스템(100)은 어레이(30) 및 어레이(40)를 포함하는데, 이들은 전형적으로 플로팅 게이트 메모리 셀들의 메모리 어레이들과 동일하다. 어드레스 라인들(80)은 판독 또는 기록 동작이 적용되는 메모리 위치의 어드레스 신호들을 전달한다. 어드레스 디코더(10) 및 어드레스 디코더(20)는 어드레스 라인들(80) 상에서 전달된 어드레스를 디코딩하며, 데이터의 워드가 정확한 위치로부터 판독되거나 또는 데이터의 워드가 정확한 위치에 기록되도록 어레이(30) 또는 어레이(40) 내의 적절한 워드 라인 및 비트 라인을 활성화시킨다. 이러한 동작의 일부분으로서, 어드레스 디코더(10)는 비트 라인 멀티플렉서(50)를 제어하고, 어드레스 디코더(20)는 비트 라인 멀티플렉서(60)를 제어한다.
일례로서, 어레이(30) 내의 특정 어드레스의 판독 동작 동안, 적절한 워드 라인 X 및 비트 라인 Y가 어레이(30) 내에서 활성화될 것이고, 비트 라인 멀티플렉서(50)는 비교기(70)로의 입력으로서 어레이(30) 내의 그 위치로부터의 워드(95)를 출력할 것이다. 동시에, 어레이(40)에 대한 모든 워드 라인들이 오프 상태로 되는데, 그 이유는 판독 동작이 어레이(40)를 관련시키지 않기 때문이다. 어레이(30) 내에서 활성화된 동일한 비트 라인 Y가 어레이(40) 내에서 활성화되고, 비트 라인 멀티플렉서(60)는 비교기(70)로의 입력으로서 비트 라인 Y로부터의 워드(96)를 출력한다. 어레이(40)에 대해 워드 라인이 활성화되지 않았기 때문에, 워드(96)는 어레이(40) 내에 저장된 데이터를 구성하지 않을 것이지만, 오히려 비트 라인 멀티플렉서(60) 내에 저장된 사전충전 전압을 나타낸다. 이러한 전압은 비교기(70)에 의해 기준 전압으로서 사용된다. 비교기(70)는 워드(95)와 워드(96)를 비교할 것이다. 당업자는, 워드(95)가 하나 이상의 비트들을 포함하고 워드(96)가 하나 이상의 비트들을 포함한다는 것을 이해할 것이다. 비교기(70)는 워드(95) 내의 그리고 워드(96) 내의 각각의 비트에 대한 비교기 회로를 포함한다. 즉, 워드(95) 및 워드(96)가 각각 8 비트인 경우, 비교기(70)는 8개의 비교기 회로들을 포함할 것이고, 여기서 각각의 비교기 회로는 워드(95)로부터의 1 비트를 워드(96) 내의 동일한 위치에 있는 1 비트와 비교할 것이다. 출력 라인(90)은 각각의 비트 쌍의 비교 결과를 포함한다.
워드(95) 내의 비트가 워드(96) 내의 대응 비트를 초과하는 경우, 그것은 "0"으로 해석되고, 출력 라인(90)은 그 위치에서 "0"을 포함할 것이다. 워드(95) 내의 비트가 워드(96) 내의 대응 비트 이하인 경우, 그것은 "1"로 해석되고, 출력 라인(90)은 그 위치에서 "1"을 포함할 것이다.
당업자는, 도 1의 실시예가, 대체로 각각의 판독 동작에 따라 변화하는 전류 어드레스의 비트 라인이 변화할 때마다, 비트 라인 멀티플렉서(50) 및 비트 라인 멀티플렉서(60)에 의한 스위칭 동작을 요구한다는 것을 이해할 것이다.
이제 도 2를 참조하여 다른 실시예가 설명될 것이다. 도 1로부터의 동일한 구조물들 중 많은 것들이 사용되며, 도 1에서와 동일하게 번호를 붙인 경우에는, 다시 설명되지 않을 것이다. 어드레스 디코더(110) 및 어드레스 디코더(120)는 각각 어드레스 디코더(10) 및 어드레스 디코더(20)의 수정된 버전들이다. 구체적으로, 판독 동작 동안, 판독 중이 아닌 어레이와 관련된 어드레스 디코더는 고정 비트 라인이 그 어레이 내에서 활성화되게 할 것이다. 전술한 동일한 예에서, 비트 라인 멀티플렉서(50)는 여전히 워드 라인 X 및 비트 라인 Y로부터의 워드(95)(판독되려는 어드레스에 있는 워드임)를 출력할 것이지만, 비트 라인 멀티플렉서는 이제 비트 라인 Z로부터의 워드(97)를 출력할 것이고, 임의의 위치로부터의 데이터가 어레이(30)로부터 판독될 때마다 그렇게 할 것이다. 어레이(40)에 대해 워드 라인이 활성화되지 않았기 때문에, 워드(96)는 어레이(40) 내에 저장된 데이터를 구성하지 않을 것이지만, 오히려 비트 라인 멀티플렉서(60) 내에 저장된 사전충전 전압을 나타낸다. 유사하게, 데이터가 어레이(40) 내의 임의의 위치로부터 판독될 때마다, 비트 라인 멀티플렉서(50)는 비트 라인 Z로부터의 워드를 출력할 것이다. 즉, 동일한 비트 라인 위치가 각각의 비교에 이용되는데, 이는 도 1의 실시예에서 유발되었을 임의의 스위칭 동작 및 관련 전력 소비를 제거한다.
비트 라인 Z는 어레이(30) 또는 어레이(40) 내의 임의의 실제 메모리 위치에서는 결코 사용되지 않는 "더미(dummy)" 라인일 수 있거나, 또는 그것은 어레이(30) 또는 어레이(40) 내의 실제 메모리 위치들에서 사용되는 비트 라인일 수 있다. 도 1의 실시예에서와 같이, 메모리 시스템(200)은 비교기(70)를 사용하여 워드(95)와 워드(96)를 비교하여, 출력 라인(90) 상에 나타나는 출력을 생성한다.
도 1 및 도 2의 비교기(70)는 도 3을 참조하여 설명되지는 않을 것이다. 도 3은 1 비트에 대한 비교기(70)를 도시한다. 이러한 회로는 다른 비트들에 대해 중복될 수 있다는 것이 이해된다. 도 3은 적절한 워드 라인 및 비트 라인이 판독 동작을 위해 선택된 셀(330)을 선택하도록 활성화되었다는 것을 상정하는데, 이러한 예에서 선택된 셀(330)은 어레이(30) 내의 셀일 수 있다. 선택된 셀(340)은 어레이(30) 내의 선택된 셀(310)과 동일한 워드 라인 및 비트 라인에 대응하는 어레이(40) 내의 셀이다.
PMOS 트랜지스터(210)는 기준 셀(도시되지 않음)로부터의 전류 미러이고, 그에 따라 기준 셀에 존재하는 전류를 미러링한다. PMOS 트랜지스터(230)는 PMOS 트랜지스터(210)에 대한 캐스케이드 디바이스이다. PMOS 트랜지스터(210)의 소스 및 PMOS 트랜지스터(220)의 소스는 전압원인 VDD에 각각 접속된다. 이러한 실시예에서, VDD는 1.8 볼트의 전압을 생성하지만, 당업자는 VDD가 다른 전압들을 생성할 수 있다는 것을 이해할 것이다. PMOS 트랜지스터(210)의 드레인은 PMOS 트랜지스터(230)의 소스에 접속된다.
PMOS 트랜지스터(220) 및 PMOS 트랜지스터(240)는 PMOS 트랜지스터(210) 및 PMOS 트랜지스터(230)와 기생 부하 밸런싱(parasitic load balancing)을 수행하도록 기능하는 "더미" 디바이스를 함께 형성한다.
선택된 셀(330)은 판독될 메모리 어레이(30) 내의 셀이다. 선택된 셀(340)은, 도 1 및 도 2에 대해 전술한 바와 같이, 또한 "판독"되는 메모리 어레이(40) 내의 셀이다. PMOS 트랜지스터(210)와 선택된 셀(330) 사이의 전류 차이는 선택된 셀(330)에 저장된 값에 따라 노드(320)를 충전시키거나 또는 방전시킬 것이다. 그러나, 노드(310)는 불변 상태로 유지될 것이고, 그에 따라 신뢰할 수 있는 기준점으로서 기능한다.
PMOS 트랜지스터(250) 및 PMOS 트랜지스터(260)는 ATDb 신호에 의해 제어되는데, 이러한 신호는 어드레스 전이 검출(ATD) 신호의 상보물(complement)이다. ATD 신호는 판독 사이클의 시작 시에 인가되고, 판독 동작을 위해 (다른 어딘가에서) 새로운 어드레스를 래치하는 데 이용될 수 있다. 따라서, PMOS 트랜지스터(250) 및 PMOS 트랜지스터(260)는 판독 동작의 시작 시에 턴온된다. PMOS 트랜지스터(250)의 소스 및 트랜지스터(260)의 소스는 사전충전 동작 동안에 사용되는 전압인 VBL에 접속된다. 이러한 실시예에서, VBL은 0.5 내지 1.0 볼트의 범위에 있는 전압을 생성하지만, 당업자는 다른 전압들이 VBL에 사용될 수 있다는 것을 이해할 것이다. 노드(310) 및 노드(320)는 PMOS 트랜지스터(250) 및 PMOS 트랜지스터(260)가 턴온될 때 판독 동작의 시작 시에 사전충전된다. 그 시간 동안, PMOS 트랜지스터(280) 및 NMOS 트랜지스터(270)는, 그들의 게이트들이 ATDb 및 ATD 신호들에 의해 각각 제어됨에 따라 또한 턴온되고, 이는 PMOS 트랜지스터(280) 및 NMOS 트랜지스터(270)를 통해 노드들(320, 310)을 접속시킬 것이다.
PMOS 트랜지스터(250) 및 PMOS 트랜지스터(260)가 턴오프될 때, 노드(320) 및 노드(310)는 사전충전 전압을 홀딩할 것이고, 노드(320)의 기생 커패시턴스 및 노드(310)의 기생 커패시턴스는 그 사전충전 전압을 유지시킬 것이다. PMOS 트랜지스터(250) 및 PMOS 트랜지스터(260)가 턴오프된 후, PMOS 트랜지스터(210) 및 PMOS 트랜지스터(220)가 턴온된다. 선택된 셀(330)이 "0"을 저장하고 있는 경우, 노드(320)에서의 전압은 사전충전 전압으로부터 대략 0 볼트의 전압으로 감소할 것이다. 선택된 셀(330)이 "1"을 저장하고 있는 경우, 노드(320)에서의 전압은 사전충전 전압으로부터 대략 VDD의 전압으로 증가할 것이다.
노드(320) 및 노드(310)는 비교기(290)로의 입력들이다. 노드(310)가 노드(320) 이상인 경우, 비교기(290)는 "0"을 출력할 것인데, 이는 선택된 셀(330)이 "1'을 저장하고 있음을 의미하는 것으로 해석될 수 있다. 노드(310)가 노드(320) 미만인 경우, 비교기(290)는 "1"을 출력할 것인데, 이는 선택된 셀(330)이 "0'을 저장하고 있음을 의미하는 것으로 해석될 수 있다.
이와 같이, 도 2 및 도 3의 시스템은 선택된 셀(330) 내에 저장된 비트를 판정하는 감지 회로이다. 선택된 전압/전류와 동일한 디바이스들(여기서, PMOS 트랜지스터(240)와 노드(330), 및 동일한 비트 라인에 있는 다른 셀들에 대한 동일한 구조물들)을 사용하는 것으로부터 이점이 도출된다. 종래 기술의 시스템들에 비해 추가적인 전력이 또한 절감되는데, 그 이유는 이러한 시스템이 종래 기술의 시스템들에서와 같은 임의의 비트 라인 클램핑 회로들을 사용하지 않기 때문이다.
도 2 및 도 3의 시스템은 잡음 여유도(noise immunity)의 추가적인 이점을 갖는다. 어레이들(30, 40)이 대칭적이고 도 3의 감지 회로가 대칭적이기 때문에, 임의의 공통 잡음이 최소화될 것이다.
다른 실시예가 도 4에 도시되어 있다. 도 4의 시스템은 도 3의 컴포넌트들을 포함하는데, 이들은 도 3에서와 같이 번호가 붙여지고 도 3에서와 동일한 동작들을 수행한다. 도 4의 시스템은 또한 허용 불가능한 레벨들의 누설을 디스플레이하는 비트 라인들을 식별하는 데 사용될 수 있는 일부 추가적인 컴포넌트들을 포함한다.
실제로 운용되는 제조 또는 동작 동안에 자가 테스트가 수행될 수 있다. 이러한 모드에서, 모든 메모리 셀들이 소거되고, 모든 워드 라인들이 디스에이블된다. 한번에 각각의 어레이 내의 하나의 비트 라인이 선택되고, 도 4의 회로가 각각의 선택된 비트 라인에 있는 하나의 선택된 셀을 테스트하는 데 사용된다. 선택된 비트 라인 내의 모든 다른 비트에 동일한 회로들이 사용될 수 있다는 것을 이해할 것이다.
도 4의 회로에서, PMOS 트랜지스터(350)는 노드(310)에 DC 바이어스를 제공하도록 턴온된다. PMOS 트랜지스터의 소스는 VDD에 접속되고, 그의 드레인은 노드(310)에 접속된다. PMOS 트랜지스터(360)는 IREF로 지칭되는 기준 전류를 제공한다. PMOS 트랜지스터(360)의 파라미터들은 IREF가 비트 라인 내의 비트에 대한 누설 전류로서 허용 가능한 최대 레벨의 전류와 동등하게 되도록 선택된다. 모든 메모리 셀들이 소거되었기 때문에, 선택된 셀(330)은 "0"을 저장할 것이고, PMOS 트랜지스터는 턴온될 것이다.
PMOS 트랜지스터(350)에 의해 제공되는 DC 바이어스 전류는 레벨 IREF로 설정되는데, 이는 선택된 비트 라인에 대한 최대 허용 가능한 레벨의 누설 전류가 되도록 설정될 수 있다. 선택된 비트 라인의 실제 누설은 전류 ILEAK이다. 선택된 비트 라인에 누설이 없다면, ILEAK는 0 amp일 것이다. 이러한 자가 테스트 모드 동안, PMOS 트랜지스터(210) 및 PMOS 트랜지스터(230)는 턴오프된다. IREF와 ILEAK 사이의 전류 차이는 노드(320)를 충전시키거나 또는 방전시킬 것이다.
ILEAK > IREF인 경우, 노드(320)는 방전될 것이고, 이어서 비교기(290)가 출력(300)에 "1"을 출력할 것인데, 이는 허용 불가능한 양의 누설 전류의 존재를 나타낸다. 제어기(500)는 선택적으로 그 특정 비트 라인을 사용 불가능한 비트 라인으로 기록하도록 구성되고, 그 후, 제어기(400)는 동작 동안에 그 비트 라인을 리던던트(redundant) 비트 라인과 같은 다른 비트 라인으로 대체할 것이다.
ILEAK < IREF인 경우, 노드(330)는 충전될 것이고, 이어서 비교기(290)는 출력(300)에 "0"을 출력할 것인데, 이는 허용 가능한 레벨의 누설 전류의 존재를 나타낸다. 제어기(400)는 선택적으로 그 특정 비트 라인을 사용 가능한 비트 라인으로 기록하도록 구성된다.
이러한 방식으로, 메모리 어레이 내의 모든 비트 라인이 테스트될 수 있고, 허용 불가능한 레벨들의 누설을 갖는 비트 라인들이 식별될 수 있고, 그 후에 회피될 수 있다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술한 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (12)

  1. 메모리 시스템 내의 비트 라인과 관련된 누설 전류를 검출하기 위한 시스템으로서,
    기준 전류를 생성하기 위한 제1 회로;
    상기 비트 라인과 관련된 누설 전류를 생성하는 제2 회로;
    상기 제1 회로 및 상기 제2 회로에 커플링된 제1 노드;
    일정한 전압을 나타내는 제2 노드; 및
    입력으로서 상기 제1 노드 및 입력으로서 상기 제2 노드를 포함하는 비교기를 포함하고,
    상기 비교기의 출력은 상기 누설 전류가 상기 기준 전류를 초과하는지 여부를 나타내는, 시스템.
  2. 청구항 1에 있어서,
    상기 기준 전류는 상기 비트 라인에 대한 허용 가능한 누설 전류 레벨인, 시스템.
  3. 청구항 1에 있어서,
    제어기를 추가적으로 포함하는, 메모리 시스템.
  4. 청구항 3에 있어서,
    상기 제어기는 상기 비트 라인의 식별자를 저장하도록 구성되는, 메모리 시스템.
  5. 메모리 시스템 내의 비트 라인과 관련된 누설 전류를 검출하는 방법으로서,
    제1 노드에 기준 전류를 생성하는 단계;
    상기 제1 노드에 상기 비트 라인과 관련된 누설 전류를 생성하는 단계;
    제2 노드에 일정한 전압을 생성하는 단계; 및
    상기 제1 노드의 전압과 상기 제2 노드의 전압을 비교하고, 상기 누설 전류가 상기 기준 전류를 초과하는지 여부를 나타내는 출력 전압을 생성하는 단계를 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 기준 전류는 상기 비트 라인에 대한 허용 가능한 누설 전류 레벨인, 방법.
  7. 청구항 6에 있어서,
    상기 비트 라인을 식별하는 단계를 추가적으로 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 비트 라인의 식별자를 제어기에 저장하는 단계를 추가적으로 포함하는, 방법.
  9. 청구항 7에 있어서,
    상기 메모리 시스템의 동작 동안에 상기 비트 라인을 제2 비트 라인으로 대체하는 단계를 추가적으로 포함하는, 방법.
  10. 청구항 5에 있어서,
    상기 메모리 시스템은 메모리 셀들의 제1 어레이 및 메모리 셀들의 제2 어레이를 포함하는, 방법.
  11. 청구항 10에 있어서,
    상기 비트 라인은 메모리 셀들의 상기 제1 어레이 내에 있는, 방법.
  12. 메모리 디바이스에서 사용하기 위한 감지 회로로서,
    워드 라인 및 제1 비트 라인에 대응하는 선택 메모리 셀을 포함하는 메모리 셀들의 제1 어레이;
    제2 비트 라인에 대응하는 복수의 메모리 셀들을 포함하는 메모리 셀들의 제2 어레이;
    상기 복수의 메모리 셀들과 관련된 사전충전 회로, 및 제1 입력과 제2 입력 및 출력을 갖는 비교기를 포함하는 감지 회로; 및
    누설 전류의 레벨을 테스트하고, 허용 불가능한 레벨의 누설 전류를 가지는 비트 라인을 식별하는 제어기;를 포함하고,
    허용 불가능한 레벨의 누설 전류를 가지는 비트 라인이 상기 제2 비트 라인으로부터 제외되도록, 상기 비교기의 제2 입력에 접속되는 상기 제2 비트 라인이 상기 제어기에 의하여 선택되는, 감지 회로.
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