KR20170101304A - 반도체 장치 - Google Patents

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히데아키 가타야마
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Abstract

반도체 기판(1)상의 활성 영역에 마련된 1개 이상의 게이트 핑거(20)와, 활성 영역에 마련되고, 게이트 핑거(20)를 사이에 두고 교대로 배치된 소스 핑거(30) 및 드레인 핑거(40)를 구비한 반도체 장치에 있어서, 게이트 핑거(20)의 입력 단자(21a)로부터 입력되는 신호의 주파수에 있어서 유도성 임피던스가 되고, 해당 게이트 핑거(20)의 해당 입력 단자(21a)의 접속 위치로부터 떨어진 개소에서 해당 게이트 핑거에 직접 또는 간접적으로 접속된 종단 회로(60)를 구비했다.

Description

반도체 장치
본 발명은, 고주파 전력 증폭기에 이용되는 전계 효과형 트랜지스터(FET : Field effect transistor) 등의 반도체 장치에 관한 것이다.
종래부터, 1개 이상의 게이트 핑거를 사이에 두고 소스 핑거 및 드레인 핑거가 교대로 평행하게 배치된 FET가 알려져 있다(예컨대 비 특허 문헌 1 참조).
(선행 기술 문헌)
(비 특허 문헌)
(비 특허 문헌 1) 후쿠타 마스미 저 "GaAs 전계 효과 트랜지스터의 기초"
그렇지만, 종래의 FET에서는, 비 특허 문헌 1에도 나타내어지고 있는 대로, 1 셀 내에 있어서, 신호의 파장에 기인하는 전압 분포가 생긴다고 하는 과제가 있었다. 그 결과, 셀 내의 일부분이 동작하지 않고, FET의 성능이 저하하는 경우가 있었다.
본 발명은, 상기와 같은 과제를 해결하기 위해 이루어진 것으로, 반도체 장치의 1 셀 내의 전압을 균일화할 수 있는 반도체 장치를 제공하는 것을 목적으로 하고 있다.
본 발명과 관련되는 반도체 장치는, 반도체 기판상의 활성 영역에 마련된 1개 이상의 게이트 핑거와, 활성 영역에 마련되고, 게이트 핑거를 사이에 두고 교대로 배치된 소스 핑거 및 드레인 핑거를 구비한 반도체 장치에 있어서, 게이트 핑거의 입력 단자로부터 입력되는 신호의 주파수에 있어서 유도성 임피던스가 되고, 해당 게이트 핑거의 해당 입력 단자의 접속 위치로부터 떨어진 개소에서 해당 게이트 핑거에 직접 또는 간접적으로 접속된 종단 회로를 구비한 것이다.
본 발명에 의하면, 상기와 같이 구성했으므로, 반도체 장치의 1 셀 내의 전압을 균일화할 수 있다.
도 1은 본 발명의 실시의 형태 1과 관련되는 FET의 구성을 나타내는 사시도이다.
도 2는 본 발명의 실시의 형태 1과 관련되는 FET의 구조 패턴을 나타내는 도면이다.
도 3은 본 발명의 실시의 형태 1에 있어서의 종단 회로의 구성의 예를 나타내는 도면이다.
도 4는 본 발명의 실시의 형태 1과 관련되는 FET의 효과를 나타내는 도면이다.
도 5는 종래의 FET에서의 1 게이트 핑거 내의 전압 분포의 해석 결과의 예를 나타내는 도면이다.
도 6은 본 발명의 실시의 형태 1과 관련되는 FET에서의 1 게이트 핑거 내의 전압 분포의 해석 결과의 예를 나타내는 도면이다.
도 7은 본 발명의 실시의 형태 1과 관련되는 FET에서의 입력 어드미턴스의 해석 결과의 예를 나타내는 도면이다.
도 8은 본 발명의 실시의 형태 1에 있어서의 종단 회로의 다른 구성의 예를 나타내는 도면이다.
도 9는 도 8에 나타내는 종단 회로에 있어서, 규격화한 입력 임피던스의 허수부와, 선로 파장의 관계를 나타내는 도면이다.
도 10은 도 8에 나타내는 종단 회로에 있어서, 입력 임피던스의 허수부가 양이 되는 선로 파장의 하한 및 상한을 Z0ωC에 관하여 구한 결과를 나타내는 도면이다.
도 11은 본 발명의 실시의 형태 1에 있어서의 종단 회로의 다른 구성의 예를 나타내는 도면이다.
도 12는 본 발명의 실시의 형태 1에 있어서의 종단 회로의 다른 구성의 예를 나타내는 도면이다.
도 13은 본 발명의 실시의 형태 1에 있어서의 종단 회로의 다른 구성의 예를 나타내는 도면이다.
도 14는 도 13에 나타내는 종단 회로의 저항 및 인덕턴스의 전압 불균일성과 MAGMSG의 해석 결과의 예를 나타내는 도면이다.
도 15는 본 발명의 실시의 형태 1에 있어서의 종단 회로의 입력 임피던스에 관하여 효과가 있는 범위를 스미스 차트 위에 투사한 도면이다.
도 16은 본 발명의 실시의 형태 1과 관련되는 FET에서의 극저주파 영역의 K 값의 해석 결과의 예를 나타내는 도면이다.
도 17은 본 발명의 실시의 형태 2와 관련되는 FET의 구조 패턴을 나타내는 도면이다.
도 18은 본 발명의 실시의 형태 2와 관련되는 FET에서의 1 게이트 핑거 내의 전압 분포의 해석 결과의 예를 나타내는 도면이다.
도 19는 본 발명의 실시의 형태 2에 있어서의 종단 회로의 접속 방법 및 접속 위치를 변경한 경우의 고주파 특성의 해석 결과의 예를 나타내는 도면이다.
도 20은 본 발명의 실시의 형태 2와 관련되는 FET의 다른 구조 패턴을 나타내는 도면이다.
도 21은 도 20에 나타내는 반도체 장치에 있어서의 고주파 특성의 해석 결과의 예를 나타내는 도면이다.
도 22는 본 발명의 실시의 형태 2에 있어서의 종단 회로의 구성의 예를 나타내는 도면이다.
도 23은 본 발명의 실시의 형태 3과 관련되는 FET의 구조 패턴을 나타내는 도면이다.
도 24는 본 발명의 실시의 형태 3과 관련되는 FET에서의 1 게이트 핑거 내의 전압 분포의 해석 결과의 예를 나타내는 도면이다.
도 25는 본 발명의 실시의 형태 3과 관련되는 FET에서의 고주파 특성의 해석 결과의 예를 나타내는 도면이다.
도 26은 본 발명의 실시의 형태 4와 관련되는 FET의 구조 패턴을 나타내는 도면이다.
도 27은 본 발명의 실시의 형태 5와 관련되는 FET의 구조 패턴을 나타내는 도면이다.
도 28은 본 발명의 실시의 형태 5와 관련되는 FET에서의 1 게이트 핑거 내의 전압 분포의 해석 결과의 예를 나타내는 도면이다.
이하, 본 발명의 실시의 형태에 대하여 도면을 참조하면서 상세하게 설명한다.
실시의 형태 1.
도 1은 본 발명의 실시의 형태 1과 관련되는 FET의 구성을 나타내는 사시도이다. 또 이하에서는, 반도체 장치로서, 고주파 전력 증폭기에 이용되는 FET를 예로 설명을 행하지만, 이것에 한하는 것은 아니다.
이 FET의 반도체 기판(1)상에는, 활성 영역에, 1개 이상의 게이트 핑거(20)가 배치되고, 소스 핑거(30)와 드레인 핑거(40)가 게이트 핑거(20)를 사이에 두고 교대로 평행하게 배치되어 있다. 도 1에서는, 게이트 핑거(20), 소스 핑거(30) 및 드레인 핑거(40)가 1개씩 평행하게 배치되어 있다. 또 도 1에 있어서, 부호 2는 그라운드이다. 또한, 게이트 핑거(20)의 게이트 폭을 Wgu로 하고 있다.
게이트 핑거(20)는, 일단측(핑거 방향 x=0)에 입력 단자(21a)를 갖고, 이 입력 단자(21a)가 신호원(50)에 전기적으로 접속되어 있다. 또한, 소스 핑거(30)는, 일단측(핑거 방향 x=0)의 단자(31a)를 거쳐서 접지되어 있다. 또한, 드레인 핑거(40)는, 타단측(핑거 방향 x=Wgu)에, 외부 회로(도시하지 않음)에 전기적으로 접속되는 접속 단자(41b)를 갖고, 이 접속 단자(41b)로부터 증폭된 신호가 출력된다.
또한, 게이트 핑거(20)는, 타단측(핑거 방향 x=Wgu)의 단자(21b)가, 즉 입력 단자(21a)의 접속 위치로부터 떨어진 단부가, 본원 발명의 특징인 종단 회로(60)에 접속되어 있다. 이 종단 회로(60)는, 입력 단자(21a)로부터 게이트 핑거(20)에 입력되는 신호의 주파수에 있어서, 유도성 임피던스가 되는 회로이다. 즉, 상기 신호 주파수에 있어서, 입력 임피던스의 허수부가 양이 되는 회로이다.
도 2는 본 발명의 실시의 형태 1과 관련되는 FET의 구조 패턴을 나타내는 도면이다. 도 2에서는, FET의 반도체 기판(1)상의 활성 영역에, 1개의 게이트 핑거(20)가 배치되고, 각각 1개씩의 소스 핑거(30)와 드레인 핑거(40)가 게이트 핑거(20)를 사이에 두고 평행하게 배치되어 있다. 즉, 도 2에서는, FET가 1 핑거 트랜지스터에 구성된 경우를 나타내고 있다.
이 도 2에 나타내는 FET에 있어서, 소스 핑거(30)는, 소스 전극(32)(도 1에 나타내는 단자(31a)에 상당)을 거쳐서 접지되어 있다. 또한, 게이트 핑거(20)는, 게이트 패드(22)(도 1에 나타내는 입력 단자(21a)에 상당)를 거쳐서 신호원(50)(도 2에서는 도시하지 않음)에 전기적으로 접속된다. 또한, 드레인 핑거(40)는, 드레인 패드(42)(도 1에 나타내는 접속 단자(41b)에 상당)를 거쳐서 외부 회로에 전기적으로 접속된다.
도 2에 나타내는 구성은, 일반적인 1 핑거 트랜지스터이다. 이것에 대하여, 필요한 출력 전력을 얻기 위해, 상기 1 핑거 트랜지스터를, 핑거 방향 또는 그것과는 수직인 방향으로 주기적으로 배치한 구성으로 하더라도 좋다.
그리고, 도 2에 나타내는 바와 같이, 실시의 형태 1과 관련되는 FET에서는, 1 핑거 트랜지스터의 게이트 핑거(20), 또는 주기적으로 배치된 1 핑거 트랜지스터의 1 주기분의 게이트 핑거(20)에 있어서, 게이트 패드(22)의 접속 위치로부터 떨어진 단부에, 종단 회로(60)가 접속되어 있다.
다음으로, 종단 회로(60)의 구성의 예를 도 3에 나타낸다.
도 3에 나타내는 종단 회로(60)는, 코일(601) 및 콘덴서(DC 블록용 콘덴서)(602)로 구성되어 있다. 도 2에서는, 도 3에 나타내는 종단 회로(60)를 이용한 경우를 나타내고 있다.
코일(601)은, 일단에 게이트 핑거(20)측(도 2의 예에서는 게이트 핑거(20)의 단부)에 접속되는 접속 단자(603)를 갖는 것이다. 이 코일(601)은, 코일(601) 자신이 갖는 인덕턴스를 이용하여, 종단 회로(60)의 임피던스를 신호 주파수에 있어서 유도성으로 하는 기능을 갖는다.
콘덴서(602)는, 일단이 코일(601)의 접속 단자(603)측과는 반대쪽인 타단에 직렬 접속되고, 타단이 접지된 것이다. 이 콘덴서(602)는, 주로, 게이트에 가하는 바이어스 직류 전압이 단락되지 않도록 기능한다.
또 도 3에 나타내는 배치에 한하는 것이 아니고, 코일(601)과 콘덴서(602)의 배치를 반대로 하더라도 좋다.
또 실시의 형태 1에서는, 신호 주파수에 있어서 유도성 임피던스가 되는 종단 회로(60)를, 게이트 핑거(20)의 단부(핑거 방향 x=Wgu)에서 접속하는 것을 특징으로 하고 있다. 그 때문에, 종단 회로(60)의 구성은 다양한 형태가 있고, 도 3 이외의 구성의 예에 대해서는 후술한다.
다음으로, 실시의 형태 1과 관련되는 FET에 의한 고주파 특성의 일례로서, FET를 안정적으로 실현할 수 있는 최대의 이득(이하, MAGMSG)의 해석 결과의 예를 도 4에 나타낸다. 도 4의 해석에서는, 도 3에 나타내는 종단 회로(60)를 이용했다. 또한, 도 4에 있어서, 실선은 실시의 형태 1과 관련되는 FET에 의한 주파수 특성이고, 파선은 종래의 FET에 의한 주파수 특성이다.
이 도 4에 나타내는 바와 같이, 종래의 FET에 있어서 고주파 영역(약 30㎓ 이상)에서 저하하고 있던 이득이, 실시의 형태 1과 관련되는 FET에서는 개선되고 있는 것을 알 수 있다.
다음으로, 종래의 FET에서의 1 게이트 핑거(20) 내의 전압 분포의 해석 결과의 예를 도 5에 나타낸다. 도 5의 해석에서는, SiC 기판상의 GaN에 게이트 길이 0.25㎛, 게이트 폭(Wgu) 100㎛의 FET를 형성하고, 해석 주파수를 30㎓로 한 경우를 나타내고 있다. 또한, 도 5에 있어서, 실선은 규격화한 전압 진폭의 분포이고, 파선은 규격화한 전압 위상의 분포이다.
이 도 5에 나타내는 바와 같이, 종래의 FET에서는, 게이트 핑거(20) 내에서의 전압 진폭의 변동이 약 0.5가 되고, 전압 위상의 변동이 약 40°가 되고 있다.
다음으로, 실시의 형태 1과 관련되는 FET에서의 1 게이트 핑거(20) 내의 전압 분포의 해석 결과의 예를 도 6에 나타낸다. 도 6의 해석에서는, 도 5의 해석 조건과 동일하게 되어 있지만, 도 3에 나타내는 종단 회로(60)를 이용하고, 정전 용량 무한대의 콘덴서(602)와, 0.3nH의 인덕턴스의 코일(601)을 이용했다. 또한, 도 6에 있어서, 실선은 규격화한 전압 진폭의 분포이고, 파선은 규격화한 전압 위상의 분포이다.
이 도 6에 나타내는 바와 같이, 실시의 형태 1과 관련되는 FET에서는, 게이트 핑거(20) 내에서의 전압 진폭의 변동이 약 0.2가 되고, 전압 위상의 변동이 약 10°가 되고 있다. 즉, 도 5에 나타내는 종래의 FET에서의 해석 결과의 예와 비교하여, 게이트 핑거(20) 내의 전압 분포가 균일하게 되어 있다. 그리고, 그 하나의 효과로서, 도 4에 나타낸 고주파 영역에서의 이득의 개선을 얻을 수 있다.
또한, 실시의 형태 1과 관련되는 FET의 부차적 효과로서, 입력 어드미턴스의 저감이 있다.
FET는, 고주파에 있어서, FET 자신이 갖는 게이트-소스간 용량의 영향에 의해 입력 어드미턴스가 높아진다. FET를 증폭기로서 이용하는 경우, 입력 어드미턴스가 높은 FET에서는 임피던스 정합비가 높아지고, 증폭기가 양호한 특성을 나타내는 주파수 범위에 악영향을 미친다.
실시의 형태 1과 관련되는 FET에서의 입력 어드미턴스의 계산 결과의 예를 도 7에 나타낸다. 도 7에 있어서, 일점쇄선은 종래의 FET에서의 입력 어드미턴스(0.053S)이고, 실선은 실시의 형태 1과 관련되는 FET에서의 입력 어드미턴스의 계산 결과의 예이고, 가로축은 종단 회로(60)에 있어서의 코일(601)의 인덕턴스이다.
이 도 7에 나타내는 바와 같이, 실시의 형태 1의 FET에서는, 종래의 FET에 대하여, 입력 어드미턴스를 저하시킬 수 있는 것을 알 수 있다. 또한, 실시의 형태 1의 FET에서는, 입력 어드미턴스를 가장 낮출 수 있는 인덕턴스가 존재한다. 그리고, 코일(601)로서, 이 입력 어드미턴스를 최저로 하는 인덕턴스보다 높은 값의 것을 선정함으로써, 면적 효율을 향상시킬 수 있다.
다음으로, 종단 회로(60)의 다른 구성의 예를 도 8, 11~13에 나타낸다.
도 8에 나타내는 종단 회로(60)는, 도 3에 있어서 유도성 부하를 실현하기 위해 이용한 코일(601)을, 전송 선로(604)로 대체한 것이다.
전송 선로(604)는, 일단에 게이트 핑거(20)측에 접속되는 접속 단자(603)를 갖고, 선로 길이 l이 신호 주파수에 있어서의 반파장 이하의 길이(0<l<λg/2)로 구성된 것이다.
또, 콘덴서(602)는, 일단이 전송 선로(604)의 타단에 직렬 접속되어 있다.
여기서, 전송 선로(604)의 선로 길이 l은, 전송 선로 이론에 근거하여 설계된다.
즉, 선로 길이 l의 저손실의 전송 선로(604)의 종단에 용량 C의 콘덴서(602)가 접속된 경우, 입력 임피던스의 허수부 Im{Zin}은 아래의 식 (1)로 나타내어진다.
Figure pct00001
또 식 (1)에 있어서, Z0은 특성 임피던스이고, ω는 각주파수이고, β는 위상 상수이다.
또한, 식 (1)의 입력 임피던스의 허수부를 특성 임피던스로 규격화하면, 아래의 식 (2)가 된다.
Figure pct00002
이 식 (2)로부터도 분명한 바와 같이, Z0ωC의 값에 의해 입력 임피던스의 허수부가 양이 되는 범위 βl이 변동한다.
도 8에 나타내는 종단 회로(60)에 있어서, 규격화한 임피던스의 허수부와 전송 선로(604)의 선로 파장의 관계를 도 9에 나타낸다. 도 9에 있어서, 실선은 용량이 큰 콘덴서(602)를 상정한 경우(Z0ωC=100), 파선은 용량이 중간 정도인 콘덴서(602)를 상정한 경우(Z0ωC=1), 이점쇄선은 용량이 작은 콘덴서(602)를 상정한 경우(Z0ωC=0.01)를 나타내고 있다.
이 도 9에 나타내는 바와 같이, 콘덴서(602)의 용량에 의해, 입력 임피던스의 허수부가 양이 되는 범위가 변동한다.
또한, 도 8에 나타내는 종단 회로(60)에 있어서, 입력 임피던스의 허수부가 양이 되는 전송 선로(604)의 선로 파장의 하한 및 상한을 Z0ωC에 관하여 구한 결과를 도 10에 나타낸다. 또 도 10에 있어서 선로 파장의 하한을 파선으로 나타내고, 상한을 실선으로 나타내고 있다.
이 도 10에 나타내는 바와 같이, 사용하는 콘덴서(602)의 용량이 결정되지 않은 상태에서는, 선로 길이 l의 범위는 0<l<λg/2가 된다.
콘덴서(602)에 반파장 이하의 선로 길이의 전송 선로(604)를 접속한 회로는, 정전 용량과 선로 길이를 적절히 선택함으로써, 도 3과 동등한 동작을 한다. 이것에 의해, 종단 회로(60)의 유도성 임피던스를 실현할 수 있다.
또한, 도 8에 나타내는 배치에 한하는 것이 아니고, 전송 선로(604)와 콘덴서(602)의 배치를 반대로 하더라도 좋다.
도 11에 나타내는 종단 회로(60)는, 전송 선로(605)로 구성되어 있다.
전송 선로(605)는, 일단에 게이트 핑거(20)측에 접속되는 접속 단자(603)를 갖고, 타단이 개방되고, 선로 길이 l이 신호 주파수에 있어서의 4분의 1 파장 이상 또한 반파장 이하의 길이(λg/2<l<λg/4)로 구성된 것이다. 이 구성에 의해서도, 종단 회로(60)의 유도성 임피던스를 실현할 수 있다.
도 12에 나타내는 종단 회로(60)는, 도 3에 나타내는 구성에, 저항(606) 및 게이트 바이어스 단자(607)를 추가한 것이다.
저항(606)은, 일단이 코일(601)과 콘덴서(602)의 접속점에 접속된 것이다. 또한, 게이트 바이어스 단자(607)는, 저항(606)의 타단에 접속되고, 게이트 바이어스를 공급하는 것이다.
도 12에 나타내는 종단 회로(60)를 이용함으로써, FET에서의 저주파 영역에 있어서의 발진에 대하여 안정성이 개선된다.
도 13에 나타내는 종단 회로(60)는, 도 3에 나타내는 구성에, 저항(제 2 저항)(608)을 추가한 것이다.
저항(608)은, 종단 회로(60)의 주 회로 부분에 직렬 접속된 것이다. 도 13에서는, 코일(601)과 콘덴서(602)의 사이에 삽입되어 있다.
도 13에 나타내는 종단 회로(60)는, 신호 주파수의 입력 전력의 일부를 저항(608)에서 소비하는 구성이고, 도 3, 8, 11, 12에 나타내는 종단 회로(60)보다 고주파 특성이 저하한다. 그렇지만, 종래의 반도체 장치와 같이 종단 회로(60)가 없는 구성과 비교하여, 도 13에 나타내는 종단 회로(60)를 마련함으로써, 게이트 전압의 분포가 저감되기 때문에, 고주파 특성이 개선된다.
여기서, 도 13에 나타내는 종단 회로(60)의 콘덴서(602)를 무한대로 하고, 저항(608)(R) 및 코일(601)의 인덕턴스 L을 변수로 하여 해석한 결과를 도 14에 나타낸다. 도 14(a)는 FET 내의 게이트 전압의 불균일성을 산출하여 등고선으로 나타낸 도면이다. 도 14(b)는 MAGMSG를 해석하여 등고선으로 나타낸 도면이다.
또, 도 14(a)에 나타내는 게이트 전압의 불균일성이란, 게이트 전압의 표준 편차를 게이트 전압의 평균치로 규격화한 값이다. 이 게이트 전압의 불균일성은, 작은 것이 바람직하고, 이상 상태에서 0이 되는 평가치이다. 또, R=0의 극한이, 도 3에 나타내는 종단 회로(60)와 동일한 값이 되는 조건이다. 또한, 도 14상의 파선은, 게이트 핑거(20)에 있어서의 특성 임피던스의 실수부를 나타내고 있다.
도 3에 나타내는 종단 회로(60)를 이용한 경우에는, 게이트 전압의 불균일성의 한계치는 0.104이고, MAGMSG는 10.88㏈이다. 한편, 종래의 반도체 장치와 같이 종단 회로(60)를 접속하지 않는 경우에는, 게이트 전압의 불균일성은 0.595이고, MAGMSG는 9.15㏈이다.
이것에 비하여, 도 13에 나타내는 구성에서는, 저항(608)이 0이 아닌 경우도, 종단 회로(60)를 접속하지 않는 경우와 비교하여, 대략, 게이트 전압의 불균일성이 적고, MAGMSG를 높게 할 수 있다.
게이트 전압의 불균일성에 관해서는, 도 13에 나타내는 종단 회로(60)의 저항(608)(R)을, 게이트 핑거(20)에 있어서의 특성 임피던스의 실수부보다 작은 범위로 함으로써, 특히 높은 개선을 확인할 수 있다. 또한, MAGMSG에 대해서도, 도 13에 나타내는 종단 회로(60)의 저항(608)(R)을, 게이트 핑거(20)에 있어서의 특성 임피던스의 실수부보다 작은 범위로 함으로써, 특히 높은 개선을 확인할 수 있다.
다음으로, 도 13에 나타내는 종단 회로(60)에 있어서, 본원 발명의 효과로서 확인할 수 있었던 임피던스 범위와, 특히 강한 효과를 확인할 수 있었던 임피던스 범위를, 스미스 차트 위에 반영시킨 도면을 도 15에 나타낸다.
이 도 15에 나타내는 바와 같이, 종단 회로(60)의 임피던스가, 실수축을 포함하는 스미스 차트의 상반부(도 15의 범위 1301, 1303)에 있을 때에 본원 발명의 효과가 있다. 또한, 특히 효과가 높은 것은, 종단 회로(60)의 임피던스가, 게이트 핑거(20)에 있어서의 특성 임피던스의 실수부 1302 이하가 되는 범위 1303이다. 상기 게이트 핑거(20)에 있어서의 특성 임피던스는, FET의 진정부의 단위 게이트 폭당 Y 파라미터의 성분 (1, 1)y11과 게이트 핑거(20)의 단위 게이트 폭당 임피던스 ZFin을 이용하여 아래의 식 (1)에 의해 정의된다.
Figure pct00003
다음으로, 도 13에 나타내는 종단 회로(60)에서의 부차적 효과에 대하여 설명한다.
도 13에 나타내는 종단 회로(60)를 이용한 경우, 저항(608)이 안정화의 역할을 한다.
신호 주파수의 주변의 주파수에서는, 입력 전력을 저항(608)이 소비하기 때문에 상상이 용이한데, 극저주파의 안정성이 개선됨을 알 수 있다. 예로서, 신호 주파수보다 충분히 낮다고 생각되는 1㎒의 안정성(K 값)에 대하여 해석한 결과를 도 16에 나타낸다.
도 16에서는, 도 13에 나타내는 종단 회로(60)의 저항(608)을 10Ω으로 하고, 종단 회로(60)의 콘덴서(602)의 정전 용량을 가로축으로 하고 있다. 또한, 도 16에 있어서, 실선은 본원 발명의 적용이 되는 x=Wgu에 종단 회로(60)를 접속한 경우이고, 파선은 본원 발명이 적용되지 않는 x=0에 종단 회로(60)를 접속한 경우이다.
이 도 16에 나타내는 바와 같이, 동일한 정전 용량을 이용한 경우에는, 본원 발명의 적용에 의해 안정성이 높아진다. 바꿔 말하면, 동일한 안정성을 얻기 위한 콘덴서(602)의 정전 용량을 낮게 실현할 수 있고, 콘덴서(602)의 정전 용량을 실현하는 스페이스를 작게 할 수 있는 효과가 있다. 도 16의 예에서는, 본원 발명의 적용에 의해, 동일한 안정성을 얻기 위한 콘덴서(602)의 정전 용량을 약 1/3로 할 수 있다.
또한, 종단 회로(60)의 콘덴서(602)에 관하여, 반도체의 접합 용량을 이용한 경우에도 마찬가지로 본원 발명의 효과를 얻을 수 있다. 반도체의 접합 용량을 이용한 경우, FET를 만드는 프로세스에 있어서 필요한 정전 용량을 얻을 수 있기 때문에, 제조의 간이화라고 하는 효과를 얻을 수 있다.
이상과 같이, 본 실시의 형태 1에 의하면, 1 핑거 트랜지스터에 있어서, 게이트 핑거(20)의 입력 단자(21a)로부터 입력되는 신호의 주파수에 있어서 유도성 임피던스가 되고, 게이트 핑거(20)의 입력 단자(21a)의 접속 위치로부터 떨어진 단부에 접속된 종단 회로(60)를 구비하였으므로, FET의 1 셀 내의 전압을 균일화할 수 있다.
또한, 도 13에서는, 도 3에 나타내는 코일(601)과 콘덴서(602)의 사이에 저항(608)을 삽입한 경우에 대하여 나타냈지만, 이것으로 한정하는 것이 아니고, 종단 회로(60)의 주 회로 부분에 저항(608)을 직렬 접속한 것이면 된다. 예컨대, 도 8, 12에 나타내는 종단 회로(60) 또는 후술하는 도 22에 나타내는 종단 회로(60)의 주 회로 부분에 저항(608)을 직렬 접속하더라도 좋고, 마찬가지의 효과를 얻을 수 있다. 또한, 주 회로 부분에 있어서의 저항(608)의 접속 개소는 어느 개소이더라도 좋고, 도 13에 나타내는 바와 같이 코일(601)과 콘덴서(602)의 사이일 필요는 없다.
실시의 형태 2.
도 2에 나타내는 실시의 형태 1에서는 1 핑거 트랜지스터의 경우에 대하여 설명을 행했다. 그에 비하여, 실시의 형태 2에서는 멀티 핑거 트랜지스터의 경우에 대하여 설명을 행한다. 도 17은 본 발명의 실시의 형태 2와 관련되는 FET의 구조 패턴을 나타내는 도면이다.
도 17에 나타내는 FET에서는, 반도체 기판(1)상의 활성 영역에, 복수 개의 게이트 핑거(20)가 평행하게 배치되고, 복수 개의 소스 핑거(30)와 복수 개의 드레인 핑거(40)가 게이트 핑거(20)를 사이에 두고 교대로 평행하게 배치되어 있다. 또 도 17에서는, 간략화를 위해, 소스 핑거(30)의 접지에 대해서는 도시를 생략하고 있다.
또한, 모든 게이트 핑거(20)는, 일단이 게이트 버스(23)에 의해 묶이고, 게이트 패드(22)(도 1에 나타내는 입력 단자(21a)에 상당)에 접속되어 있다. 그리고, 게이트 핑거(20)는, 이 게이트 패드(22)를 거쳐서 신호원(50)(도 17에서는 도시하지 않음)에 전기적으로 접속된다. 또한, 모든 드레인 핑거(40)는, 일단이 드레인 에어 브리지(43)를 거쳐서 드레인 버스(44)(도 1에 나타내는 접속 단자(41b)에 상당)에 의해 묶여 있다. 그리고, 드레인 핑거(40)는, 이 드레인 버스(44)를 거쳐서 외부 회로에 전기적으로 접속된다.
또한, 모든 게이트 핑거(20)는, 활성 영역을 사이에 두고 게이트 패드(22)가 배치된 영역과는 반대쪽의 영역에 있어서, 드레인 에어 브리지(43)의 아래를 지나는 연결 선로(24)에 의해 연결되어 있다. 그리고, 연결 선로(24)에는, 종단 회로(60)가 접속되어 있다. 이때, 연결 선로(24) 중, 게이트 패드(22)의 접속 위치로부터 가장 떨어진 위치에 종단 회로(60)를 접속하는 것이 바람직하다.
도 17에 나타내는 종단 회로(60)는, 실시의 형태 1에서 나타낸 종단 회로(60) 중 가장 단순한 회로인, 코일(601)과 콘덴서(602)를 직렬 접속한 도 3에 나타내는 회로를 예로 들고 있다. 그렇지만, 실시의 형태 2에 있어서의 종단 회로(60)는, 도 3에 나타내는 구성에 한하는 것이 아니고, 신호 주파수에 있어서 유도성 임피던스가 되는 회로이면 되고, 도 8, 11~13에 나타내는 종단 회로(60)이더라도 좋다. 단, 실시의 형태 2에 있어서의 멀티 핑거 트랜지스터의 경우에는, 게이트 핑거(20)의 특성 임피던스가, 1 핑거 트랜지스터의 경우와 비교하여 병렬 수에 따라 대략 반비례가 되는 것에 주의할 필요가 있다.
이와 같이, 도 17에 나타내는 멀티 핑거 트랜지스터 구성이더라도, 실시의 형태 1과 마찬가지로, 종단 회로(60)를 이용하여, 게이트 핑거(20)를 유도성 임피던스로 종단함으로써, 게이트 핑거(20) 내의 전압 분포를 개선할 수 있고, 고주파 특성을 개선할 수 있다.
또한, 도 17에 나타내는 구성에서는, 게이트 핑거(20) 내의 전압 분포를 개선할 수 있는 효과에 더하여, 게이트 핑거(20)간의 전압 분포도 개선할 수 있다.
게이트 핑거(20)를 복수 개 이용하는 멀티 핑거 트랜지스터에서는, 실시의 형태 1에서 말한 핑거 방향의 전압 분포에 더하여, 도 17에 나타내는 핑거간 방향으로도 전압이 분포한다. 이 게이트 핑거(20)간의 전압 분포는, 게이트 핑거(20)간에 발생하는 위상차에 영향을 받는다. 멀티 핑거 트랜지스터에 있어서의 게이트 핑거(20)간의 위상차는, 아래의 식 (2)로 구할 수 있다.
Figure pct00004
여기서, Ψ11은 1 핑거 트랜지스터의 입력 어드미턴스이고, ZBUS는 게이트 버스(23)에 있어서의 게이트 핑거(20)간에 기생하는 임피던스이다.
이 식 (2)에 나타내는 바와 같이, 게이트 핑거(20)간의 위상차를 저감시키기 위해서는, 1 핑거 트랜지스터의 입력 어드미턴스와 게이트 핑거(20)간의 임피던스의 곱을 저감하는 것이 바람직하다. 1 핑거 트랜지스터의 입력 어드미턴스는, 실시의 형태 1의 부차적 효과에서 말했던 대로, 게이트 핑거(20)의 단부(x=Wgu)에서 유도성 임피던스를 갖는 종단 회로(60)에 의해 종단함으로써 저감할 수 있다.
따라서, 도 17에 나타내는 FET에서는, 게이트 핑거(20) 내의 전압 분포의 균일성의 개선과, 게이트 핑거(20)간의 전압 분포의 균일성의 개선의 양쪽에 대하여 효과를 발휘하고, FET의 고주파 특성을 개선할 수 있다.
다음으로, 실시의 형태 2와 관련되는 FET에서의 1 게이트 핑거(20) 내의 전압 분포의 해석 결과의 예를 도 18에 나타낸다. 도 18의 해석에서는, 8 핑거의 멀티 핑거 트랜지스터를 이용하고 있다.
또한, 도 18에서는, 게이트 핑거(20)를 x=Wgu로 연결하고, 도 3에 나타내는 종단 회로(60)의 코일(601)의 인덕턴스를 0.027nH, 콘덴서(602)의 정전 용량을 무한대로 하고, 게이트 버스(23)의 각 게이트 핑거(20)와의 접속 위치에 있어서의 전압을 해석했다. 도 18(a)는 게이트 버스(23)에 있어서의 규격화한 전압 진폭이고, 도 18(b)는 게이트 버스(23)에 있어서의 규격화한 전압 위상이다. 도 18(a), (b)에 있어서, 실선은 실시의 형태 2와 관련되는 FET의 해석 결과이고, 파선은 종래의 FET의 해석 결과이다.
도 18에 나타내는 바와 같이, 전압 진폭에 대해서는, 종래의 FET의 경우에는 약 0.6의 전압 진폭 편차가 있지만, 실시의 형태 2와 관련되는 FET에서는 약 0.2의 전압 진폭 편차이다. 또한, 전압 위상에 대해서도, 종래의 FET에서는 약 80°의 전압 위상 편차가 있는 것에 비하여, 실시의 형태 2와 관련되는 FET에서는 약 30° 정도가 되고 있다. 이 전압 편차의 개선에 의해 멀티 핑거 트랜지스터의 고주파 특성이 개선된다.
또 도 17에서는, 모든 게이트 핑거(20)를 연결하고, 유도성 임피던스를 갖는 종단 회로(60)를, 연결 선로(24)의 게이트 패드(22)로부터 가장 떨어진 위치에 접속한 경우를 나타냈다. 그렇지만, 이것에 한하는 것이 아니고, 게이트 핑거(20)마다 종단 회로(60)를 마련하고, 각 종단 회로(60)를 연결 선로(24)의 대응하는 게이트 핑거(20)의 접속 위치에 접속하더라도 좋고, 마찬가지의 효과를 얻을 수 있다.
또, 현실적으로는, 회로 사이즈의 제약 등으로, 게이트 핑거(20)마다 종단 회로(60)를 배치할 수 없는 경우가 종종 있다. 그 경우에는, 몇 개의 종단 회로(60)를 합하여 1개로 한다.
또한 도 17에서는, 모든 게이트 핑거(20)를 연결하고, 유도성 임피던스를 갖는 종단 회로(60)를, 연결 선로(24)의 게이트 패드(22)로부터 가장 떨어진 위치에 접속한 경우를 나타냈다. 그렇지만, 이것에 한하는 것이 아니고, 연결 선로(24)의 게이트 패드(22)에 가장 가까운 위치에 접속한 경우에도 유사한 효과를 얻을 수 있다.
실시의 형태 2에 있어서의 종단 회로(60)의 접속 방법 및 접속 위치를 변경한 경우에서의 MAGMSG의 고주파 특성의 해석 결과의 예를 도 19에 나타낸다. 도 19(a)는 게이트 핑거(20)마다 종단 회로(60)를 접속한 경우를 나타내고, 도 19(b)는 연결 선로(24)의 게이트 패드(22)로부터 가장 떨어진 위치에 종단 회로(60)를 접속한 경우를 나타내고, 도 19(c)는 연결 선로(24)의 게이트 패드(22)에 가장 가까운 위치에 종단 회로(60)를 접속한 경우를 나타내고 있다. 또 도 19에 있어서, 실선은 실시의 형태 2와 관련되는 FET의 해석 결과의 예이고, 파선은 종래의 FET의 해석 결과의 예이다.
이 경우, 도 19(a)에 나타내는 게이트 핑거(20)마다 종단 회로(60)를 접속한 경우가, 가장 고주파까지 높은 이득을 실현할 수 있다. 그리고, 도 19(b)에 나타내는 연결 선로(24)의 게이트 패드(22)로부터 가장 떨어진 위치에 종단 회로(60)를 접속한 경우가, 두 번째로 고주파 특성을 개선할 수 있다. 그리고, 도 19(c)에 나타내는 연결 선로(24)의 게이트 패드(22)에 가장 가까운 위치에 종단 회로(60)를 접속한 경우가, 고주파 특성을 개선하는 양이 가장 적다. 즉, 도 19(c)의 구성에서는, 연결 선로(24) 내에도 전압 분포가 생겨 버린다. 그 때문에, 상기와 같은 종단 회로(60)의 접속 방법 및 접속 위치의 차이에 따라 우위성이 생긴다.
또한, 멀티 핑거 트랜지스터의 게이트 핑거(20) 중 몇 개만을 연결 선로(24)로 묶고, 종단 회로(60)를 접속한 경우에도 마찬가지의 효과를 얻을 수 있다. 예로서, 10개의 게이트 핑거(20)를 갖는 멀티 핑거 트랜지스터에 있어서, 양단의 2개의 게이트 핑거(20)를 단부(x=Wgu)에 있어서 연결 선로(24)로 연결하고, 도 3에 나타내는 종단 회로(60)를 접속한 구성을 도 20에 나타낸다. 또한, 도 20에 나타내는 구성에 있어서, 종단 회로(60)의 코일(601)의 인덕턴스를 0.04nH, 콘덴서(602)의 정전 용량을 무한대로 한 경우에서의 MAGMSG의 해석 결과의 예를 도 21에 나타낸다. 또 도 21에 있어서, 실선은 도 20에 나타내는 FET에서의 해석 결과의 예이고, 파선은 종래의 FET에서의 해석 결과의 예이다.
이 도 21에 나타내는 바와 같이, 도 20에 나타내는 구성에 있어서도, 고주파 특성이 크게 개선되고 있는 것을 알 수 있다.
다음으로, 멀티 핑거 트랜지스터에 이용하는 종단 회로(60)로서, 특히 유효한 구성의 예를 도 22에 나타낸다.
멀티 핑거 트랜지스터에서는, 매우 높은 주파수(밀리파대 등)에 있어서 FET 내에서 귀환 루프가 생겨 버리고, 발진하는 일이 있다. 이 발진 주파수가 신호 주파수보다 높을 때에는, 도 22에 나타내는 종단 회로(60)를 이용하는 것이 유효하다.
도 22에 나타내는 종단 회로(60)는, 도 3에 나타내는 구성에, 코일(601)에 병렬 접속된 저항(609)을 추가한 것이다. 도 22에 나타내는 종단 회로(60)는, 신호 주파수에 있어서 코일(601)이 갖는 인덕턴스에 의해 유도성의 입력 임피던스가 된다. 또한 높은 주파수에서는, 코일(601)의 임피던스가 높아져, 병렬 접속한 저항(606)이 우세가 되어 큰 손실을 일으킨다. 따라서, 도 22에 나타내는 종단 회로(60)에서는, 주파수가 높아짐에 따라 손실이 증대되고, 불필요한 높은 주파수의 이득을 저감시키는 효과가 있다. 이것에 의해 발진이 생기는 리스크가 저감된다. 당연하기는 하지만, 도 22에 나타내는 회로에 직렬로 저항(608)을 넣은 회로는 실시의 형태 1에서 말한 대로 저주파 영역의 안정성을 향상시키는 효과가 있다.
또, 도 22에 나타내는 종단 회로(60)는, 1 핑거 트랜지스터에도 적용 가능하다.
이상과 같이, 본 실시의 형태 2에 의하면, 멀티 핑거 트랜지스터에 있어서, 활성 영역을 사이에 두고 게이트 버스(23)가 마련된 영역과는 반대쪽의 영역에 마련되고, 게이트 핑거(20)의 타단측을 연결하는 연결 선로(24)와, 게이트 버스(23)에 접속된 입력 단자(21a)로부터 입력되는 신호의 주파수에 있어서 유도성 임피던스가 되고, 연결 선로(24)에 접속된 종단 회로(60)를 구비하더라도, FET의 1 셀 내의 전압을 균일화할 수 있다.
실시의 형태 3.
도 23은 본 발명의 실시의 형태 3과 관련되는 FET의 구조 패턴을 나타내는 도면이다. 이 도 23에 나타내는 실시의 형태 3과 관련되는 FET는, 도 17에 나타내는 실시의 형태 2와 관련되는 FET로부터 연결 선로(24)를 제거하고, 종단 회로(60)의 접속 위치를 변경한 것이다. 또한, 드레인 에어 브리지(43)도 불필요하고, 각 드레인 핑거(40)는 드레인 버스(44)에 직접 접속되어 있다. 그 외의 구성은 마찬가지이고, 동일한 부호를 붙이고 상이한 부분에 대해서만 설명을 행한다.
도 23에 나타내는 실시의 형태 3과 관련되는 FET에서는, 종단 회로(60)가, 멀티 핑거 트랜지스터의 게이트 버스(23)에 접속되어 있다. 이때, 게이트 버스(23)의 게이트 패드(22)의 접속 위치로부터 가장 떨어진 위치에 종단 회로(60)를 접속하는 것이 바람직하다.
실시의 형태 2에서 말한 바와 같이, 멀티 핑거 트랜지스터에서는 게이트 핑거(20)간에 위상차가 있고, 그것이 전압 분포를 일으키고, 고주파 특성을 열화시킨다. 따라서, 게이트 패드(22)의 접속 위치인 급전점으로부터 떨어진 위치인 게이트 버스(23)의 양단에 있어서, 경계 조건을 변경함으로써, 게이트 핑거(20)간에 생기는 전압 분포를 변경할 수 있다. 해석에 의해, 게이트 핑거(20)간의 전압 분포를 개선하는 것은, 유도성 임피던스인 것을 알고 있다.
다음으로, 실시의 형태 3과 관련되는 FET에서의 1 게이트 핑거(20) 내의 전압 분포의 해석 결과의 예를 도 24에 나타낸다. 도 24에서는, 도 22에 나타내는 종단 회로(60)의 코일(601)의 인덕턴스를 0.063nH로 하고, 콘덴서(602)의 정전 용량을 무한대로 하고, 게이트 버스(23)의 각 게이트 핑거(20)와의 접속 위치에 있어서의 전압을 해석했다. 도 24(a)는 게이트 버스(23)에 있어서의 규격화한 전압 진폭이고, 도 24(b)는 게이트 버스(23)에 있어서의 규격화한 전압 위상이다. 도 24(a), (b)에 있어서, 실선은 실시의 형태 3과 관련되는 FET의 해석 결과이고, 파선은 종래의 FET의 해석 결과이다.
이 도 24에 나타내는 바와 같이, 전압 진폭에 대해서는, 종래의 FET의 경우에서는 약 0.6의 전압 진폭 편차가 있지만, 실시의 형태 3과 관련되는 FET에서는 약 0.3의 전압 진폭 편차이다. 또한, 전압 위상에 대해서도, 종래의 FET에서는 약 80°의 전압 위상 편차가 있는 것에 비하여, 실시의 형태 3과 관련되는 FET에서는 약 50° 정도가 되고 있다. 이 전압 편차의 개선에 의해 멀티 핑거 트랜지스터의 고주파 특성이 개선된다. 또한, 이때의 주파수 특성을 도 25에 나타낸다. 이 도 25로부터, 약간이기는 하지만, 고주파 특성이 개선되고 있는 것을 알 수 있다. 또 도 25에 있어서, 실선은 실시의 형태 3과 관련되는 FET의 해석 결과의 예이고, 파선은 종래의 FET의 해석 결과의 예이다.
이상과 같이, 본 실시의 형태 3에 의하면, 멀티 핑거 트랜지스터에 있어서, 게이트 버스(23)에 접속된 입력 단자(21a)로부터 입력되는 신호의 주파수에 있어서 유도성 임피던스가 되고, 해당 게이트 버스(23)에 접속된 종단 회로(60)를 구비하더라도, FET의 1 셀 내의 전압을 균일화할 수 있다.
실시의 형태 4.
도 26은 본 발명의 실시의 형태 4와 관련되는 FET의 구조 패턴을 나타내는 도면이다. 이 도 26에 나타내는 실시의 형태 4와 관련되는 FET는, 도 23에 나타내는 실시의 형태 3과 관련되는 FET의 종단 회로(60)를 게이트 핑거(20)마다 마련한 것이다. 그 외의 구성은 마찬가지이고, 동일한 부호를 붙이고 상이한 부분에 대해서만 설명을 행한다.
도 26에 나타내는 실시의 형태 4와 관련되는 FET에서는, 종단 회로(60)가 게이트 핑거(20)의 수와 동수 마련되고, 각 종단 회로(60)가, 게이트 버스(23)의 대응하는 게이트 핑거(20)의 접속 위치에 접속되어 있다.
여기서, 종단 회로(60)의 입력 어드미턴스는, 신호 주파수에 있어서의 허수부가, 1 핑거 트랜지스터의 입력 어드미턴스의 허수부와 부호가 반대이고 또한 절대치가 같도록 선정하는 것이 바람직하다. 식 (2)로부터 핑거간의 위상차를 저감하기 위해서는 1 핑거 트랜지스터의 입력 어드미턴스를 낮추는 것이 효과적인 것은, 상술한 대로이다.
그리고, 1 핑거 트랜지스터의 입력 어드미턴스를 등가적으로 낮추는 방법으로서, 1 핑거 트랜지스터의 입력 어드미턴스의 허수부와 부호가 다르고 또한 절대치가 동일한 입력 어드미턴스의 허수부를 갖는 회로를 병렬로 접속한다. 이것에 의해, 1 핑거 트랜지스터와 부하된 회로의 입력 어드미턴스의 허수부가 서로 상쇄되어, 낮은 어드미턴스를 실현할 수 있다.
그렇지만, 현실적으로는, 회로 사이즈의 제약 등으로, 게이트 핑거(20)마다 종단 회로(60)를 배치할 수 없는 경우가 종종 있다. 그 경우에는, 몇 개의 종단 회로(60)를 합하여 1개로 한다.
이상과 같이, 본 실시의 형태 4에 의하면, 게이트 버스(23)에 복수의 종단 회로(60)를 접속했으므로, 실시의 형태 3에 있어서의 효과에 더하여, 종단 회로(60)의 입력 어드미턴스를 저하시킬 수 있다.
실시의 형태 5.
도 27은 본 발명의 실시의 형태 5와 관련되는 FET의 구조 패턴을 나타내는 도면이다. 도 27에 나타내는 실시의 형태 5와 관련되는 FET는, 도 17에 나타내는 실시의 형태 2와 관련되는 FET의 구성과, 도 23에 나타내는 실시의 형태 3과 관련되는 FET의 구성을 조합한 것이다.
도 17에 나타내는 실시의 형태 2의 구성에서는, 게이트 핑거(20)간의 위상차를 저감시키는 효과가 있다. 그렇지만, 실시의 형태 2의 구성에서 게이트 핑거(20)간의 위상차 및 전압 분포가 완전히 없어지는 것은 아니다. 그래서, 실시의 형태 5에서는, 실시의 형태 2에서 모두 해소할 수 없었던 게이트 핑거(20)간의 전압 분포를, 실시의 형태 3의 구성을 이용하여 더 개선하는 것이다.
실시의 형태 5와 관련되는 FET에서의 1 게이트 핑거(20) 내의 전압 분포의 해석 결과의 예를 도 28에 나타낸다. 도 28에서는, 도 27에 나타내는 연결 선로(24)에 접속된 종단 회로(60)의 코일(601)의 인덕턴스를 0.027nH로 하고, 게이트 버스(23)에 접속된 종단 회로(60)의 코일(601)의 인덕턴스를 0.316nH로 하고, 양 종단 회로(60)의 콘덴서(602)의 정전 용량을 무한대로 하고, 게이트 버스(23)의 각 게이트 핑거(20)와의 접속 위치에 있어서의 전압을 해석했다. 도 28(a)는 게이트 버스(23)에 있어서의 규격화한 전압 진폭이고, 도 28(b)는 게이트 버스(23)에 있어서의 규격화한 전압 위상이다. 도 28(a), (b)에 있어서, 실선은 실시의 형태 5와 관련되는 FET의 해석 결과이고, 파선은 종래의 FET의 해석 결과이다.
이 도 28에 나타내는 바와 같이, 전압 진폭에 대해서는, 종래의 FET의 경우에서는 약 0.6의 전압 진폭 편차가 있지만, 실시의 형태 5와 관련되는 FET에서는 약 0.1의 전압 진폭 편차이다. 전압 위상에 대해서도, 종래의 FET에서는 약 80°의 전압 위상 편차가 있는 것에 비하여, 실시의 형태 5와 관련되는 FET에서는 약 20° 정도가 되고 있다. 이 전압 편차의 개선에 의해 멀티 핑거 트랜지스터의 고주파 특성이 개선된다.
이상과 같이, 본 실시의 형태 5에 의하면, 실시의 형태 2, 3의 구성을 조합하도록 구성했으므로, 실시의 형태 2에 비하여, 게이트 핑거(20)간의 전압 분포를 보다 개선할 수 있다.
또, 본원 발명은 그 발명의 범위 내에 있어서, 각 실시의 형태의 자유로운 조합, 혹은 각 실시의 형태의 임의의 구성 요소의 변형, 또는 각 실시의 형태에 있어서 임의의 구성 요소의 생략이 가능하다.
(산업상 이용가능성)
본 발명과 관련되는 반도체 장치는, 반도체 장치의 1 셀 내의 전압을 균일화할 수 있고, 고주파 전력 증폭기에 이용되는 전계 효과형 트랜지스터 등의 반도체 장치 등에 이용하기에 적합하다.
1 : 반도체 기판
2 : 그라운드
20 : 게이트 핑거
21a, 21b : 단자
22 : 게이트 패드
23 : 게이트 버스
24 : 연결 선로
30 : 소스 핑거
31a, 31b : 단자
32 : 소스 전극
40 : 드레인 핑거
41a, 41b : 단자
42 : 드레인 패드
43 : 드레인 에어 브리지
44 : 드레인 버스
50 : 신호원
60 : 종단 회로
601 : 코일
602 : 콘덴서
603 : 접속 단자
604 : 전송 선로
605 : 전송 선로
606 : 저항
607 : 게이트 바이어스 단자
608 : 저항(제 2 저항)
609 : 저항

Claims (11)

  1. 반도체 기판상의 활성 영역에 마련된 1개 이상의 게이트 핑거와, 상기 활성 영역에 마련되고, 상기 게이트 핑거를 사이에 두고 교대로 배치된 소스 핑거 및 드레인 핑거를 구비한 반도체 장치에 있어서,
    상기 게이트 핑거의 입력 단자로부터 입력되는 신호의 주파수에 있어서 유도성 임피던스가 되고, 상기 게이트 핑거의 상기 입력 단자의 접속 위치로부터 떨어진 개소에서 상기 게이트 핑거에 직접 또는 간접적으로 접속된 종단 회로를 구비한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 핑거, 상기 소스 핑거 및 상기 드레인 핑거는 각각 1개씩 마련되고,
    상기 종단 회로는 상기 게이트 핑거에 직접 접속된
    것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 게이트 핑거, 상기 소스 핑거 및 상기 드레인 핑거는 각각 복수 개씩 마련되고,
    모든 상기 게이트 핑거의 일단측을 묶는 게이트 버스와,
    상기 활성 영역을 사이에 두고 상기 게이트 버스가 마련된 영역과는 반대쪽의 영역에 마련되고, 상기 게이트 핑거의 타단측을 연결하는 연결 선로
    를 구비하고,
    상기 종단 회로는 상기 연결 선로에 접속된
    것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 핑거, 상기 소스 핑거 및 상기 드레인 핑거는 각각 복수 개씩 마련되고,
    모든 상기 게이트 핑거의 일단측을 묶는 게이트 버스를 구비하고,
    상기 종단 회로는 상기 게이트 버스에 접속된
    것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 종단 회로는, 상기 게이트 버스에도 접속된 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 종단 회로는, 상기 입력 단자의 접속 위치로부터 가장 떨어진 위치에 접속된 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 종단 회로는, 상기 입력 단자의 접속 위치로부터 가장 떨어진 위치에 접속된 것을 특징으로 하는 반도체 장치.
  8. 제 3 항에 있어서,
    상기 종단 회로는 복수 마련된 것을 특징으로 하는 반도체 장치.
  9. 제 4 항에 있어서,
    상기 종단 회로는 복수 마련된 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 종단 회로는,
    선로 길이가 상기 입력 단자로부터 입력되는 신호의 주파수에 있어서의 반파장 이하의 길이인 전송 선로와,
    상기 전송 선로에 직렬 접속된 콘덴서
    를 갖고,
    상기 종단 회로의 단부가 접지된
    것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 종단 회로는, 단부가 개방되고, 선로 길이가 상기 입력 단자로부터 입력되는 신호의 주파수에 있어서의 4분의 1 파장 이상 또한 반파장 이하의 길이인 전송 선로를 갖는 것을 특징으로 하는 반도체 장치.
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