KR20170124284A - 반도체 장치 - Google Patents

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KR20170124284A
KR20170124284A KR1020160053978A KR20160053978A KR20170124284A KR 20170124284 A KR20170124284 A KR 20170124284A KR 1020160053978 A KR1020160053978 A KR 1020160053978A KR 20160053978 A KR20160053978 A KR 20160053978A KR 20170124284 A KR20170124284 A KR 20170124284A
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semiconductor pattern
thickness
region
point
drain region
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토시로 나카니시
남갑진
리지에 짱
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 서로 이격되는 드레인 영역 및 소오스 영역, 상기 드레인 영역 및 상기 소오스 영역 사이에, 제1 부분과 제2 부분을 포함하는 반도체 패턴으로, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 크고, 상기 제1 부분은 상기 드레인 영역과 상기 제2 부분 사이에 위치하는 반도체 패턴 및 상기 반도체 패턴의 제2 부분과 교차하는 게이트 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치에 포함된 트랜지스터의 작은 구조적 차이는 반도체 장치의 성능에 큰 영향을 준다. 반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 채널 두께가 감소되면서 자기 가열(self heating) 현상이나 이온화(ionization) 현상 등이 증가되었고, 이에 따라 반도체 장치의 신뢰성이 감소되는 문제가 생길 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 드레인과 인접한 채널 영역의 두께를 조절하여, 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 서로 이격되는 드레인 영역 및 소오스 영역, 드레인 영역 및 상기 소오스 영역 사이에, 제1 부분과 제2 부분을 포함하는 반도체 패턴으로, 제1 부분의 두께는 제2 부분의 두께보다 크고, 제1 부분은 드레인 영역과 제2 부분 사이에 위치하는 반도체 패턴 및 반도체 패턴의 제2 부분과 교차하는 게이트 전극을 포함한다.
몇몇 실시예에서, 상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점과, 상기 드레인 영역으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 지점을 포함하고, 상기 제1 지점에서 상기 반도체 패턴의 제1 부분의 두께는, 상기 제2 지점에서 상기 반도체 패턴의 제1 부분의 두께 보다 클 수 있다.
몇몇 실시예에서, 상기 반도체 패턴은 제3 부분을 포함하고, 상기 반도체 패턴의 제2 부분은 상기 반도체 패턴의 제1 부분과 상기 반도체 패턴의 제3 부분 사이에 위치할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제3 부분은 상기 드레인 영역으로부터 제4 거리만큼 이격된 제4 지점과, 상기 드레인 영역으로부터 상기 제4 거리 보다 큰 제5 거리만큼 이격된 제5 지점을 포함하고, 상기 제4 지점에서 상기 반도체 패턴의 제3 부분의 두께는, 상기 제5 지점에서 상기 반도체 패턴의 제3 부분의 두께 보다 작을 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제3 부분의 두께는 상기 반도체 패턴의 제1 부분의 두께 보다 작을 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제3 부분의 두께는, 상기 반도체 패턴의 제2 부분의 두께와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제3 부분의 두께는, 상기 반도체 패턴의 제2 부분의 두께 보다 클 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점을 포함하고, 상기 반도체 패턴의 제2 부분은, 상기 드레인 영역으로부터 상기 제1 거리보다 큰 제3 거리만큼 이격된 제3 지점을 포함하고, 상기 제1 부분의 두께는, 상기 제1 지점에서 상기 반도체 패턴의 제1 부분의 두께이고, 상기 제2 부분의 두께는, 상기 제3 지점에서 상기 반도체 패턴의 제2 부분의 두께일 수 있다.
몇몇 실시예에서, 기판을 더 포함하고, 상기 반도체 패턴은 상기 기판 상에, 상기 기판으로부터 이격되도록 형성되고, 상기 게이트 전극의 일부는 상기 반도체 패턴과 상기 기판 사이에 개재될 수 있다.
몇몇 실시예에서, 기판을 더 포함하고, 상기 반도체 패턴은, 상기 기판 상에, 상기 기판으로부터 이격되도록 형성되는 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 서로 이격되고, 상기 게이트 전극의 일부는, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이 및 상기 제2 반도체 패턴과 상기 기판 사이에 개재될 수 있다.
몇몇 실시예에서, 상기 반도체 패턴은 기판 상에 형성되고, 상기 소오스 영역은 상기 기판 내에 형성되고, 상기 반도체 패턴의 제2 부분은 상기 기판과 상기 반도체 패턴의 제1 부분 사이에 위치하고, 상기 반도체 패턴의 제1 부분의 두께 및 상기 반도체 패턴의 제2 부분의 두께는, 상기 반도체 패턴이 연장되는 방향과 교차하는 방향으로의 두께일 수 있다.
몇몇 실시예에서, 기판 상의 필드 절연막을 더 포함하고, 상기 반도체 패턴은 상기 기판으로부터 돌출되고, 상기 반도체 패턴의 일부는 상기 필드 절연막의 상면보다 위로 돌출될 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제1 부분의 두께 및 상기 반도체 패턴의 제2 부분의 두께는, 상기 게이트 전극이 연장되는 방향으로의 두께일 수 있다.
몇몇 실시예에서, 베이스 판과 상기 베이스 판 상의 매몰 산화막을 포함하는 기판을 더 포함하고, 상기 반도체 패턴은 상기 매몰 산화막 상에 형성되고, 상기 반도체 패턴의 제1 부분의 두께 및 상기 반도체 패턴의 제2 부분의 두께는, 상기 기판에 대해 수직 방향으로의 두께일 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점을 포함하고, 상기 반도체 패턴의 제2 부분은 상기 드레인 영역으로부터 상기 제1 거리 보다 큰 제3 거리만큼 이격된 제3 지점을 포함하고, 상기 제1 지점에서 상기 베이스 기판으로부터 상기 제1 부분의 상면까지의 높이는, 상기 제3 지점에서 상기 베이스 기판으로부터 상기 제2 부분의 상면까지의 높이 보다 클 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상의 필드 절연막, 상기 기판으로부터 돌출되고 제1 부분과 제2 부분을 포함하는 반도체 패턴으로, 상기 반도체 패턴의 일부는 상기 필드 절연막의 상면보다 위로 돌출되는 반도체 패턴, 상기 기판 상에, 상기 반도체 패턴을 중심으로 양 측에 위치하는 소오스 영역 및 드레인 영역 및 상기 반도체 패턴 영역의 제2 부분과 교차하는 게이트 전극을 포함하고, 상기 반도체 패턴의 제1 부분은 상기 드레인 영역과 상기 반도체 패턴의 제2 부분 사이에 위치하고, 상기 반도체 패턴의 제1 부분의 두께는 상기 반도체 패턴의 제2 부분의 두께보다 클 수 있다.
몇몇 실시예에서, 상기 반도체 패턴은 제1 방향으로 연장되고, 상기 게이트 전극은 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분의 두께 및 상기 제2 부분의 두께는, 상기 제2 방향으로의 두께일 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점과, 상기 드레인 영역으로부터 상기 제1 거리 보다 큰 제2 거리만큼 이격된 제2 지점을 포함하고, 상기 제1 지점에서 상기 반도체 패턴의 제1 부분의 두께는, 상기 제2 지점에서 상기 반도체 패턴의 제1 부분의 두께 보다 클 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점을 포함하고, 상기 반도체 패턴의 제2 부분은 상기 드레인 영역으로부터 상기 제1 거리 보다 큰 제3 거리만큼 이격된 제3 지점을 포함하고, 상기 제1 부분의 두께는, 상기 제1 지점에서 상기 반도체 패턴의 제1 부분의 두께이고, 상기 제2 부분의 두께는, 상기 제3 지점에서 상기 반도체 패턴의 제2 부분의 두께일 수 있다.
몇몇 실시예에서, 상기 기판은 베이스 판과 상기 베이스 판 상의 매몰 산화막을 포함하고, 상기 반도체 패턴은 상기 매몰 산화막 상에 형성되고, 상기 반도체 패턴의 제1 부분의 두께 및 상기 반도체 패턴의 제2 부분의 두께는 상기 기판에 대해 수직 방향으로의 두께일 수 있다.
몇몇 실시예에서, 상기 반도체 패턴은 제3 부분을 포함하고, 상기 반도체 패턴의 제2 부분은 상기 반도체 패턴의 제1 부분과 상기 반도체 패턴의 제3 부분 사이에 위치할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제3 부분의 두께는, 상기 반도체 패턴의 제2 부분의 두께 보다 클 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제3 부분의 두께는, 상기 반도체 패턴의 제2 부분의 두께와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제3 부분의 두께는 상기 반도체 패턴의 제1 부분의 두께 보다 작을 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제3 부분은 상기 드레인 영역으로부터 제4 거리만큼 이격된 제4 지점과, 상기 드레인 영역으로부터 상기 제4 거리 보다 큰 제5 거리만큼 이격된 제5 지점을 포함하고, 상기 제4 지점에서 상기 반도체 패턴의 제3 부분의 두께는, 상기 제5 지점에서 상기 반도체 패턴의 제3 부분의 두께 보다 작을 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점을 포함하고, 상기 반도체 패턴의 제2 부분은 상기 드레인 영역으로부터 상기 제1 거리 보다 큰 제3 거리만큼 이격된 제3 지점을 포함하고, 상기 제1 지점에서 상기 기판으로부터 상기 제1 부분의 상면까지의 높이는, 상기 제3 지점에서 상기 기판으로부터 상기 제2 부분의 상면까지의 높이 보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 사시도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 사시도이다.
도 4는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 5는 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 6은 도 5의 K영역의 확대도이다.
도 7은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 8은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 9는 도 8의 L영역을 확대한 확대도이다.
도 10 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 16 내지 도 23은 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 24 내지 도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 33은 도 32의 M영역을 확대한 확대도이다.
도 34 내지 도 44는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 45는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 사시도이다. 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 사시도이다. 도 4는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판(100) 상의 필드 절연막(101), 핀형 패턴(110), 드레인 영역(111), 소오스 영역(113), 반도체 패턴(115), 게이트 구조체(120) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
필드 절연막(101)은 기판(100) 상에 형성될 수 있다. 필드 절연막(101)은 핀형 패턴(110)의 측벽의 적어도 일부를 감쌀 수 있다.
도면에서, 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(101)에 의해 둘러싸인 것으로 도시하였으나, 이는 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들어, 핀형 패턴(110)의 측벽의 적어도 일부는, 필드 절연막(101)에 의해 둘러싸일 수 있다.
핀형 패턴(110)은 기판(100) 상에 형성될 수 있다. 핀형 패턴(110)은 기판(100)의 상면으로부터 돌출되어 있을 수 있다. 핀형 패턴(110)은 필드 절연막(101)에 의해 정의될 수 있다.
필드 절연막(101)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
핀형 패턴(110)은 반도체 패턴(115)의 양 측에 위치할 수 있다.
핀형 패턴(110)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
드레인 영역(111) 및 소오스 영역(113)은, 몇몇 실시예에서, 기판(100) 상에 형성될 수 있다. 드레인 영역(111) 및 소오스 영역(113)은, 예를 들어, 핀형 패턴(110) 상에 형성될 수 있다. 드레인 영역(111) 및 소오스 영역(113)은 서로 이격되어 형성될 수 있다. 드레인 영역(111) 및 소오스 영역(113)은, 예를 들어, 반도체 패턴(115)에 의해 연결될 수 있다. 드레인 영역(111) 및 소오스 영역(113)은, 반도체 패턴(115)을 중심으로 양 측에 위치할 수 있다.
형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 드레인 영역(111) 및 소오스 영역(113)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 드레인 영역(111) 및 소오스 영역(113)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 드레인 영역(111) 및 소오스 영역(113)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 드레인 영역(111) 및 소오스 영역(113)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
필요에 따라, 드레인 영역(111) 및 소오스 영역(113)을 형성 하기 위한 에피 공정 시, 드레인 영역(111) 및 소오스 영역(113) 내에 불순물을 인시츄 도핑할 수도 있다.
드레인 영역(111) 및 소오스 영역(113)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도면에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
반도체 패턴(115)은 드레인 영역(111)과 소오스 영역(113) 사이에 형성될 수 있다. 반도체 패턴(115)은, 예를 들어, 채널 영역일 수 있다.
반도체 패턴(115)은 반도체 패턴(115)의 일측의 단부는 드레인 영역(111)과 연결될 수 있다. 반도체 패턴(115)의 타측의 단부는 소오스 영역(113)과 연결될 수 있다.
반도체 패턴(115)은 핀형 패턴(110)이 연장되는 방향으로 연장될 수 있다. 다시 말해서, 반도체 패턴(115)은, 후술할 게이트 구조체(120)가 연장되는 방향과 교차하는 방향으로 연장될 수 있다.
반도체 패턴(115)은 기판(100)으로부터 돌출될 수 있다. 반도체 패턴(115)의 일부는 필드 절연막(101)의 상면보다 위로 돌출될 수 있다. 필드 절연막(101)은, 예를 들어, 반도체 패턴(115)의 적어도 일부를 감쌀 수 있다.
공정에 따라, 필드 절연막(101)에 의해 감싸지는 반도체 패턴(115)의 부분의 두께(Ws1)와, 드레인 영역(111) 또는 소오스 영역(113) 아래에 위치하는 핀형 패턴(110)의 두께(Wf)는 상이할 수 있다. 몇몇 실시예에서, 필드 절연막(101)에 의해 감싸지는 반도체 패턴(115)의 부분의 두께(Ws1)는, 드레인 영역(111) 또는 소오스 영역(113) 아래에 위치하는 핀형 패턴(110)의 두께(Wf) 보다 작을 수 있다. 여기서 '두께'는, 게이트 구조체(120)가 연장되는 방향으로의 두께일 수 있다.
게이트 구조체(120)는 반도체 패턴(115)과 교차하도록 형성될 수 있다. 게이트 구조체(120)는 드레인 영역(111) 및 소오스 영역(113) 사이에 형성될 수 있다. 다시 말해서, 드레인 영역(111) 및 소오스 영역(113)은, 게이트 구조체(120)의 양측에 형성될 수 있다. 게이트 구조체(120)는, 반도체 패턴(115)이 연장되는 방향과 교차하는 방향으로 연장될 수 있다. 게이트 구조체(120)는 게이트 전극(121), 게이트 절연막(123) 및 게이트 스페이서(125) 등을 포함할 수 있다.
게이트 전극(121)은 반도체 패턴(115)의 제2 부분(region II)과 교차할 수 있다. 이에 대한 자세한 사항은 후술한다.
게이트 전극(121)은 도전성 물질을 포함할 수 있다. 게이트 전극(121)은 단일층으로 도시하였지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(121)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(121)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 게이트 전극(121)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(121)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(123)은 게이트 전극(121)의 측벽 상 및 게이트 전극(121)과 필드 절연막(101) 사이에 형성될 수 있다. 또한 게이트 절연막(123)은, 반도체 패턴(115)의 측벽 중 필드 절연막(101)의 상면 보다 위로 돌출되는 부분과, 반도체 패턴(115)의 상면 상에도 형성될 수 있다.
도시되지 않았지만, 게이트 절연막(123)과 반도체 패턴(115) 사이에 계면막이 형성될 수도 있다. 덧붙여, 계면막의 형성 방법에 따라, 계면막은 게이트 절연막(123)의 프로파일과 동일하게 형성될 수도 있다.
게이트 절연막(123)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
고유전율 물질은 예를 들어, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 고유전율 절연막은 산화물을 중심으로 설명하였지만, 이에 제한되는 것은 아니다. 상술한 것과 달리, 고유전율 절연막은 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
게이트 스페이서(125)는, 예를 들어, 드레인 영역(111)과 게이트 전극(121) 사이 및 소오스 영역(113)과 게이트 전극(121) 사이에 형성될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 공정에 따라 게이트 스페이서(125)의 적어도 일부는, 드레인 영역(111) 및 소오스 영역(113) 상에 형성될 수도 있다. 게이트 스페이서(125)는 게이트 전극(121)이 연장되는 방향과 동일한 방향으로 연장될 수 있다.
도면에서는 예시적으로 게이트 스페이서(125)가 단일막 구조를 가지는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 게이트 스페이서(125)는 예를 들어, 다중막 구조를 가질 수도 있다.
게이트 스페이서(125)는, 직사각형 형상을 가질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 스페이서(125)는 공정에 따라 다양한 형상을 가질 수 있다.
게이트 스페이서(125)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이하에서, 도 1, 도 3, 도 4를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 사시도로서, 도 1의 게이트 구조체(120)를 제거한 예시적인 도면이다. 도 4는 도 1 및 도 3의 A-A' 선을 따라 절단한 단면도이다.
도 1, 도 3 및 도 4를 참조하면, 도 2에서와는 달리, 필드 절연막(101)에 의해 감싸지는 반도체 패턴(115)의 부분의 두께(Ws2)는, 드레인 영역(111) 또는 소오스 영역(113) 아래에 위치하는 핀형 패턴(110)의 두께(Wf)와 실질적으로 동일할 수 있다. 다시 말해서, 필드 절연막(101)에 의해 감싸지는 반도체 패턴(115)의 부분의 두께의 산포는, 드레인 영역(111) 또는 소오스 영역(113) 아래에 위치하는 핀형 패턴(110)의 두께의 산포와 실질적으로 동일할 수 있다.
예를 들어, 게이트 라스트(gate last) 공정을 수행하는 경우, 필드 절연막(101)의 상면 위로 돌출되는 반도체 패턴(115) 부분만 패터닝 될 수 있다. 이 경우, 예를 들어, 필드 절연막(101)에 의해 감사찌는 반도체 패턴(115)의 부분의 두께(Ws2)은, 필드 절연막(101)의 상면 위로 돌출되어 패터닝되는 반도체 패턴(115)의 부분의 두께(W3) 보다 클 수 있다.
이하에서, 도 1, 도 5 및 도 6을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 5는 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 6은 도 5의 K영역의 확대도이다. 도 5 내지 도 6에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 1, 도 5 및 도 6을 참조하면, 반도체 패턴(115)은 제1 부분(region I), 제2 부분(region II) 및 제3 부분(region III)을 포함할 수 있다.
제2 부분(region II)은 제1 부분(region I)과 제3 부분(region III) 사이에 위치할 수 있다. 제1 부분(region I)은 드레인 영역(111)과 제2 부분(region II) 사이에 위치할 수 있다. 제3 부분(region III)은 소오스 영역(113)과 제2 부분(region II) 사이에 위치할 수 있다.
제1 부분(region I)은 드레인 영역(111)과, 제3 부분(region III) 보다 더 가깝게 위치할 수 있다. 제3 부분(region III)은 드레인 영역(111)과, 제1 부분(region I) 보다 더 멀리 위치할 수 있다.
반도체 패턴(115)의 제1 부분(region I)은 드레인 영역(111)으로부터 제1 거리(D1)만큼 이격된 제1 지점(P1)을 포함할 수 있다. 제1 지점(P1)에서 반도체 패턴(115)의 제1 부분(region I)의 두께는, W1일 수 있다.
반도체 패턴(115)의 제1 부분(region I)은 드레인 영역(111)으로부터 제2 거리(D2)만큼 이격된 제2 지점(P2)을 포함할 수 있다. 제2 거리(D2)는, 제1 거리(D1) 보다 클 수 있다. 제2 지점(P2)에서 반도체 패턴(115)의 제1 부분(region I)의 두께는, W2일 수 있다.
몇몇 실시예에서, 반도체 패턴(115)의 제1 부분(region I)의 임의의 지점들(예, P1, P2 등)의 두께는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 증가할 수 있다. 제1 지점(P1)에서 제1 부분(region I)의 두께(W1)는, 예를 들어, 제2 지점(P2)에서 제1 부분(region I)의 두께(W2) 보다 클 수 있다.
반도체 패턴(115)의 제2 부분(region II)은 드레인 영역(111)으로부터 제3 거리(D3)만큼 이격된 제3 지점(P3)을 포함할 수 있다. 제3 거리(D3)는, 제1 거리(D1) 및 제2 거리(D2) 보다 클 수 있다. 예를 들어, 제3 거리(D3)는, 드레인 영역(111)으로부터 제1 부분(region I)과 제2 부분(region II)의 경계면까지의 거리 보다 클 수 있다. 제3 지점(P3)에서 반도체 패턴(115)의 제2 부분(region II)의 두께는, W3 일 수 있다.
반도체 패턴(115)은 제1 방향(X1)으로 연장될 수 있다. 이 경우, 게이트 구조체(120)는 제1 방향(X1)과 교차하는 제2 방향(X2)으로 연장될 수 있다. 게이트 전극(121)은, 예를 들어, 반도체 패턴(115)과 교차할 수 있다. 좀 더 구체적으로, 게이트 전극(121)은, 예를 들어, 반도체 패턴(115)의 제2 부분(region II)과 교차할 수 있다. 반도체 패턴(115)의 제2 부분(region II)과 교차하는 게이트 전극(121)은 동일한 전압이 인가되는 하나의 게이트 전극(121)일 수 있다.
반도체 패턴(115)의 제3 부분(region III)은 드레인 영역(111)으로부터 제4 거리(D4)만큼 이격된 제4 지점(P4)을 포함할 수 있다. 제4 거리(D4)는, 제1 거리(D1), 제2 거리(D2) 및 제3 거리(D3) 보다 클 수 있다. 예를 들어, 제4 거리(D4)는, 드레인 영역(111)으로부터 제2 부분(region II)과 제3 부분(region III)의 경계면까지의 거리 보다 클 수 있다. 제4 지점(P4)에서 반도체 패턴(115)의 제3 부분(region III)의 두께는, W4 일 수 있다.
반도체 패턴(115)의 제3 부분(region III)은, 드레인 영역(111)으로부터 제5 거리(D5)만큼 이격된 제5 지점(P5)을 포함할 수 있다. 제5 거리(D5)는, 제1 거리(D1), 제2 거리(D2), 제3 거리(D3) 및 제4 거리(D4) 보다 클 수 있다. 제5 지점(P5)에서 반도체 패턴(115)의 제3 부분(region III)의 두께는 W5 일 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 임의의 지점들(예, P4, P5 등)의 두께는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 비교적 일정할 수 있다. 예를 들어, 반도체 패턴(115)의 제4 지점(P4)에서의 제3 부분(region III)의 두께(W4)는, 반도체 패턴(115)의 제5 지점(P5)에서의 제3 부분(region III)의 두께(W5)와 실질적으로 동일할 수 있다.
다시 말해서, 반도체 패턴(115)의 제4 지점(P4)에서의 제3 부분(region III)의 두께의 산포는, 예를 들어, 반도체 패턴(115)의 제5 지점(P5)에서의 제3 부분(region III)의 두께의 산포와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 반도체 패턴(115)의 제1 부분(region I)의 두께는, 반도체 패턴(115)의 제2 부분(region II)의 두께 보다 클 수 있다. 여기서 반도체 패턴(115)의 제1 부분(region I)의 두께는, 예를 들어, 제1 지점(P1)에서 제1 부분(region I)의 두께(W1)일 수 있다. 또한, 반도체 패턴(115)의 제2 부분(region II)의 두께는, 예를 들어, 제3 지점(P3)에서 제2 부분(region II)의 두께(W3)일 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 예를 들어, 반도체 패턴(115)의 제3 부분(region III)의 두께 보다 클 수 있다. 여기서 반도체 패턴(115)의 제1 부분(region I)의 두께는, 예를 들어, 제1 지점(P1)에서 제1 부분(region I)의 두께(W1)일 수 있다. 또한, 반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 제4 지점(P4)에서 제3 부분(region III)의 두께(W4)일 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 반도체 패턴(115)의 제2 부분(region II)의 두께와 실질적으로 동일할 수 있다. 다시 말해서, 반도체 패턴(115)의 제3 부분(region III)의 두께의 산포는, 예를 들어, 반도체 패턴(115)의 제2 부분(region II)의 두께의 산포와 실질적으로 동일할 수 있다.
여기서 반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 제4 지점(P4)에서 제3 부분(region III)의 두께(W4)일 수 있다. 또한, 반도체 패턴(115)의 제2 부분(region II)의 두께는, 예를 들어, 제3 지점(P3)에서 제2 부분(region II)의 두께(W3)일 수 있다.
두께(W1 내지 W5)는, 예를 들어, 제2 방향(X2)으로의 두께일 수 있다. 제2 방향(X2)은, 예를 들어, 게이트 전극(121)이 연장되는 방향일 수 있다. 제2 방향(X2)은, 예를 들어, 반도체 패턴(115)이 연장되는 방향과 교차되는 방향일 수 있다.
앞서, 반도체 패턴(115)의 각 부분의 '두께'를, 드레인 영역(111)으로부터 임의의 거리만큼 이격된 일정 지점에서 제2 방향(X2)으로의 두께인 것으로 설명하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 반도체 패턴(115)의 각 부분의 '두께'는, 예를 들어, 반도체 패턴(115)의 각 부분의 두께의 평균값일 수 있다. 예를 들어, 제1 부분(region I)의 두께의 경우, 드레인 영역(111)으로부터 임의의 거리만큼 이격된 지점들(예, P1, P2)에서 제2 방향(X2)으로의 두께들(예, W1, W2)의 평균값일 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 채널 영역으로 사용될 수 있는 반도체 패턴(115)에서, 드레인 영역(111)과 인접하는 부분의 두께를, 소오스 영역(113)과 인접하는 부분의 두께와 같거나 두껍게 함으로써 자기 가열 현상 또는 이온화 현상 등을 감소시켜, 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 채널 영역으로 사용될 수 있는 반도체 패턴(115)에서, 드레인 영역(111)과 인접하는 부분의 두께를, 채널 영역 중앙 부분의 두께 보다 두껍게 함으로써 장치의 신뢰성을 향상시킬 수 있다.
이하에서, 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 중간단계를 설명한다. 먼저, 기판 상에 핀형 패턴을 형성할 수 있다. 몇몇 실시예에서, 핀형 패턴 형성 후, 핀형 패턴의 일부가 패터닝 되어 반도체 패턴이 형성될 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 핀형 패턴 형성 후, 핀형 패턴 일부분의 패터닝 없이 필드 절연막이 형성될 수 있다. 이 경우, 필드 절연막 상면 위로 돌출되는 핀형 패턴 부분은 패터닝 될 수 있다.
또는, 필드 절연막 상면 위로 돌출되는 핀형 패턴 부분의 패터닝 없이, 핀형 패턴 상에 더미 게이트 전극 등이 형성될 수 있다. 게이트 라스트 공정인 경우, 소오스 영역 및 드레인 영역 형성 후 더미 게이트 전극은 제거될 수 있다. 이 때, 핀형 패턴이 패터닝 되어 반도체 패턴이 형성될 수 있다.
이하에서, 도 1 및 도 7을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다. 도 7에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 7은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 1 및 도 7을 참조하면, 반도체 패턴(115)과 드레인 영역(111) 및 소오스 영역(113) 사이에, 연결 영역(115L2, 115L1)을 더 포함할 수 있다. 연결 영역(115L)은 핀형 패턴(110)의 일부일 수 있다.
예를 들어, 게이트 라스트(gate last) 공정 등에서, 더미 게이트 전극은, 드레인 영역(111) 및 소오스 영역(113) 형성 후 제거될 수 있다. 이 때, 더미 게이트 스페이서는 남아있을 수 있다. 더미 게이트 스페이서는 연결 영역(115L2, 115L1) 상에 형성된 것일 수 있다. 더미 게이트 전극의 제거로 드러난 핀형 패턴을 패터닝 하는 경우, 연결 영역(115L2, 115L1)은 더미 게이트 스페이서로 인해 패터닝되지 않을 수 있다. 연결 영역(115L2, 115L1) 중 적어도 하나, 후속 공정 등에 따라 제거될 수 있다.
이하에서, 도 1, 도 8 및 도 9를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 8은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 9는 도 8의 L영역을 확대한 확대도이다. 도 8 및 도 9에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 1, 도 8 및 도 9를 참조하면, 반도체 패턴(115)의 제3 부분(region III)의 임의의 지점들(예, P4, P5 등)의 두께는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 감소할 수 있다.
예를 들어, 반도체 패턴(115)의 제4 지점(P4)에서 제3 부분(region III)의 두께(W4)는, 제5 지점(P5)에서 제3 부분(region III)의 두께(W5) 보다 작을 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 반도체 패턴(115)의 제2 부분(region II)의 두께 보다 클 수 있다. 여기서 반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 제4 지점(P4)에서 제3 부분(region III)의 두께(W4)일 수 있다. 또한, 반도체 패턴(115)의 제2 부분(region II)의 두께는, 예를 들어, 제3 지점(P3)에서 제2 부분(region II)의 두께(W3)일 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께와 실질적으로 동일할 수 있다. 다시 말해서, 반도체 패턴(115)의 제3 부분(region III)의 두께의 산포는, 예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께의 산포와 실질적으로 동일할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께 보다 작을 수도 있다.
여기서 반도체 패턴(115)의 제1 부분(region I)의 두께는, 예를 들어, 제1 지점(P1)에서 제1 부분(region I)의 두께(W1)일 수 있다.
앞서, 반도체 패턴(115)의 각 부분의 '두께'를 드레인 영역(111)으로부터 임의의 거리만큼 이격된 일정 지점에서 제2 방향(X2)으로의 두께로 설명하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 반도체 패턴(115)의 제3 부분(region III)의 '두께'는, 예를 들어, 반도체 패턴(115)의 제3 부분(region III)의 두께의 평균값일 수 있다. 구체적으로, 제3 부분(region III)의 두께의 경우, 예를 들어, 드레인 영역(111)으로부터 임의의 거리만큼 이격된 지점들(예, P4, P5)에서 제2 방향(X2)으로의 두께들(예, W4, W5)의 평균값일 수 있다.
이하에서, 도 1 및 도 10을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면으로, 도 1의 B-B'선을 따라 절단한 단면도에서, 반도체 패턴(115) 부분을 확대한 확대도이다. 도 10에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 1 및 도 10을 참조하면, 반도체 패턴(115)의 제1 부분(region I)의 제1 지점(P1)에서의 두께(W1)는, 제2 지점(P2)에서의 두께(W2)와 실질적으로 동일할 수 있다.
예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 비교적 일정할 수 있다. 몇몇 실시예에서, 반도체 패턴(115)의 제1 부분(region I)은 직사각형 형상을 가질 수 있다.
도면에서, 제2 부분(region II)의 반도체 패턴(115)의 측벽과 제1 부분(region I)의 반도체 패턴(115)의 측벽이 직각으로 접하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 부분(region II)의 반도체 패턴(115)의 측벽과 제1 부분(region I)의 반도체 패턴(115)의 측벽은 임의의 각도로 서로 접할 수 있음은 물론이다.
반도체 패턴(115)의 제3 부분(region III)의 두께는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 비교적 일정할 수 있다. 예를 들어, 반도체 패턴(115)의 제3 부분(region III)의 제4 지점(P4)에서의 두께(W4)는, 제5 지점(P5)에서의 두께(W5)와 실질적으로 동일할 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 예를 들어, 제2 부분(region II) 및 제3 부분(region III)의 두께 보다 클 수 있다. 반도체 패턴(115)의 제2 부분(region II)의 두께는, 예를 들어, 제3 부분(region III)의 두께와 실질적으로 동일할 수 있다.
이하에서, 도 1 및 도 11을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면으로, 도 1의 B-B'선을 따라 절단한 단면도에서, 반도체 패턴(115) 부분을 확대한 확대도이다. 도 11에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 1 및 도 11을 참조하면, 반도체 패턴(115)의 제3 부분(region III)의 두께는, 드레인 영역(111) 측에서 소오스 영역(113) 측으로 갈수록 비교적 일정할 수 있다.
예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 제1 지점(P1)에서의 두께는, 반도체 패턴(115)의 제3 부분(region III)의 제4 지점(P4)에서의 두께와 실질적으로 동일할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께 보다 작을 수도 있다.
몇몇 실시예에서, 반도체 패턴(115)의 제1 부분(region I) 및 제3 부분(region III)은 직사각형 형상을 가질 수 있다.
도면에서, 제2 부분(region II)의 반도체 패턴(115)의 측벽과 제3 부분(region III)의 반도체 패턴(115)의 측벽이 직각으로 접하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 부분(region II)의 반도체 패턴(115)의 측벽과 제3 부분(region III)의 반도체 패턴(115)의 측벽은 임의의 각도로 서로 접할 수 있음은 물론이다.
반도체 패턴(115)의 제2 부분(region II)의 두께는, 반도체 패턴(115)의 제1 부분(region I) 및 제3 부분(region III)의 두께 보다 작을 수 있다.
이하에서, 도 1 및 도 12를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면으로, 도 1의 B-B'선을 따라 절단한 단면도에서, 반도체 패턴(115) 부분을 확대한 확대도이다. 도 12에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 1 및 도 12를 참조하면, 반도체 패턴(115)의 제1 부분(region I)의 측벽은, 라운드된 형상을 가질 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 측벽의 일측은, 예를 들어, 반도체 패턴(115)의 제2 부분(region II)과 접할 수 있다. 반도체 패턴(115)의 제1 부분(region I)의 측벽의 타측은, 예를 들어, 드레인 영역(111)과 연결될 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 증가할 수 있다. 예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 제1 지점(P1)에서의 두께(W1)는, 제2 지점(P2)에서의 두께(W2) 보다 클 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 예를 들어, 제2 부분(region II) 및 제3 부분(region III)의 두께 보다 클 수 있다. 반도체 패턴(115)의 제2 부분(region II)의 두께는, 예를 들어, 제3 부분(region III)의 두께와 실질적으로 동일할 수 있다.
이하에서, 도 1 및 도 13을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면으로, 도 1의 B-B'선을 따라 절단한 단면도에서, 반도체 패턴(115) 부분을 확대한 확대도이다. 도 13에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 1 및 도 13을 참조하면, 반도체 패턴(115)의 제3 부분(region III)의 측벽은, 라운드된 형상을 가질 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 측벽의 일측은, 예를 들어, 반도체 패턴(115)의 제2 부분(region II)과 접할 수 있다. 반도체 패턴(115)의 제3 부분(region III)의 측벽의 타측은, 예를 들어, 소오스 영역(113)과 연결될 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 두께는, 드레인 영역(111) 측에서 소오스 영역(113) 측으로 갈수록 증가할 수 있다. 예를 들어, 반도체 패턴(115)의 제3 부분(region III)의 제4 지점(P4)에서의 두께(W4)는, 제5 지점(P5)에서의 두께(W5) 보다 작을 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 제3 부분(region III)의 두께와 실질적으로 동일할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께 보다 작을 수도 있다.
반도체 패턴(115)의 제2 부분(region II)의 두께는, 제1 부분(region I) 및 제3 부분(region III)의 두께 보다 작을 수 있다.
이하에서, 도 1 및 도 14를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면으로, 도 1의 B-B'선을 따라 절단한 단면도에서, 반도체 패턴(115) 부분을 확대한 확대도이다. 도 14에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 1 및 도 14를 참조하면, 반도체 패턴(115)의 제1 부분(region I)의 측벽은, 테이퍼(tapered)진 형상을 가질 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 측벽의 일측은, 예를 들어, 반도체 패턴(115)의 제2 부분(region II)과 접할 수 있다. 반도체 패턴(115)의 제1 부분(region I)의 측벽의 타측은, 예를 들어, 드레인 영역(111)과 연결될 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 증가할 수 있다. 예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 제1 지점(P1)에서의 두께(W1)는, 제2 지점(P2)에서의 두께(W2) 보다 클 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 예를 들어, 제2 부분(region II) 및 제3 부분(region III)의 두께 보다 클 수 있다. 반도체 패턴(115)의 제2 부분(region II)의 두께는, 예를 들어, 제3 부분(region III)의 두께와 실질적으로 동일할 수 있다.
이하에서, 도 1 및 도 15를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면으로, 도 1의 B-B'선을 따라 절단한 단면도에서, 반도체 패턴(115) 부분을 확대한 확대도이다. 도 15에서는, 설명의 명확성을 위해 게이트 구조체(120) 등의 도시를 생략하였다.
도 1 및 도 15를 참조하면, 반도체 패턴(115)의 제3 부분(region III)의 측벽은, 테이퍼(tapered)진 형상을 가질 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 측벽의 일측은, 예를 들어, 반도체 패턴(115)의 제2 부분(region II)과 접할 수 있다. 반도체 패턴(115)의 제3 부분(region III)의 측벽의 타측은, 예를 들어, 소오스 영역(113)과 연결될 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 두께는, 드레인 영역(111) 측에서 소오스 영역(113) 측으로 갈수록 증가할 수 있다. 예를 들어, 반도체 패턴(115)의 제3 부분(region III)의 제4 지점(P4)에서의 두께(W4)는, 제5 지점(P5)에서의 두께(W5) 보다 작을 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 제3 부분(region III)의 두께와 실질적으로 동일할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 반도체 패턴(115)의 제3 부분(region III)의 두께는, 예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께 보다 작을 수도 있다.
반도체 패턴(115)의 제2 부분(region II)의 두께는, 제1 부분(region I) 및 제3 부분(region III)의 두께 보다 작을 수 있다.
이하에서, 도 1 및 도 16 내지 도 23을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 16 내지 도 23은 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 1 및 도 16 내지 도 23을 참조하면, 반도체 패턴(115)은 와이어 형상을 가질 수 있다.
반도체 패턴(115)은 기판(100) 상에, 기판(100)으로부터 이격되도록 형성될 수 있다. 반도체 패턴(115)은 게이트 구조체(120)를 관통하도록 형성될 수 있다. 게이트 전극(121)의 일부는, 반도체 패턴(115)과 기판(100) 사이에 개재될 수 있다. 다시 말해서, 게이트 전극(121)은, 반도체 패턴(115)을 감싸도록 형성될 수 있다.
게이트 절연막(123)은 게이트 전극(121)과 게이트 스페이서(125) 사이 및 게이트 전극(121)과 기판(100) 사이에 형성될 수 있다. 또한, 게이트 절연막(123)은, 반도체 패턴(115)의 둘레를 감싸도록 형성될 수 있다.
반도체 패턴(115)의 각 부분의 두께는, 제3 방향(X3)으로의 두께일 수 있다. 제3 방향(X3)은, 예를 들어, 기판(100)을 관통하는 방향일 수 있다. 예를 들어, 제3 방향(X3)은, 기판(100)에 대해 수직인 방향일 수 있다. 몇몇 실시예에서, 제3 방향(X3)은, 예를 들어, 반도체 패턴(115)이 연장되는 방향인 제1 방향(X1) 및 게이트 구조체(120)가 연장되는 방향인 제2 방향(X2)과 교차하는 방향일 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니고, 반도체 패턴(115)의 각 부분의 두께는, 반도체 패턴(115)의 직경일 수 있다.
예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께는, 드레인 영역(111)으로부터 제1 거리(D1)만큼 이격된 제1 지점(P1)에서, 제1 부분(region I)의 직경(W1)일 수 있다. 예를 들어, 반도체 패턴(115)의 제2 부분(region II)의 두께는, 드레인 영역(111)으로부터 제3 거리(D3)만큼 이격된 제3 지점(P3)에서, 제2 부분(region II)의 직경(W3)일 수 있다. 예를 들어, 반도체 패턴(115)의 제3 부분(region III)의 두께는, 드레인 영역(111)으로부터 제4 거리(D4)만큼 이격된 제4 지점(P4)에서, 제3 부분(region III)의 직경(W4)일 수 있다.
또는, 예를 들어, 반도체 패턴(115)의 각 부분의 두께는, 드레인 영역(111)으로부터 임의의 거리만큼 이격된 각 지점들에서의 직경의 평균값일 수 있다.
예를 들어, 반도체 패턴(115)의 제1 부분(region I)의 두께는, 드레인 영역(111)으로부터 임의의 거리만큼 이격된 각 지점들(예, P1, P2 등)에서 직경(예, W1, W2 등)의 평균값일 수 있다.
예를 들어, 반도체 패턴(115)의 제3 부분(region III)의 두께는, 드레인 영역(111)으로부터 임의의 거리만큼 이격된 각 지점들(예, P4, P5 등)에서 직경(예, W4, W5 등)의 평균값일 수 있다.
도 16 내지 도 23을 참조하면, 반도체 패턴(115)의 제1 부분(region I)의 두께는, 제3 부분(region III)의 두께와 실질적으로 같거나 클 수 있다. 반도체 패턴(115)의 제1 부분(regionI)의 두께는, 제2 부분(region II)의 두께 보다 클 수 있다. 반도체 패턴(115)의 제3 부분(region III)의 두께는, 제2 부분(region II)의 두께와 실질적으로 같거나 클 수 있다.
이하에서, 도 24 내지 도 31을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 24 내지 도 31을 참조하면, 반도체 패턴(115)은, 제1 반도체 패턴(115-1) 및 제2 반도체 패턴(115-2)을 포함할 수 있다.
제1 반도체 패턴(115-1) 및 제2 반도체 패턴(115-2)은, 기판(100) 상에 형성되고, 기판(100)으로부터 이격되도록 형성될 수 있다. 제1 반도체 패턴(115-1) 및 제2 반도체 패턴(115-2)은 서로 이격될 수 있다. 예를 들어, 제1 반도체 패턴(115-1)은 제2 반도체 패턴(115-2) 보다 기판(100)으로부터 더 멀리 이격될 수 있다. 제1 반도체 패턴(115-1) 및 제2 반도체 패턴(115-2)은 예를 들어, 와이어 형상을 가질 수 있다.
제1 반도체 패턴(115-1) 및 제2 반도체 패턴(115-2)은, 제1 부분(region I), 제2 부분(region II) 및 제3 부분(region III)을 포함할 수 있다. 각 부분에 대한 두께에 대한 설명은, 앞서 반도체 패턴(115)에 대한 것과 같다.
제1 반도체 패턴(115-1) 및 제2 반도체 패턴(115-2)은, 게이트 구조체(120)를 관통하도록 형성될 수 있다. 게이트 전극(121)의 일부는, 제1 반도체 패턴(115-1)과 제2 반도체 패턴(115-2) 사이에 개재될 수 있다. 또한, 게이트 전극(121)의 일부는, 제2 반도체 패턴(115-2)과 기판(100) 사이에 개재될 수 있다. 다시 말해서, 게이트 전극(121)은, 제1 반도체 패턴(115-1) 및 제2 반도체 패턴(115-2)을 감싸도록 형성될 수 있다.
게이트 절연막(123)은 제1 반도체 패턴(115-1) 및 제2 반도체 패턴(115-2)의 둘레를 감싸도록 형성될 수 있다.
이하에서, 도 32 및 도 33를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다. 도 33은 도 32의 M영역을 확대한 확대도이다.
도 32 및 도 33을 참조하면, 기판(100)은 베이스 판(100') 및 매몰 산화막(103)을 포함할 수 있다. 매몰 산화막(103)은 베이스 판(100') 상에 형성될 수 있다.
반도체 패턴(115)은 매몰 산화막(103) 상에 형성될 수 있다. 드레인 영역(111) 및 소오스 영역(113)은 매몰 산화막(103) 상에 형성될 수 있다.
드레인 영역(111), 소오스 영역(113) 및 반도체 패턴(115)은, 예를 들어, 게이트 구조체(120)가 연장되는 방향(X2)과 동일한 방향으로 연장될 수 있다.
반도체 패턴(115)의 각 부분의 두께는, 제3 방향(X3)으로의 두께일 수 있다. 예를 들어, 제3 방향(X3)은, 기판(100)에 대해 수직인 방향일 수 있다. 몇몇 실시예에서, 제3 방향(X3)은, 드레인 영역(111), 소오스 영역(113) 및 반도체 패턴(115)이 연장되는 방향(X2)과 교차하는 방향일 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 제3 부분(region III)의 두께와 실질적으로 같을 수 있다. 반도체 패턴(115)의 제1 부분(regionI)의 두께는, 제2 부분(region II)의 두께 보다 클 수 있다. 반도체 패턴(115)의 제3 부분(region III)의 두께는, 제2 부분(region II)의 두께와 실질적으로 같을 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 제1 지점(P1)에서, 베이스 기판(100')으로부터 제1 부분(region I)의 상면까지의 높이는 H1 일 수 있다. 반도체 패턴(115)의 제1 부분(region I)의 제2 지점(P2)에서, 베이스 기판(100')으로부터 제1 부분(region I)의 상면까지의 높이는 H2 일 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 임의의 지점들(예, P1, P2 등)에서, 베이스 기판(103)으로부터 제1 부분(region I)의 높이는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 증가할 수 있다. 예를 들어, H1은 H2 보다 클 수 있다.
반도체 패턴(115)의 제2 부분(region II)의 제3 지점(P3)에서, 베이스 기판(100')으로부터 제2 부분(region II)의 상면까지의 높이는 H3 일 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 제4 지점(P4)에서, 베이스 기판(100')으로부터 제3 부분(region III)의 상면까지의 높이는 H4 일 수 있다. 반도체 패턴(115)의 제3 부분(region III)의 제5 지점(P5)에서, 베이스 기판(100')으로부터 제3 부분(region III)의 상면까지의 높이는 H5 일 수 있다.
반도체 패턴(115)의 제3 부분(region III)의 임의의 지점들(예, P4, P5 등)에서, 베이스 기판(103)으로부터 제3 부분(region III)의 높이는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 실질적으로 동일할 수 있다. 예를 들어, H4는 H5와 실질적으로 동일할 수 있다.
몇몇 실시예에서, H4는 H3과 실질적으로 동일할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, H4는 H3 보다 클 수도 있다.
이하에서, 도 34를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 34는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 34를 참조하면, 도 32와 비교하여, 게이트 스페이서(125)는 드레인 영역(111) 및 소오스 영역(113)과 수직으로 중첩하지 않을 수 있다. 공정에 따라, 반도체 패턴(115)을 형성한 후 게이트 스페이서(125)를 형성하는 경우, 이와 같을 수 있다. 반면, 도 32는, 예를 들어, 게이트 라스트(gate last) 공정에서와 같이, 반도체 패턴(115)의 패터닝이 더미 게이트 전극 제거 후 수행되는 경우일 수 있다. 이하에서는, 도 32와 같은 경우를 가정하고 설명하도록 한다.
이하에서, 도 35 내지 도 41을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 35 내지 도 41은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 단면도로서, 도 32와 같은 반도체 장치에서 반도체 패턴(115) 부분을 확대한 확대도이다.
도 35 내지 도 41을 참조하면, 반도체 패턴(115)의 제3 부분(region III)의 임의의 지점들(예, P4, P5 등)에서, 베이스 기판(103)으로부터 제3 부분(region III)의 높이는, 소오스 영역(113) 측에서 드레인 영역(111) 측으로 갈수록 실질적으로 동일하거나 감소할 수 있다. 예를 들어, H5는 H4와 같거나 클 수 있다. H5는, 제5 지점(P5)에서, 베이스 기판(100')으로부터 제3 부분(region III)의 상면까지의 높이일 수 있다.
반도체 패턴(115)의 제1 부분(region I)의 두께는, 제3 부분(region III)의 두께와 실질적으로 같거나 클 수 있다. 반도체 패턴(115)의 제1 부분(regionI)의 두께는, 제2 부분(region II)의 두께 보다 클 수 있다. 반도체 패턴(115)의 제3 부분(region III)의 두께는, 제2 부분(region II)의 두께와 실질적으로 같거나 클 수 있다.
이하에서, 도 42 내지 도 44를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 42 내지 도 44는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 42 내지 도 44를 참조하면, 소오스 영역(113)은 기판(100) 내에 형성될 수 있다.
반도체 패턴(115)은 기판(100) 상에, 제3 방향(X3)으로 연장되도록 형성될 수 있다. 반도체 패턴(115)의 제2 부분(region II)은, 기판(100)과 제1 부분(region I) 사이에 위치할 수 있다. 반도체 패턴(115)의 제3 부분(reion III)은, 제2 부분(region II)과 기판(100) 사이에 형성될 수 있다.
반도체 패턴(115)은, 예를 들어, 와이어 형상을 가질 수 있다.
드레인 영역(111)은, 반도체 패턴(115) 상에 형성될 수 있다. 예를 들어, 드레인 영역(111)은, 반도체 패턴(115)의 제1 부분(region I) 상에 형성될 수 있다. 제1 영역(region I)은 드레인 영역(111)과 제2 부분(region II) 사이에 위치할 수 있다.
게이트 구조체(120)는 반도체 패턴(115)의 둘레는 감싸는 형태로 형성될 수 있다. 예를 들어, 반도체 패턴(115)은, 게이트 구조체(120)를 관통하도록 형성될 수 있다. 게이트 전극(121)은 반도체 패턴(115)의 제2 부분(region II)과 교차하도록 형성될 수 있다. 즉, 게이트 전극(121)은 반도체 패턴(115)의 제2 부분(region II)을 감싸도록 형성될 수 있다. 게이트 스페이서(125)는, 기판(100)과 게이트 전극(121) 사이에 형성될 수 있다.
반도체 패턴(115)의 각 부분의 두께는, 제1 방향(X1)으로의 두께일 수 있다. 제1 방향(X1)은, 예를 들어, 반도체 패턴(115)이 연장되는 방향과 교차하는 방향일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 반도체 패턴(115)의 각 부분의 두께는, 반도체 패턴(115)의 직경일 수 있다. 또는, 예를 들어, 반도체 패턴(115)의 각 부분의 두께는, 드레인 영역(111)으로부터 임의의 거리만큼 이격된 각 지점들에서의 직경의 평균값일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 반도체 장치에 포함되는 반도체 패턴(115)에 대해 설명하였으나, 반도체 패턴(115)의 형상은, 도면에 도시된 모양에 제한되는 것은 아니다. 예를 들어, 반도체 패턴(115)의 형상은, 반도체 패턴(115)의 제1 부분(region I)의 두께(W1)가 제3 부분(region III)의 두께(W4) 보다 크거나 실질적으로 같은 형상일 수 있다. 또는 예를 들어, 반도체 패턴(115)의 형상은, 반도체 패턴(115)의 제1 부분(region I)의 두께(W1)가 제2 부분(region II)의 두께(W3) 보다 큰 형상일 수 있다.
도 45는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 45를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
111: 드레인 영역 113: 소오스 영역
115: 반도체 패턴

Claims (10)

  1. 서로 이격되는 드레인 영역 및 소오스 영역;
    상기 드레인 영역 및 상기 소오스 영역 사이에, 제1 부분과 제2 부분을 포함하는 반도체 패턴으로, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 크고, 상기 제1 부분은 상기 드레인 영역과 상기 제2 부분 사이에 위치하는 반도체 패턴; 및
    상기 반도체 패턴의 제2 부분과 교차하는 게이트 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점과, 상기 드레인 영역으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 지점을 포함하고,
    상기 제1 지점에서 상기 반도체 패턴의 제1 부분의 두께는, 상기 제2 지점에서 상기 반도체 패턴의 제1 부분의 두께 보다 큰 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 패턴은 제3 부분을 포함하고,
    상기 반도체 패턴의 제2 부분은 상기 반도체 패턴의 제1 부분과 상기 반도체 패턴의 제3 부분 사이에 위치하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 반도체 패턴의 제3 부분은 상기 드레인 영역으로부터 제4 거리만큼 이격된 제4 지점과, 상기 드레인 영역으로부터 상기 제4 거리보다 큰 제5 거리만큼 이격된 제5 지점을 포함하고,
    상기 제4 지점에서 상기 반도체 패턴의 제3 부분의 두께는, 상기 제5 지점에서 상기 반도체 패턴의 제3 부분의 두께 보다 작은 반도체 장치.
  5. 제 3항에 있어서,
    상기 반도체 패턴의 제3 부분의 두께는 상기 반도체 패턴의 제1 부분의 두께 보다 작은 반도체 장치.
  6. 제 1항에 있어서,
    상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점을 포함하고,
    상기 반도체 패턴의 제2 부분은, 상기 드레인 영역으로부터 상기 제1 거리보다 큰 제3 거리만큼 이격된 제3 지점을 포함하고,
    상기 제1 부분의 두께는, 상기 제1 지점에서 상기 반도체 패턴의 제1 부분의 두께이고,
    상기 제2 부분의 두께는, 상기 제3 지점에서 상기 반도체 패턴의 제2 부분의 두께인 반도체 장치.
  7. 기판;
    상기 기판 상의 필드 절연막;
    상기 기판으로부터 돌출되고 제1 부분과 제2 부분을 포함하는 반도체 패턴으로, 상기 반도체 패턴의 일부는 상기 필드 절연막의 상면보다 위로 돌출되는 반도체 패턴;
    상기 기판 상에, 상기 반도체 패턴을 중심으로 양 측에 위치하는 소오스 영역 및 드레인 영역; 및
    상기 반도체 패턴 영역의 제2 부분과 교차하는 게이트 전극을 포함하고,
    상기 반도체 패턴의 제1 부분은 상기 드레인 영역과 상기 반도체 패턴의 제2 부분 사이에 위치하고,
    상기 반도체 패턴의 제1 부분의 두께는 상기 반도체 패턴의 제2 부분의 두께보다 큰 반도체 장치.
  8. 제 7항에 있어서,
    상기 반도체 패턴은 제1 방향으로 연장되고,
    상기 게이트 전극은 상기 제1 방향과 다른 제2 방향으로 연장되고,
    상기 제1 부분의 두께 및 상기 제2 부분의 두께는, 상기 제2 방향으로의 두께인 반도체 장치.
  9. 제 7항에 있어서,
    상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점과, 상기 드레인 영역으로부터 상기 제1 거리 보다 큰 제2 거리만큼 이격된 제2 지점을 포함하고,
    상기 제1 지점에서 상기 반도체 패턴의 제1 부분의 두께는, 상기 제2 지점에서 상기 반도체 패턴의 제1 부분의 두께 보다 큰 반도체 장치.
  10. 제 7항에 있어서,
    상기 반도체 패턴의 제1 부분은 상기 드레인 영역으로부터 제1 거리만큼 이격된 제1 지점을 포함하고,
    상기 반도체 패턴의 제2 부분은 상기 드레인 영역으로부터 상기 제1 거리 보다 큰 제3 거리만큼 이격된 제3 지점을 포함하고,
    상기 제1 부분의 두께는, 상기 제1 지점에서 상기 반도체 패턴의 제1 부분의 두께이고,
    상기 제2 부분의 두께는, 상기 제3 지점에서 상기 반도체 패턴의 제2 부분의 두께인 반도체 장치.
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US8716786B2 (en) * 2008-06-17 2014-05-06 Infineon Technologies Ag Semiconductor device having different fin widths
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