KR20200021736A - 컨트롤러 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 컨트롤러의 동작방법에 있어서, 민-전압 관리부에 의하여 프로그램 상태에 대응하는 소스 리드 전압으로부터 후보 민-전압을 추정하는 단계; 신뢰구간 관리부에 의하여 상기 후보 민-전압이 상기 프로그램 상태에 대응하는 신뢰구간 내에 위치하는지 판단하는 단계; 상기 신뢰구간 관리부에 의하여 상기 후보 민-전압들이 상기 신뢰구간에 위치한다면, 상기 후보 민-전압을 선택하는 단계; 리드 전압 관리부에 의하여 상기 선택 민-전압에 기초하여 타겟 리드 전압을 검색하는 단계; 및 프로세서에 의하여 상기 검색된 타겟 리드 전압으로 타겟 데이터를 리드하는 단계를 포함할 수 있다.

Description

컨트롤러 및 그것의 동작방법 {CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 최적의 리드 전압을 빠르게 검색하여 리드 성능을 향상시킬 수 있는 컨트롤러 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 본 발명의 실시 예에 따른 컨트롤러는 메모리 장치의 특성을 반영하여 최적의 리드 전압 검색 효율을 개선시킬 수 있는 방법을 제안한다.
본 발명의 실시 예들에 따른 컨트롤러의 동작방법에 있어서, 민-전압 관리부에 의하여 프로그램 상태에 대응하는 소스 리드 전압으로부터 후보 민-전압을 추정하는 단계; 상기 신뢰구간 관리부에 의하여 상기 후보 민-전압이 상기 프로그램 상태에 대응하는 신뢰구간 내에 위치하는지 판단하는 단계; 상기 신뢰구간 관리부에 의하여 상기 후보 민-전압들이 상기 신뢰구간에 위치한다면, 리드 전압 관리부에 의하여 상기 후보 민-전압을 선택하는 단계; 선택 민-전압 - 상기 선택된 후보 민-전압 - 에 기초하여 타겟 리드 전압을 검색하는 단계; 및 프로세서에 의하여 상기 검색된 타겟 리드 전압으로 타겟 데이터를 리드하는 단계를 포함할 수 있다.
본 발명의 실시 예들에 따른 컨트롤러에 있어서, 프로그램 상태에 대응하는 소스 리드 전압으로부터 후보 민-전압을 추정하는 민-전압 관리부; 상기 후보 민-전압이 상기 프로그램 상태에 대응하는 신뢰구간 내에 위치하는지 판단하고, 상기 후보 민-전압들이 상기 신뢰구간에 위치한다면, 상기 후보 민-전압을 선택하는 신뢰구간 관리부; 선택 민-전압 - 상기 선택된 후보 민-전압 - 에 기초하여 타겟 리드 전압을 검색하는 리드 전압 관리부; 및 상기 검색된 타겟 리드 전압으로 타겟 데이터를 리드하는 프로세서를 포함할 수 있다.
본 발명의 실시 예에 따른 컨트롤러는 리드 페일이 발생된 청크(chunk)에 대하여 최적의 리드 전압 계산 시, 리드 동작에 소요되는 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 5a 는 2 비트 멀티 비트 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 이상적인 문턱 전압 산포 그래프이다.
도 5b는 2 비트 멀티 비트 셀(MLC) 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구조를 나타낸 도면이다.
도 7a 내지 도 7d는 본 발명의 실시 예에 따른 리드 전압 검색 동작을 나타낸 개념도이다.
도 8는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 나타낸 흐름도이다.
도 9 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급 회로(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 5a 는 2 비트 멀티 비트 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 이상적인 문턱 전압 산포 그래프이다.
도 5b는 2 비트 멀티 비트 셀(MLC) 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
MLC 비휘발성 메모리 장치, 예를 들어 MLC 플래시 메모리의 싱글 메모리 셀에 2개의 비트(즉, k=2)를 프로그램하면, 22, 즉, 4 개의 문턱 전압 산포들 중 어느 하나가 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 2 비트 MLC(Multi Level Cell)의 경우, 도면에 도시된 바와 같이 4개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P3)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 5a는 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 5b에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 5b에 도시된 바와 같이 인접한 각 상태(E and P1 to P3)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 나아가, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
이러한 문제를 해결하기 위해, 일반적으로 에러정정부호를 사용하고 있다. 에러정정코드로서 극부호(Polar Code), BCH 부호(Bose-Chaudhuri-Hocquenghem code), LDPC 부호(Low-Density Parity-Check Code) 등이 사용될 수 있다. 특히, 상대적으로 강한 에러 정정 능력을 갖고 있는 LDPC 부호가 많이 사용된다. LDPC 부호는 오류를 정정하기 위하여 경판정 정보(hard decision information), 예를 들면, 바이너리 정보(binary information)가 아닌 신뢰도의 경중이 포함된 연판정 정보(soft decision information) 예를 들면, LLR 정보(Log likelihood ratio information)를 사용할 수 있다. 따라서, 잘못된 LLR 정보는 LDPC 부호의 정정 성능을 약화시킬 수 있다. 이때, LLR 정보는 복수의 리드 전압을 활용하여 알 수 있으며, 최적의 리드 전압을 활용하여야 최적의 LLR 정보를 추출할 수 있고, 그 결과, LDPC 부호가 최적의 정정 성능을 가질 수 있다. 따라서, 최적의 리드 전압이 빠르고 정확하게 검색되어야 메모리 시스템의 오류 정정 성능 및 데이터 리드 성능이 향상될 수 있다.
특히, 본 발명의 실시 예에 따른 메모리 시스템(110)은 메모리 장치(150)의 프로그램 분포가 스트레스를 받더라도 전압 위도우의 폭(width)는 큰 변화가 없고, 단순히 왼쪽 혹은 오른쪽으로 이동(shift)되는 현상이 발생되는 특성을 활용하여 최적의 리드 전압을 검색하는 방법을 제안한다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템(110)의 구조를 나타낸 도면이다. 비록, 메모리 시스템(110)의 구조가 도 1에 도시되어 있으나, 도 6은 본 발명의 핵심적인 구성요소만을 나타낸다.
나아가, 도 7a 내지 도 7d는 본 발명의 실시 예에 따른 리드 전압 검색 동작을 나타낸 개념도이다.
이하에서는, 도 6 내지 도 7d를 활용하여, 본 발명의 메모리 시스템(110)의 구조 및 동작 과정들이 설명된다.
도 1에서 설명된 바와 같이, 메모리 시스템(110)은 메모리 장치(150) 및 메모리 장치(150)를 제어하는 컨트롤러(130)를 포함할 수 있다. 이하에서는 설명의 편의를 위하여 메모리 장치(150)는 MLC 메모리 장치라고 가정한다. 다만, 이는 하나의 실시 예일뿐이며, 이에 제한되는 것은 아니다.
컨트롤러(130)내 포함된 프로세서(134)는 메모리 장치(150)에 저장된 데이터를 리드하기 위하여 메모리 장치(150)를 제어할 수 있다. 구체적으로, 프로세서(134)의 제어에 의하여 전압 공급 회로(310)는 저장된 데이터를 리드하기 위한 리드 전압을 메모리 셀 어레이(330)에 제공할 수 있다. 초기에 프로세서(134)는 설계 당시에 설정된 디폴트 값(default value)을 가진 리드 전압으로 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다. 이때에는, 디폴트 값을 가진 리드 전압이 최적의 리드 전압이다.
도 7a과 도 7b를 참고하여 예를 들면, 프로세서(134)는 설계 당시에 설정된 디폴트 값을 가진 복수의 리드 전압들(R1 내지 R3)를 이용하여 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다. 나아가, 상기 복수의 리드 전압들(R1 내지 R3)은 도 7a와 같이 도시된 프로그램 상태를 갖는 메모리 장치(150)에 대한 최적의 리드 전압들이다. 다만, 도 5b에서 설명된 여러가지 상황들에 의하여 메모리 장치(150)의 프로그램 상태가 도 7b와 같이 변형될 수 있다. 만약, 프로세서(134)가 처음과 동일하게 디폴트 값을 가진 리드 전압들(R1 내지 R3)으로 데이터를 리드하도록 메모리 장치(150)를 제어할 경우, 해당 리드 동작은 페일될 수 있다. 즉, 메모리 장치(150)의 프로그램 상태에 따라 최적의 리드 전압이 변경되어야 한다. 따라서, 컨트롤러(130)는 이전 최적의 리드 전압(이하, 소스 리드 전압)과는 다른 새로운 최적의 리드 전압(이하, 타겟 리드 전압)을 검색할 수 있다.
컨트롤러(130)는 타겟 리드 전압을 검색하기 위하여 민-전압 관리부(mean-bias manager, 610), 신뢰구간 관리부(630) 및 리드 전압 관리부(read bias manager, 650)를 더 포함할 수 있다. 도 6에서, 민-전압 관리부(610), 신뢰구간 관리부(630) 및 리드 전압 관리부(650)는 프로세서(134)와 별개로 나타나 있으나, 프로세서(134)에 포함될 수 있다.
민-전압 관리부(610)는 후보 민-전압에 대한 정보를 관리할 수 있다. 민-전압이란 하나의 전압 윈도우에서 가장 많은 수의 메모리 셀들을 리드할 수 있는 전압을 의미한다. 이상적인 민-전압은 하나의 전압 윈도우에서 제일 가운데 위치한 전압이다. 민-전압은 프로그램 상태당 '1개'씩 존재할 수 있다. 예를 들어, 도 7a를 참조하면, 프로그램 상태들(P1 내지 P3) 각각에 민-전압이 하나씩 존재하고, 총 3개의 민-전압이 존재할 수 있다. 스트레스로 인하여 메모리 장치(150)의 프로그램 상태가 변경된 경우, 민-전압 역시 변경될 수 있다.
도 6 과 7c를 참조하여, 민-전압 관리부(610)는 소스 리드 전압(R1 내지 R3)과 상수(α1 내지 α3)를 더하여 후보 민-전압(M1 내지 M3)을 추정할 수 있다. 소스 리드 전압(R1 내지 R3)은 메모리 장치(150)의 프로그램 상태가 변경되기 전 데이터를 성공적으로 리드할 수 있는 최적의 리드 전압을 의미한다.
상수(α1 내지 α3)는 소스 리드 전압(R1 내지 R3)을 활용하여 계산될 수 있다. 구체적으로, 컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 페이지들 각각의 사이즈를 알 수 있다. 따라서, 복수의 페이지들 각각에 포함된 메모리 셀의 개수가 계산될 수 있다. 그리고, 이상적인 민-전압이 정확하게 파악되진 않지만, 이상적인 민-전압을 이용하여 리드된 메모리 셀의 개수는 계산될 수 있다. 나아가, 소스 리드 전압을 이용하여 리드된 메모리 셀의 개수도 계산될 수 있다. 민-전압 관리부(610)는 한 전압 윈도우의 폭에서 리드되는 '1'셀의 총 개수에 대한 이상적인 민-전압을 이용하여 리드된 '1'셀의 개수와 소스 리드 전압을 이용하여 리드된 '1'셀의 개수의 차를 한 전압 윈도우의 폭과 곱한 값으로 상수를 계산할 수 있다.
예를 들면, 설명의 편의를 위하여 복수의 페이지들 각각에 포함된 메모리 셀의 개수는 '400'개로 가정하고, 한 전압 윈도우의 폭이 '10'이라고 가정한다. 이때, 한 전압 윈도우의 폭에서 리드되는 '1'셀의 개수는 '100'이다. 그리고, 소거 상태(E)의 중간 지점에서 리드되는 '1'셀의 개수는 '50'이고, 제 1 프로그램 상태(P1)의 중간 지점, 즉 이상적인 제 1 민-전압으로 리드되는 '1'셀의 개수는 '150'이며, 제 2 프로그램 상태(P2)의 중간 지점, 즉 이상적인 제 2 민-전압으로 리드되는 '1'셀의 개수는 '250'이고, 제 3 프로그램 상태의 중간 지점, 즉 이상적인 제 3 민-전압으로 리드되는 '1'셀의 개수는 '350'이다. 만약, 제 1 소스 리드 전압에 의하여 리드된 '1'셀의 개수가 '130'이라고 가정한다면, 상수는 상기 설명된 방법에 따라 '2'가 될 수 있다.
상기의 예와는 달리, 민-전압 관리부(610)는 가우시안 알고리즘을 활용하여 후보 민-전압(M1 내지 M3)을 추정할 수 있다.
구체적으로, 예를 들면, 민-전압 관리부(610)는 가우시안 알고리즘을 활용하여 제 3 프로그램 상태와 대응하는 제 3 후보 민-전압(M3)를 계산할 수 있다. 가우시안 정규분포는 평균 및 분산에 의하여 결정될 수 있다. 따라서, 제 3 프로그램 상태의 가우시안 정규분포확률이 명확하고, 분포를 상수화할 수 있다면, 민-전압 관리부(610)는 가우시안 알고리즘을 활용하여 제 3 후보 민-전압(M3)을 추정할 수 있다. 구체적으로, 민-전압 관리부(610)는 아래 수학식 1 및 수학식 2를 활용하여 제 3 후보 민-전압(M3)를 추정할 수 있다.
Figure pat00001
[수학식 1]
Figure pat00002
[수학식 2]
수학식 1 및 수학식 2에서,
Figure pat00003
는 제 3 후보 민-전압을 의미하며, 제 3 프로그램 상태에 대한 정규분포의 평균값을 나타낸다. 또한,
Figure pat00004
Figure pat00005
는 제 3 프로그램 상태에 대한 정규분포의 분산을 의미한다.
Figure pat00006
Figure pat00007
는 제 3 소스 리드 전압이다.
Figure pat00008
Figure pat00009
는 q함수를 의미한다.
다만, 이는 하나의 실시 예에 해당할 뿐이며, 민-전압 관리부(610)는 다른 방법을 활용하여 후보 민-전압을 추정할 수 있다.
민-전압 관리부(610)는 소스 리드 전압(R1 내지 R3)과 상수(α1 내지 α3)를 이용하여 후보 민-전압(M1 내지 M3)을 추정하거나, 혹은 가우시안 알고리즘을 활용하여 후보 민-전압(M1 내지 M3)을 추정할 수 있고, 추정된 후보 민-전압(M1 내지 M3)에 대한 정보를 신뢰구간 관리부(630)에 제공할 수 있다.
신뢰구간 관리부(630)는 추정된 후보 민-전압(M1 내지 M3)이 신뢰구간 내에 속해 있는지 판단할 수 있다. 신뢰구간(C1 내지 C3)은 이상적인 민-전압에서 리드되는 '1'셀의 개수와 대비하여 설계자에 의하여 설정된 값 내 '1'셀의 개수를 가진 전압에 대한 구간을 의미한다. 신뢰구간 (C1 내지 C3)은 복수의 프로그램 상태들 각각에 존재할 수 있다. 메모리 장치(150)의 상황에 따라 이상적인 민-전압이 변경되므로, 신뢰구간(C1 내지 C3) 역시 변경될 수 있다.
만약, 추정된 민-전압들(M1 내지 M3) 중 일부라도 신뢰구간(C1 내지 C3) 내에 위치하지 않는 민-전압이 있다면, 신뢰구간 관리부(630)는 신뢰구간(C1 내지 C3)을 벗어난 민-전압에 대하여 다시 민-전압 관리부(610)에서 다시 계산하도록 할 수 있다. 이때, 민-전압 관리부(610)는 다시 가우시안 알고리즘(Gaussian Modeling Algorithm)을 활용하여 후보 민-전압을 계산할 수 있다.
반면에, 추정된 후보 민-전압들(M1 내지 M3)이 모두 신뢰구간(C1 내지 C3) 내에 위치한다면, 신뢰구간 관리부(630)는 추정된 후보 민-전압(M1 내지 M3)을 선택할 수 있다. 나아가, 신뢰구간 관리부(630)는 신뢰할 수 있는 선택 민-전압(M1' 내지 M3')을 리드 전압 관리부(650)에 제공할 수 있다.
도 6 내지 도 7d를 참조하면, 리드 전압 관리부(650)는 선택 민-전압(M1' 내지 M3')으로부터 타겟 리드 전압(R1' 내지 R3')을 검색할 수 있다. 구체적으로, 리드 전압 관리부(650)는 복수의 선택 민-전압들(M1' 내지 M3')의 중간 값을 갖는 리드 전압을 타겟 리드 전압(R1' 내지 R3')으로서 검색할 수 있다. 예를 들면, 리드 전압 관리부(650) 제 1 프로그램 상태에 대응하는 제 1 선택 민-전압(M1')과 제 2 프로그램 태에 대응하는 제 2 선택 민-전압(M2')의 중간 값을 갖는 제 2 타겟 리드 전압(R2')을 검색할 수 있다. 또한, 리드 전압 관리부(650) 제 2 프로그램 상태에 대응하는 제 2 선택 민-전압(M2')과 제 3 프로그램 태에 대응하는 제 3 선택 민-전압(M3')의 중간 값을 갖는 제 3 타겟 리드 전압(R3')을 검색할 수 있다. 다만, 제 1 타겟 리드 전압(R1')은 제 2 타겟 리드 전압(R2')와 제 1 선택 민-전압(M1')의 차와 제 1 선택 민-전압(M1')을 활용하여 검색될 수 있다.
검색된 타겟 리드 전압은 리드 전압 관리부(650)에서 프로세서(134)로 제공될 수 있다.
프로세서(134)는 제공받은 타겟 리드 전압에 기초하여 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다.
추후, 다시 프로그램 상태가 쉬프트될 수 있으므로, 프로세서(134)가 상기 검색된 타겟 리드 전압에 기초하여 데이터를 리드하더라도 리드 동작이 페일될 수 있다. 이 때, 본 발명의 실시 예에 따른 메모리 시스템(110)은 앞서 설명된 타겟 리드 전압을 검색하는 방법을 활용하여 새로운 타겟 리드 전압을 검색할 수 있다. 즉, 리드 전압 관리부(650)는 상기 타겟 리드 전압을 소스 리드 전압으로 업데이트하고, 앞서 설명된 방법과 동일하게 컨트롤러(130)는 새로운 리드 전압을 검색할 수 있다.
상기와 같은 방법을 활용하여, 본 발명의 실시 예에 따른 컨트롤러(130)는 빠르고 효율적으로 최적의 리드 전압을 검색할 수 있다.
도 8은 본 발명의 실시 예에 따른 컨트롤러(130)의 동작 과정을 나타낸 흐름도이다. 다만, 도 8은 컨트롤러(130)가 1차적인 리드 실패를 경험한 후, 비로소 새로운 리드 전압을 검색하는 과정만 도시된다. 그리고, 메모리 장치(150)는 MLC 메모리 장치로 가정한다. 다만, 이는 하나의 실시 예일 뿐이며, 이에 제한되는 것은 아니다.
단계 S801에서, 민-전압 관리부(610)는 복수의 소스 리드 전압들과 각각 서로 다른 상수를 이용하여 복수의 후보 민-전압들을 추정할 수 있다. 그리고, 민-전압 관리부(610)는 추정된 후보 민-전압들을 신뢰구간 관리부(630)에 제공할 수 있다.
단계 S803에서, 신뢰구간 관리부(630)는 복수의 후보 민-전압들 각각이 신뢰구간 내에 존재하는지 판단할 수 있다.
만약, 복수의 후보 민-전압들 중 신뢰구간 내에 존재하지 않는 후보 민-전압이 있다면(단계 S803에서 'No'), 신뢰구간 관리부(630)는 신뢰구간 내에 존재하지 않는 후보 민-전압을 다시 민-전압 관리부(610)에 제공할 수 있으며, 단계 S805에서, 민-전압 관리부(610)는 다시 제공받은 민-전압을 다시 추정하기 위하여 가우시안 모델링 알고리즘을 수행할 수 있다.
반면에, 복수의 후보 민-전압들 모두 신뢰구간 내에 존재한다면(단계 S803에서 'Yes'), 단계 S807에서, 신뢰구간 관리부(630)는 복수의 후보 민-전압들을 선택할 수 있다. 그리고 나서, 신뢰구간 관리부(630)는 선택 민-전압들을 리드 전압 관리부(650)에 제공할 수 있다.
단계 S809에서, 리드 전압 관리부(650)는 복수의 선택 민-전압들로부터 복수의 타겟 리드 전압들을 검색할 수 있다. 그리고, 리드 전압 관리부(650)는 검색된 복수의 타겟 리드 전압들을 프로세서(134)에 제공할 수 있다.
그리고, 단계 SS811에서, 프로세서(134)는 제공받은 복수의 타겟 리드 전압들을 이용하여 리드 동작을 수행할 수 있다. 즉, 프로세서(134)는 타겟 리드 전압으로 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다.
그러면 이하에서는, 도 9 내지 도 17을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 8에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 9은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 9을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 10을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 10에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 11는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 11를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 12를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 13 내지 도 16는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13 내지 도 16는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 13 내지 도 16를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 10 내지 도 12에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 7에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 17는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 17를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 11 내지 도 16에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 컨트롤러의 동작방법에 있어서,
    민-전압 관리부에 의하여 프로그램 상태에 대응하는 소스 리드 전압으로부터 후보 민-전압을 추정하는 단계;
    신뢰구간 관리부에 의하여 상기 후보 민-전압이 상기 프로그램 상태에 대응하는 신뢰구간 내에 위치하는지 판단하는 단계;
    상기 신뢰구간 관리부에 의하여 상기 후보 민-전압들이 상기 신뢰구간에 위치한다면, 상기 후보 민-전압을 선택하는 단계;
    리드 전압 관리부에 의하여 선택 민-전압 - 상기 선택된 후보 민-전압 - 에 기초하여 타겟 리드 전압을 검색하는 단계; 및
    프로세서에 의하여 상기 타겟 리드 전압으로 타겟 데이터를 리드하는 단계
    를 포함하는 컨트롤러의 동작방법.
  2. 제 1 항에 있어서,
    상기 후보 민-전압을 추정하는 단계는
    상기 소스 리드 전압과 상기 소스 리드 전압에 대응하는 상수를 활용하여 상기 후보 민-전압을 추정하는
    컨트롤러의 동작방법.
  3. 제 2 항에 있어서,
    상기 소스 리드 전압에 의한 1셀의 개수, 상기 프로그램 상태에 대응하는 이상적인 민-전압에 의한 1셀의 개수 및 상기 프로그램 상태에 대응하는 전압 윈도우 폭을 활용하여 상기 상수를 계산하는 단계
    를 더 포함하는 컨트롤러의 동작방법.
  4. 제 1 항에 있어서,
    상기 후보 민-전압을 추정하는 단계는
    상기 소스 리드 전압 및 가우시안 알고리즘을 활용하여 상기 후보 민-전압을 추정하는
    컨트롤러의 동작방법.
  5. 제 1 항에 있어서,
    상기 신뢰구간은 이상적인 민-전압에서 리드되는 '1'셀의 개수와 대비하여 소정의 '1'셀의 개수를 가진 전압에 대한 구간인
    컨트롤러의 동작방법.
  6. 제 1 항에 있어서,
    상기 타겟 리드 전압을 검색하는 단계는
    상기 선택 민-전압의 중간값을 갖는 리드 전압을 상기 타겟 리드 전압으로서 검색하는
    컨트롤러의 동작방법.
  7. 제 1 항에 있어서,
    상기 후보 민-전압이 상기 신뢰구간 내에 위치하지 않는다면, 상기 신뢰구간 밖에 위치한 제 1 후보 민-전압에 대응하는 프로그램 상태에 대하여 가우시안 알고리즘을 활용하여 제 2 후보 민-전압을 추정하는 단계
    를 더 포함하는 컨트롤러의 동작방법.
  8. 제 1 항에 있어서,
    상기 후보 민-전압을 추정하는 단계는
    상기 소스 리드 전압을 활용하여 상기 타겟 데이터를 리드하고, 상기 타겟 데이터에 대한 리드 동작을 실패한 경우에, 상기 후보 민-전압을 추정하는
    컨트롤러의 동작방법.
  9. 제 8 항에 있어서,
    상기 소스 리드 전압의 초기 값은 사전 설정된 디폴트 값인
    컨트롤러의 동작방법.
  10. 제 9 항에 있어서,
    상기 소스 리드 전압은 상기 타겟 리드 전압으로 업데이트되는 단계
    를 더 포함하는 컨트롤러의 동작방법.
  11. 프로그램 상태에 대응하는 소스 리드 전압으로부터 후보 민-전압을 추정하는 민-전압 관리부;
    상기 후보 민-전압이 상기 프로그램 상태에 대응하는 신뢰구간 내에 위치하는지 판단하고, 상기 후보 민-전압들이 상기 신뢰구간에 위치한다면, 상기 후보 민-전압을 선택하는 신뢰구간 관리부;
    선택 민-전압 - 상기 선택된 후보 민-전압 - 에 기초하여 타겟 리드 전압을 검색하는 리드 전압 관리부; 및
    상기 검색된 타겟 리드 전압으로 타겟 데이터를 리드하는 프로세서
    를 포함하는 컨트롤러.
  12. 제 11 항에 있어서,
    상기 민-전압 관리부는
    상기 소스 리드 전압과 상기 소스 리드 전압에 대응하는 상수를 활용하여 상기 후보 민-전압을 추정하는
    컨트롤러.
  13. 제 12 항에 있어서,
    상기 민-전압 관리부는
    상기 소스 리드 전압에 의한 1셀의 개수, 상기 프로그램 상태에 대응하는 이상적인 민-전압에 의한 1셀의 개수 및 상기 프로그램 상태에 대응하는 전압 윈도우 폭을 활용하여 상기 상수를 계산하는
    컨트롤러.
  14. 제 11 항에 있어서,
    상기 민-전압 관리부는
    상기 소스 리드 전압 및 가우시안 알고리즘을 활용하여 상기 후보 민-전압을 추정하는
    컨트롤러.
  15. 제 11 항에 있어서,
    상기 신뢰구간은 이상적인 민-전압에서 리드되는 '1'셀의 개수와 대비하여 소정의 '1'셀의 개수를 가진 전압에 대한 구간인
    컨트롤러.
  16. 제 11 항에 있어서,
    상기 리드 전압 관리부는
    상기 선택 민-전압의 중간값을 갖는 리드 전압을 상기 타겟 리드 전압으로서 검색하는
    컨트롤러.
  17. 제 11 항에 있어서,
    상기 민-전압 관리부는
    상기 후보 민-전압이 상기 신뢰구간 내에 위치하지 않는다면, 상기 신뢰구간 밖에 위치한 제 1 후보 민-전압에 대응하는 프로그램 상태에 대하여 가우시안 알고리즘을 활용하여 제 2 후보 민-전압을 추정하는
    컨트롤러.
  18. 제 11 항에 있어서,
    상기 민-전압 관리부는
    상기 소스 리드 전압을 활용하여 상기 타겟 데이터를 리드하고, 상기 타겟 데이터에 대한 리드 동작을 실패한 경우에, 상기 후보 민-전압을 추정하는
    컨트롤러.
  19. 제 18 항에 있어서,
    상기 소스 리드 전압의 초기 값은 사전 설정된 디폴트 값인
    컨트롤러.
  20. 제 19 항에 있어서,
    상기 리드 전압 관리부는
    상기 타겟 리드 전압을 상기 소르 리드 전압으로서 업데이트하는 단계
    컨트롤러.
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