KR20200026845A - 반도체 발광소자를 이용한 디스플레이 장치 - Google Patents

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Abstract

발명에 따른 디스플레이 장치는 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고, 상기 기판은, 베이스부; 일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들; 상기 조립 전극들을 덮도록 형성되는 유전체층; 상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부; 및 상기 셀과 오버랩 되도록 홀을 형성하면서 상기 격벽부를 덮도록 형성되는 평탄화층을 포함하며, 상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유전체층 또는 베이스부를 노출시키는 제2홀을 포함하는 것을 특징으로 한다.

Description

반도체 발광소자를 이용한 디스플레이 장치{DISPLAY DEVICE USING SEMI-CONDUCTOR LIGHT EMITTING DEVICES}
본 발명은 반도체 발광소자를 이용한 디스플레이 장치에 관한 것으로 특히, 수 내지 수십 ㎛ 크기의 반도체 발광소자를 이용한 디스플레이 장치에 관한 것이다.
최근에는 디스플레이 기술분야에서 대면적 디스플레이를 구현하기 위하여, 액정 디스플레이(LCD), 유기 발광소자 디스플레이(OLED), 그리고 마이크로 LED 디스플레이 등이 경쟁하고 있다.
이들 중 100 ㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자(마이크로 LED)를 이용한 디스플레이는 편광판 등을 사용하여 빛을 흡수하지 않기 때문에 매우 높은 효율을 제공할 수 있다.
그러나 마이크로 LED 디스플레이의 경우 대면적을 구현하기 위해서는 수백만 개의 반도체 발광소자들을 필요로 하기 때문에 다른 기술들에 비해 소자들을 전사하는 것이 어려운 문제가 있다.
마이크로 LED의 전사공정으로 현재 개발되고 있는 기술은 픽앤플레이스(pick & place), 레이저 리프트 오프법(Laser Lift-Off, LLO) 또는 자가조립 등이 있다. 이 중에서, 자가조립 방식은 유체 내에서 반도체 발광소자가 스스로 위치를 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 가장 유리한 방식이다.
한편, 자가조립 방식에는 제품으로 사용될 기판에 반도체 발광소자들을 직접 전사하는 방식과, 조립용 기판에 반도체 발광소자들을 전사한 후 다시 제품으로 사용될 기판으로 전사하는 방식이 있다. 전자는 전사공정을 1회 거치므로 공정 측면에서 효율적이고, 후자는 조립용 기판에 자가조립을 위한 구조를 제한없이 추가할 수 있는 장점이 있어 두 방식이 선택적으로 사용되고 있다.
본 발명은 발광 효율이 높은 디스플레이 장치를 제공하는 것을 목적으로 한다. 이를 위해, 본 발명은 반도체 발광소자가 미조립된 영역에서 배선 전극 간에 쇼트가 발생하지 않는 구조 및 이를 구현하는 방법을 제공한다.
본 발명에 따른 디스플레이 장치는 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고, 상기 기판은, 베이스부; 일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들; 상기 조립 전극들을 덮도록 형성되는 유전체층; 상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부; 및 상기 셀과 오버랩 되도록 홀을 형성하면서 상기 격벽부를 덮도록 형성되는 평탄화층을 포함하며, 상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유전체층 또는 베이스부를 노출시키는 제2홀을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 배선 전극은, 상기 유전체층 상에 형성되며 상기 조립 전극들과 동일한 방향으로 연장되는 하부 배선 전극; 및 상기 평탄화층 상에 형성되며 상기 제1홀을 통해 상기 반도체 발광소자로 연장되거나 상기 제2홀을 통해 상기 유전체층 또는 베이스부로 연장되는 상부 배선 전극을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 하부 배선 전극은, 상기 셀이 형성된 영역에서 상기 셀에 안착된 반도체 발광소자와 컨택되도록 상기 셀과 오버랩 되거나 또는 상기 셀이 형성된 영역에서 단선되어 상기 셀과 오버랩 되지 않는 것을 특징으로 한다.
본 발명에 따르면, 상기 조립 전극들 중 인접한 2개의 조립 전극들은 페어 전극을 형성하고, 상기 하부 배선 전극은, 상기 페어 전극 사이에 배치되는 것을 특징으로 한다.
본 발명에 따르면, 상기 제1홀 및 제2홀은, 상기 하부 배선 전극의 폭 방향 두께와 같거나 상기 하부 배선 전극의 폭 방향 두께보다 더 두껍게 형성된 것을 특징으로 한다.
본 발명에 따른 디스플레이 장치는 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고, 상기 기판은, 베이스부; 일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들; 상기 조립 전극들을 덮도록 형성되는 유전체층; 상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부; 상기 셀 내부를 충진하도록 형성되는 유기막층; 및 상기 셀과 오버랩 되도록 홀을 형성하면서 상기 유기막층 상에 형성되는 평탄화층을 포함하며, 상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유기막층을 노출시키는 제2홀을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 배선 전극은, 상기 유전체층 상에 형성되며 상기 조립 전극들과 동일한 방향으로 연장되는 하부 배선 전극; 및 상기 평탄화층 상에 형성되며 상기 제1홀을 통해 상기 반도체 발광소자로 연장되거나 상기 제2홀을 통해 상기 유기막층으로 연장되는 상부 배선 전극을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 조립 전극들 중 인접한 2개의 조립 전극들은 페어 전극을 형성하고, 상기 하부 배선 전극은, 상기 페어 전극 사이에 배치되는 것을 특징으로 한다.
본 발명에 따르면, 상기 반도체 발광소자는, 제1 도전형 전극; 상기 제1 도전형 전극 상에 형성된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 형성된 활성층; 상기 활성층 상에 형성된 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층 상에 형성된 제2 도전형 전극을 포함하며, 상기 하부 배선 전극은 상기 제1 도전형 전극과 전기적으로 연결되고, 상기 상부 배선 전극은 상기 제2 도전형 전극과 전기적으로 연결되는 것을 특징으로 한다.
본 발명에 따르면, 상기 반도체 발광소자는, 상기 반도체 발광소자의 측면 및 상기 제2 도전형 전극의 일부를 덮도록 형성되는 패시베이션층을 포함하는 것을 특징으로 한다.
본 발명은 반도체 발광소자가 미조립된 영역의 존재 가능성을 고려하여 셀 내부에 노출된 또는 셀과 오버랩 되는 하부 배선 전극을 제거하는 공정을 거치므로, 상부 배선 전극과 하부 배선 전극이 연결되어 쇼트가 발생하는 현상을 방지하고, 이로써 특정 전극 라인과 연결된 전체 반도체 발광소자들의 점등이 이루어지지 않음에 따른 휘도 감소 문제에 대비할 수 있다.
또는 본 발명은 반도체 발광소자가 미조립된 영역의 존재 가능성을 고려하여 상부 배선 전극이 형성되는 평탄화층을 형성하기 전 셀 내부를 충진하는 유기막층을 더 형성하므로, 평탄화층에 상부 배선 전극을 형성하기 위한 패턴을 형성하더라도 유기막층은 식각되지 않게 되어 상부 배선 전극과 셀 내부에 노출된 하부 배선 전극이 연결되어 쇼트가 발생하는 현상을 방지할 수 있다.
또한, 본 발명은 상부 및 하부 배선 전극 간의 쇼트를 방지하기 위한 공정을 비교적 간편하고 저렴하게 수행할 수 있다.
나아가, 본 발명은 수직형 반도체 발광소자를 이용하므로 수평형 반도체 발광소자 대비 충분한 발광면적을 확보하면서 고해상도의 디스플레이 장치를 제작할 수 있다.
도 1은 본 발명의 반도체 발광소자를 이용한 디스플레이 장치의 일 실시예를 나타내는 개념도이다.
도 2는 도 1의 디스플레이 장치의 A 부분의 부분 확대도이다.
도 3은 도 2의 반도체 발광소자의 확대도이다.
도 4는 도 2의 반도체 발광소자의 다른 실시예를 나타내는 확대도이다.
도 5a 내지 도 5e는 전술한 반도체 발광소자를 제작하는 새로운 공정을 설명하기 위한 개념도이다.
도 6은 본 발명에 따른 반도체 발광소자의 자가조립 장치의 일 예를 나타내는 개념도이다.
도 7은 도 6의 자가조립 장치의 블록 다이어그램이다.
도 8a 내지 도 8e는 도 6의 자가조립 장치를 이용하여 반도체 발광소자를 자가조립 하는 공정을 나타내는 개념도이다.
도 9는 도 8a 내지 도 8e의 반도체 발광소자를 설명하기 위한 개념도이다.
도 10은 종래 디스플레이 장치의 개략적인 구조를 나타낸 개념도이고, 도 11은 도 10의 A 및 B 영역의 단면을 나타낸 도면이다.
도 12는 본 발명에 따른 디스플레이 장치의 개략적인 구조를 나타낸 개념도이다.
도 13은 본 발명의 일 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
도 14a(조립 영역), 도 14b(미조립 영역) 및 도 15는 도 13에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
도 16은 본 발명의 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
도 17a(조립 영역) 및 도 17b(미조립 영역)는 도 16에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
도 18은 본 발명의 또 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
도 19a(조립 영역) 및 도19b(미조립 영역)는 도 18에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 “모듈” 및 “부”는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것으로 해석되어서는 아니된다.
또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 “상(on)”에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있는 것으로 이해할 수 있을 것이다.
본 명세서에서 설명되는 디스플레이 장치에는 휴대폰(mobile phone), 스마트폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistant), PMP(portable multimedia player), 네비게이션, 슬레이트 PC(slate PC), 테블릿 PC(tablet PC), 울트라북(ultrabook), 디지털 TV(digital TV), 데스크톱 컴퓨터(desktop computer) 등이 포함될 수 있다. 그러나 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태라도 디스플레이를 포함할 수 있다면 적용될 수 있다.
도 1은 본 발명의 반도체 발광소자를 이용한 디스플레이 장치의 일 실시예를 나타내는 개념도이고, 도 2는 도 1의 디스플레이 장치의 A 부분의 부분 확대도이고, 도 3은 도 2의 반도체 발광소자의 확대도이며, 도 4는 도 2의 반도체 발광소자의 다른 실시예를 나타내는 확대도이다.
도시에 의하면, 디스플레이 장치(100)의 제어부에서 처리되는 정보는 디스플레이 모듈(140)에서 출력될 수 있다. 상기 디스플레이 모듈(140)의 테두리를 감싸는 폐루프 형태의 케이스(101)가 상기 디스플레이 장치(100)의 베젤을 형성할 수 있다.
상기 디스플레이 모듈(140)은 영상이 표시되는 패널(141)을 구비하고, 상기 패널(141)은 마이크로 크기의 반도체 발광소자(150)와 상기 반도체 발광소자(150)가 장착되는 배선기판(110)을 구비할 수 있다.
상기 배선기판(110)에는 배선이 형성되어 상기 반도체 발광소자(150)의 n형 전극(152) 및 p형 전극(156)과 연결될 수 있다. 이를 통하여, 상기 반도체 발광소자(150)는 자발광하는 개별화소로서 상기 배선기판(110) 상에 구비될 수 있다.
상기 패널(141)에 표시되는 영상은 시각 정보로서, 매트릭스 형태로 배치되는 단위 화소(sub-pixel)의 발광이 상기 배선을 통하여 독자적으로 제어됨에 의하여 구현된다.
본 발명에서는 전류를 빛으로 변환시키는 반도체 발광소자(150)의 일 종류로서 마이크로 LED(Light Emitting Diode)를 예시한다. 상기 마이크로 LED는 100 ㎛ 이하의 작은 크기로 형성되는 발광 다이오드가 될 수 있다. 상기 반도체 발광소자(150)는 청색, 적색 및 녹색이 발광영역에 각각 구비되어 이들의 조합에 의하여 단위 화소가 구현될 수 있다. 즉, 상기 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미하며, 상기 단위 화소 내에 적어도 3개의 마이크로 LED가 구비될 수 있다.
보다 구체적으로, 도 3을 참조하면, 상기 반도체 발광소자(150)는 수직형 구조가 될 수 있다.
예를 들어, 상기 반도체 발광소자(150)는 질화 갈륨(GaN)을 주로 하여 인듐(In) 및/또는 알루미늄(Al)이 함께 첨가되어 청색을 비롯한 다양한 빛을 발광하는 고출력의 발광 소자로 구현될 수 있다.
이러한 수직형 반도체 발광소자(150)는 p형 전극(156), p형 전극(156) 상에 형성된 p형 반도체층(155), p형 반도체층(155) 상에 형성된 활성층(154), 활성층(154) 상에 형성된 n형 반도체층(153) 및 n형 반도체층(153) 상에 형성된 n형 전극(152)을 포함한다. 이 경우, 하부에 위치한 p형 전극(156)은 배선기판(110)의 p전극과 전기적으로 연결될 수 있고, 상부에 위치한 n형 전극(152)은 반도체 발광소자(150)의 상측에서 n전극과 전기적으로 연결될 수 있다. 이러한 수직형 반도체 발광소자(150)는 전극을 상/하로 배치할 수 있으므로, 칩 사이즈를 줄일 수 있다는 큰 강점을 가지고 있다.
다른 예로서, 도 4를 참조하면, 상기 반도체 발광소자는 플립 칩 타입(flip chip type)의 발광소자가 될 수 있다.
이러한 예로서, 상기 반도체 발광소자(250)는 p형 전극(256), p형 전극(256)이 형성되는 p형 반도체층(255), p형 반도체층(255) 상에 형성된 활성층(254), 활성층(254) 상에 형성된 n형 반도체층(253) 및 n형 반도체층(253) 상에서 p형 전극(256)과 수평 방향으로 이격 배치되는 n형 전극(252)을 포함한다. 이 경우, p형 전극(256)과 n형 전극(252)은 모두 반도체 발광소자(250)의 하부에서 배선기판(110)의 p전극 및 n전극과 전기적으로 연결될 수 있다.
상기 수직형 반도체 발광소자(150)와 수평형 반도체 발광소자(250)는 각각 녹색 반도체 발광소자, 청색 반도체 발광소자 및 적색 반도체 발광소자가 될 수 있다. 녹색 반도체 발광소자와 청색 반도체 발광소자의 경우에 질화 갈륨(GaN)을 주로 하여 인듐(In) 및/또는 알루미늄(Al)이 함께 첨가되어 녹색이나 청색의 빛을 발광하는 고출력의 발광소자로 구현될 수 있다. 이러한 예로서, 상기 반도체 발광소자는 n-Gan, p-Gan, AlGaN, InGaN 등 다양한 계층으로 형성되는 질화갈륨 박막이 될 수 있으며, 구체적으로 상기 p형 반도체층은 p-type GaN이고, 상기 n형 반도체층은 n-type GaN이 될 수 있다. 다만, 적색 반도체 발광소자의 경우에는 상기 p형 반도체층은 p-type GaAs이고, 상기 n형 반도체층은 n-type GaAs가 될 수 있다.
또한, 상기 p형 반도체층은 p전극 쪽은 Mg가 도핑된 p-type GaN이고, n형 반도체층은 n전극쪽은 Si가 도핑된 n-type GaN이 될 수 있다. 이 경우에, 전술한 반도체 발광소자들은 활성층이 없는 반도체 발광소자가 될 수 있다.
한편, 도 1 내지 도 4를 참조하면, 상기 발광 다이오드가 매우 작기 때문에 상기 디스플레이 패널을 자발광하는 단위화소가 고정세로 배열될 수 있으며, 이를 통하여 고화질의 디스플레이 장치가 구현될 수 있다.
상기에서 설명된 본 발명의 반도체 발광소자를 이용한 디스플레이 장치에서는 웨이퍼 상에 성장되어 메사(mesa) 및 아이솔레이션(isolation)을 통하여 형성된 반도체 발광소자가 개별 화소로 이용된다.
이 경우, 마이크로 크기의 반도체 발광소자(150)는 웨이퍼에 상기 디스플레이 패널의 기판 상의 기설정된 위치로 전사되어야 한다. 이러한 전사 기술로 픽앤플레이스(pick & place)가 있으나 성공률이 낮고 매우 많은 시간이 요구된다. 다른 예로서, 스탬프나 롤을 이용하여 한 번에 여러 개의 소자를 전사하는 기술이 있으나 수율에 한계가 있어 대화면의 디스플레이에는 적합하지 않다.
본 발명에서는 이러한 문제를 해결할 수 있는 디스플레이 장치의 새로운 제조방법 및 제조장치를 제시한다.
이를 위하여, 먼저, 디스플레이 장치의 새로운 제조방법에 대하여 살펴본다. 도 5a 내지 도 5e는 전술한 반도체 발광소자를 제작하는 새로운 공정을 설명하기 위한 개념도들이다.
본 명세서에서는 패시브 매트릭스(Passive Matrix, PM) 방식의 반도체 발광소자를 이용한 디스플레이 장치를 예시한다. 다만, 이하에서 설명되는 예시는 액티브 매트릭스(Active Matrix, AM) 방식의 반도체 발광소자에도 적용 가능하다. 또한, 이하에서는 수평형 반도체 발광소자를 자가조립 하는 방식에 대하여 예시하나, 이는 수직형 반도체 발광소자를 자가조립 하는 방식에도 적용 가능하다.
먼저, 제조방법에 의하면, 성장기판(159) 상에 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 각각 성장시킨다(도 5a).
제1 도전형 반도체층(153)이 성장하면, 다음은 상기 제1 도전형 반도체층(153) 상에 활성층(154)을 성장시키고, 다음으로 상기 활성층(154) 상에 제2 도전형 반도체층(155)을 성장시킨다. 이와 같이, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 순차적으로 성장시키면 도 5a에 도시된 것과 같이 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)이 적층 구조를 형성한다.
이 경우에, 상기 제1 도전형 반도체층(153)은 p형 반도체층이 될 수 있으며, 상기 제2 도전형 반도체층(155)은 n형 반도체층이 될 수 있다. 다만, 본 발명은 반드시 이에 한정되는 것은 아니며, 제1 도전형이 n형이 되고 제2 도전형이 p형이 되는 예시도 가능하다.
또한, 본 실시예에서는 활성층(154)이 존재하는 경우를 예시하나 전술한 바와 같이 경우에 따라 활성층(154)이 없는 구조도 가능하다. 이러한 예로서, 상기 p형 반도체층은 p전극 쪽은 Mg가 도핑된 p-type GaN이고, n형 반도체층은 n전극쪽은 Si가 도핑된 n-type GaN이 될 수 있다.
성장기판(159)(웨이퍼)은 광투과성 재질, 예를 들어, 사파이어(Al2O3), GaN, ZnO, AlO 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지는 않는다. 또한, 성장기판(159)은 반도체 물질 성장에 적합한 물질(캐리어 웨이퍼)로 형성되거나 열전도성이 뛰어난 물질로 형성될 수 있다. 성장기판(159)은 전도성 기판 또는 절연성 기판을 포함하며, 예를 들어 사파이어(Al2O3) 기판에 비해 열전도성이 큰 SiC 기판 또는 Si, GaAs, GaP, InP, Ga2O3 중 적어도 하나를 사용할 수 있다.
다음으로, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)의 적어도 일부를 제거하여 복수의 반도체 발광소자를 형성한다(도 5b).
보다 구체적으로, 복수의 반도체 발광소자들이 발광소자 어레이를 형성하도록 아이솔레이션(isolation)을 수행한다. 즉, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 수직 방향으로 식각하여 복수의 반도체 발광소자를 형성한다.
만약, 수평형 반도체 발광소자를 형성하는 경우라면, 상기 활성층(154) 및 제2 도전형 반도체층(155)은 수직 방향으로 일부가 제거되어 상기 제1 도전형 반도체층(153)이 외부로 노출되는 메사(mesa) 공정과 이후에 제1 도전형 반도체층(153)을 식각하여 복수의 반도체 발광소자 어레이를 형성하는 아이솔레이션(isolation)이 수행될 수 있다.
다음으로, 상기 제2 도전형 반도체층(155)의 일면 상에 제2 도전형 전극(156 또는 p형 전극)을 각각 형성한다(도 5c). 상기 제2 도전형 전극(156)은 스퍼터링 등의 증착 방법으로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 다만, 제1 도전형 반도체층과 제2 도전형 반도체층이 각각 n형 반도체층과 p형 반도체층인 경우에는, 상기 제2 도전형 전극(156)은 n형 전극이 되는 것도 가능하다.
그 다음에, 상기 성장기판(159)을 제거하여 복수의 반도체 발광소자를 구비한다. 예를 들어, 성장기판(159)은 레이저 리프트 오프법(Laser Lift-Off, LLO) 또는 화학적 리프트 오프법(Chemical Lift-Off, CLO)을 이용하여 제거할 수 있다(도 5d).
이후에, 유체가 채워진 챔버에서 반도체 발광소자들(150)이 기판에 안착되는 단계가 진행된다(도 5e).
예를 들어, 유체가 채워진 챔버 속에 상기 반도체 발광소자들(150) 및 기판을 넣고 유동, 중력, 표면 장력 등을 이용하여 상기 반도체 발광소자들(150)이 상기 기판에 스스로 조립되도록 한다. 이 경우, 상기 기판은 조립기판(161)이 될 수 있다.
다른 예로서, 상기 조립기판(161) 대신에 배선기판을 유체 챔버에 넣어 상기 반도체 발광소자들(150)을 배선기판에 바로 안착시키는 것도 가능하다. 다만, 설명의 편의상 본 발명에서는 기판이 조립기판(161)으로 구비되어 반도체 발광소자들(150)이 안착되는 것을 예시한다.
반도체 발광소자들(150)이 조립 기판(161)에 용이하게 안착될 수 있도록 상기 조립 기판(161)에는 상기 반도체 발광소자들(150)이 끼워지는 셀들(미도시)이 구비될 수 있다. 구체적으로, 상기 조립기판(161)에는 상기 반도체 발광소자들(150)이 배선전극에 얼라인(align)되는 위치에 상기 반도체 발광소자들(150)이 안착되는 셀들이 형성된다. 상기 반도체 발광소자들(150)은 상기 유체 내에서 이동하다가 상기 셀들에 조립된다.
상기 조립기판(161)에 복수의 반도체 발광소자들(150)이 안착된 후, 상기 조립기판(161)의 반도체 발광소자들(150)을 배선기판으로 전사하면 대면적의 전사가 가능하게 된다. 따라서, 상기 조립기판(161)은 임시기판으로 지칭될 수 있다.
한편, 상기에서 설명된 자가조립 방법을 대화면 디스플레이의 제조에 적용하 기 위해서는 전사 수율을 높여야만 한다. 본 발명에서는 전사 수율을 높이기 위하여 중력이나 마찰력의 영향을 최소화하고, 비특이적 결합을 막는 방법과 장치를 제안한다.
이 경우, 본 발명에 따른 디스플레이 장치는 반도체 발광소자에 자성체를 배치시켜 자기력을 이용하여 반도체 발광소자를 이동시키고, 이동 과정에서 전기장을 이용하여 상기 반도체 발광소자를 기설정된 위치에 안착시킨다. 이하에서는, 첨부된 도면과 함께 이러한 전사 방법과 장치에 대하여 보다 구체적으로 살펴본다.
도 6은 본 발명에 따른 반도체 발광소자의 자가조립 장치의 일 예를 나타내는 개념도이고, 도 7은 도 6의 자가조립 장치의 블록 다이어그램이다. 또한, 도 8a 내지 도 8e는 도 6의 자가조립 장치를 이용하여 반도체 발광소자를 자가조립 하는 공정을 나타내는 개념도이며, 도 9는 도 8a 내지 도 8e의 반도체 발광소자를 설명하기 위한 개념도이다.
도 6 및 도 7의 도시에 의하면, 본 발명의 자가조립 장치(160)는 유체 챔버(162), 자석(163) 및 위치 제어부(164)를 포함할 수 있다.
상기 유체 챔버(162)는 복수의 반도체 발광소자들을 수용하는 공간을 구비한다. 상기 공간에는 유체가 채워질 수 있으며, 상기 유체는 조립용액으로서 물 등을 포함할 수 있다. 따라서, 상기 유체 챔버(162)는 수조가 될 수 있으며, 오픈형으로 구성될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 상기 유체 챔버(162)는 상기 공간이 닫힌 공간으로 이루어지는 클로즈형이 될 수 있다.
상기 유체 챔버(162)에는 기판(161)의 상기 반도체 발광소자들(150)이 조립되는 조립면이 아래를 향하도록 배치될 수 있다. 예를 들어, 상기 기판(161)은 이송부에 의하여 조립위치로 이송되며, 상기 이송부는 기판이 장착되는 스테이지(165)를 구비할 수 있다. 상기 스테이지(165)는 제어부에 의하여 위치가 조절되며, 이를 통하여 상기 기판(161)은 상기 조립위치로 이송될 수 있다.
이 때, 상기 조립위치에서 상기 기판(161)의 조립면은 상기 유체 챔버(162)의 바닥을 향하게 된다. 도시에 의하면, 상기 기판(161)의 조립면은 상기 유체 챔버(162) 내의 유체에 잠기도록 배치된다. 따라서, 상기 반도체 발광소자(150)는 상기 유체 내에서 상기 조립면으로 이동하게 된다.
상기 기판(161)은 전기장 형성이 가능한 조립기판으로서, 베이스부(161a), 유전체층(161b) 및 복수의 전극들(161c)을 포함할 수 있다.
상기 베이스부(161a)는 절연성 있는 재질로 이루어지며, 상기 복수의 전극들(161c)은 상기 베이스부(161a)의 일면에 패턴된 박막 또는 후막 bi-planar 전극이 될 수 있다. 상기 전극(161c)은 예를 들어, Ti/Cu/Ti의 적층, Ag 페이스트 및 ITO 등으로 형성될 수 있다.
상기 유전체층(161b)은 SiO2, SiNx, SiON, Al2O3, TiO2, HfO2 등의 무기 물질로 이루어질 수 있다. 이와 다르게, 유전체층(161b)은 유기 절연체로서 단일층이거나 멀티층으로 구성될 수 있다. 유전체층(161b)의 두께는 수십 nm 내지 수 ㎛의 두께로 이루어질 수 있다.
나아가, 본 발명에 따른 기판(161)은 격벽에 의하여 구획되는 복수의 셀들(161d)을 포함한다. 셀들(161d)은 일방향을 따라 순차적으로 배치되며, 폴리머(polymer) 재질로 이루어질 수 있다. 또한, 셀들(161d)을 이루는 격벽(161e)은 이웃하는 셀들(161d)과 공유되도록 이루어진다. 상기 격벽(161e)은 베이스부(161a)에서 돌출되며, 상기 격벽(161e)에 의하여 상기 셀들(161d)이 일방향을 따라 순차적으로 배치될 수 있다. 보다 구체적으로, 상기 셀들(161d)은 열과 행 방향으로 각각 순차적으로 배치되며, 매트릭스 구조를 가질 수 있다.
셀들(161d)의 내부는 반도체 발광소자(150)를 수용하는 홈을 구비하며, 상기 홈은 상기 격벽(161e)에 의하여 한정되는 공간일 수 있다. 상기 홈의 형상은 반도체 발광소자의 형상과 동일 또는 유사할 수 있다. 예를 들어, 반도체 발광소자가 사각형상인 경우, 홈은 사각형상일 수 있다. 또한, 반도체 발광소자가 원형인 경우 셀들 내부에 형성된 홈은 원형으로 이루어질 수 있다. 나아가 셀들(161d) 각각은 단일의 반도체 발광소자를 수용하도록 이루어진다. 즉, 하나의 셀에는 하나의 반도체 발광소자가 수용된다.
한편, 복수의 전극들(161c)은 각각의 셀들(161d)의 바닥에 배치되는 복수의 전극라인을 구비하며, 상기 복수의 전극라인은 이웃한 셀로 연장되도록 이루어질 수 있다.
상기 복수의 전극들(161c)은 상기 셀들(161d)의 하측에 배치되며, 서로 다른 극성이 각각 인가되어 상기 셀들(161d) 내에 전기장을 생성한다. 상기 전기장 형성을 위하여, 상기 복수의 전극들(161c)을 상기 유전체층(161b)이 덮으면서 상기 유전체층(161b)이 상기 셀들(161d)의 바닥을 형성할 수 있다. 이러한 구조에서, 각 셀들(161d)의 하측에서 한 쌍의 전극(161c)에 서로 다른 극성이 인가되면 전기장이 형성되고, 상기 전기장에 의하여 상기 셀들(161d) 내부로 반도체 발광소자가 삽입될 수 있다.
상기 조립위치에서 상기 기판(161)의 전극들은 전원공급부(171)와 전기적으로 연결된다. 상기 전원공급부(171)는 상기 복수의 전극(161c)에 전원을 인가하여 상기 전기장을 생성하는 기능을 수행한다.
도시에 의하면, 상기 자가조립 장치는 상기 반도체 발광소자들(150)에 자기력을 가하기 위한 자석(163)을 구비할 수 있다. 상기 자석(163)은 유체 챔버(162)와 이격 배치되어 상기 반도체 발광소자들(150)에 자기력을 가하도록 이루어진다. 상기 자석(163)은 상기 기판(161)의 조립면의 반대면을 마주보도록 배치될 수 있으며, 상기 자석(163)과 연결되는 위치 제어부(164)에 의하여 상기 자석(163)의 위치가 제어된다.
상기 자석(163)의 자기장에 의하여 상기 유체 내에서 이동하도록 상기 반도체 발광소자는 자성체를 구비할 수 있다.
도 9를 참조하면, 자성체를 구비하는 반도체 발광소자(1050)는 제1 도전형 전극(1052) 및 제2 도전형 전극(1056), 상기 제1 도전형 전극(1052)이 배치되는 제1 도전형 반도체층(1053), 상기 제1 도전형 반도체층(1053)과 오버랩 되며, 상기 제2 도전형 전극(1056)이 배치되는 제2 도전형 반도체층(1055), 그리고 상기 제1 및 제2 도전형 반도체층(1053, 1055) 사이에 배치되는 활성층(1054)을 포함할 수 있다.
여기에서, 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있으며, 그 반대로도 구성될 수 있다. 또한, 전술한 바와 같이 활성층이 없는 반도체 발광소자가 될 수도 있다.
한편, 본 발명에서, 상기 제1 도전형 전극(1052)은 자가조립 등에 의하여 상기 반도체 발광소자(1050)가 배선기판에 조립된 이후에 생성될 수 있다. 또한, 본 발명에서, 상기 제2 도전형 전극(1056)은 자성체를 포함할 수 있다. 자성체는 자성을 띄는 금속을 의미할 수 있다. 상기 자성체는 Ni, SmCo 등이 될 수 있으며, 다른 예로서 Gd계, La계 및 Mn계 중 적어도 하나에 대응되는 물질을 포함할 수 있다.
자성체는 입자 형태로 상기 제2 도전형 전극(1056)에 구비될 수 있다. 또한, 이와 달리 자성체를 포함한 도전형 전극은 도전형 전극의 일 레이어가 자성체로 이루어질 수도 있다. 이러한 예로서, 도 9에 도시된 것과 같이, 반도체 발광소자(1050)의 제2 도전형 전극(1056)은 제1층(1056a) 및 제2층(1056b)을 포함할 수 있으며, 여기에서 제1층(1056a)은 자성체를 포함하도록 이루어질 수 있고, 제2층(1056b)은 자성체가 아닌 금속 소재를 포함할 수 있다.
본 예시에서는 자성체를 포함하는 제1층(1056a)이 제2 도전형 반도체층(1055)과 맞닿도록 배치될 수 있다. 이 경우, 제1층(1056a)은 제2층(1056b)과 제2 도전형 반도체층(1055) 사이에 배치되며, 제2층(1056b)은 배선기판의 배선과 연결되는 컨택 메탈이 될 수 있다. 다만, 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 자성체는 상기 제1 도전형 반도체층(1053)의 일면에 배치될 수 있다.
다시 도 6 및 도 7을 참조하면, 상기 자가조립 장치는 상기 유체 챔버(162)의 상부에 x, y, z 축으로 자동 또는 수동으로 움직일 수 있는 자석 핸들러를 구비하거나 상기 자석(163)을 회전시킬 수 있는 모터를 구비할 수 있다. 상기 자석 핸들러 및 모터는 상기 위치 제어부(164)를 구성할 수 있다. 이를 통하여, 상기 자석(163)은 상기 기판(161)과 수평한 방향, 시계 방향 또는 반시계 방향으로 회전하게 된다.
한편, 상기 유체 챔버(162)에는 광투과성의 바닥판(166)이 형성되고, 상기 반도체 발광소자들은 상기 바닥판(166)과 상기 기판(161)의 사이에 배치될 수 있다. 상기 바닥판(166)을 통하여 상기 유체 챔버(162)의 내부를 모니터링 하도록 이미지 센서(167)가 상기 바닥판(166)을 바라보도록 배치될 수 있다. 상기 이미지 센서(167)는 제어부(172)에 의하여 제어되며, 기판(161)의 조립면을 관찰할 수 있도록 inverted type 렌즈 및 CCD 등을 구비할 수 있다.
상기에서 설명한 자가조립 장치는 자기장과 전기장을 조합하여 이용하도록 이루어지며, 이를 이용하면 상기 반도체 발광소자들이 상기 자석의 위치변화에 의하여 이동하는 과정에서 전기장에 의하여 상기 기판의 기설정된 위치에 안착될 수 있다. 이하에서는, 상기에서 설명한 자가조립 장치를 이용한 조립과정에 대하여 보다 상세히 설명한다.
먼저, 도 5a 내지 도 5c에서 설명한 과정을 통하여 자성체를 구비하는 복수의 반도체 발광소자들(1050)을 형성한다. 이 경우, 도 5c의 제2 도전형 전극을 형성하는 과정에서 자성체를 증착할 수 있다.
다음으로, 기판(161)을 조립위치로 이송하고, 상기 반도체 발광소자들(1050)을 유체 챔버(162)에 투입한다(도 8a).
전술한 바와 같이, 상기 기판(161)의 조립위치는 상기 기판(161)의 상기 반도체 발광소자들(1050)이 조립되는 조립면이 아래를 향하도록 상기 유체 챔버(162)에 배치되는 위치가 될 수 있다.
이 경우에, 상기 반도체 발광소자들(1050) 중 일부는 유체 챔버(162)의 바닥에 가라앉고, 일부는 유체 내 부유할 수 있다. 상기 유체 챔버(162)에 광투과성 바닥판(166)이 구비되는 경우 상기 반도체 발광소자들(1050) 중 일부는 바닥판(166)에 가라앉을 수 있다.
다음으로, 상기 유체 챔버(162) 내에서 상기 반도체 발광소자들(1050)이 수직 방향으로 떠오르도록 상기 반도체 발광소자들(1050)에 자기력을 가한다(도 8b).
상기 자가조립 장치의 자석(163)이 원위치에서 상기 기판(161)의 조립면의 반대면으로 이동하면, 상기 반도체 발광소자들(1050)은 상기 기판(161)을 향하여 상기 유체 내에서 떠오르게 된다. 상기 원위치는 상기 유체 챔버(162)로부터 벗어난 위치가 될 수 있다. 다른 예로서, 상기 자석(163)은 전자석으로 구성될 수 있으며, 이 경우 전자석에 전기를 공급하여 초기 자기력을 생성하게 된다.
한편, 본 예시에서, 상기 자기력의 크기를 조절하면 상기 기판(161)의 조립면과 상기 반도체 발광소자들(1050)의 이격 거리가 제어될 수 있다. 예를 들어, 상기 반도체 발광소자들(1050)의 무게, 부력 및 자기력을 이용하여 상기 이격 거리를 제어할 수 있다. 상기 이격 거리는 상기 기판의 최외각으로부터 수 mm 내지 수 십 ㎛가 될 수 있다.
다음으로, 상기 유체 챔버(162) 내에서 상기 반도체 발광소자들(1050)이 일방향을 따라 이동하도록 상기 반도체 발광소자들(1050)에 자기력을 가한다. 예를 들어, 상기 자석(163)을 상기 기판(161)과 수평한 방향, 시계 방향 또는 반시계 방향으로 이동한다(도 8c). 이 경우, 상기 반도체 발광소자들(1050)은 상기 자기력에 의하여 상기 기판(161)과 이격된 위치에서 상기 기판(161)과 수평한 방향을 따라 이동하게 된다.
다음으로, 상기 반도체 발광소자들(1050)이 이동하는 과정에서 상기 기판(161)의 기설정된 위치에 안착되도록 전기장을 가하여 상기 반도체 발광소자들(1050)을 상기 기설정된 위치로 유도하는 단계가 진행된다(도 8c).
예를 들어, 상기 반도체 발광소자들(1050)이 상기 기판(161)과 수평한 방향을 따라 이동하는 도중에 상기 전기장에 의하여 상기 기판(161)과 수직한 방향으로 이동하여 상기 기판(161)의 기설정된 위치에 안착된다.
보다 구체적으로, 기판(161)의 bi-planar 전극에 전원을 공급하여 전기장을 생성하고, 이를 이용하여 기설정된 위치에서만 조립이 되도록 유도한다. 즉, 선택적으로 생성한 전기장을 이용하여 반도체 발광소자들(1050)이 상기 기판(161)의 조립위치에 스스로 조립되도록 한다. 이를 위하여, 상기 기판(161)에는 상기 반도체 발광소자들(1050)이 끼워지는 셀들이 구비될 수 있다.
이 후, 상기 기판(161)의 언로딩 과정이 진행되며, 조립 공정이 완료된다. 상기 기판(161)이 조립기판인 경우 전술한 바와 같이 어레이된 반도체 발광소자들을 배선기판으로 전사하는 디스플레이 장치를 구현하기 위한 후공정이 진행될 수 있다.
한편, 상기 반도체 발광소자들(1050)을 상기 기설정된 위치로 유도한 후, 상기 유체 챔버(162) 내에 남아있는 반도체 발광소자들(1050)이 상기 유체 챔버(162)의 바닥으로 떨어지도록 상기 자석(163)을 상기 기판(161)과 멀어지는 방향으로 이동시킬 수 있다(도 8d). 다른 예로서, 상기 자석(163)이 전자석인 경우, 전원 공급을 중단하면 상기 유체 챔버(162) 내에 남아있는 반도체 발광소자들(1050)은 유체 챔버(162)의 바닥으로 떨어질 수 있다.
이 후, 상기 유체 챔버(162)의 바닥에 잇는 반도체 발광소자들(1050)을 회수하면, 상기 회수된 반도체 발광소자들(1050)의 재사용이 가능하게 된다.
상기에서 설명된 자가조립 장치 및 방법은 fluidic assembly에서 조립 수율을 높이기 위해 자기장을 이용하여 먼 거리의 부품들을 미리 정해진 조립 사이트 근처에 집중시키고, 조립 사이트에 별도 전기장을 인가하여 조립 사이트에만 선택적으로 부품이 조립되도록 한다. 이 때, 조립기판을 수조 상부에 위치시키고 조립면이 아래로 향하도록 하여 부품의 무게에 의한 중력 영향을 최소화하면서 비특이적 결합을 막아 불량을 제거한다. 즉, 전사 수율을 높이기 위해 조립기판을 상부에 위치시켜 중력이나 마찰력 영향을 최소화하며 비특이적 결합을 막는다.
이상에서 살펴본 것과 같이, 상기와 같은 구성의 본 발명에 의하면, 개별화소를 반도체 발광소자로 형성하는 디스플레이 장치에서 다량의 반도체 발광소자들을 한번에 조립할 수 있다.
이와 같이 본 발명에 따르면 작은 크기의 웨이퍼 상에서 반도체 발광소자를 다량으로 화소화시킨 후 대면적 기판으로 전사시키는 것이 가능하게 된다. 이를 통하여, 저렴한 비용으로 대면적의 디스플레이 장치를 제작하는 것이 가능하게 된다.
한편, 전술한 것과 같이 자가조립에 사용되는 반도체 발광소자에는 수평형 타입과 수직형 타입이 있다. 수평형 타입의 반도체 발광소자는 제1 및 제2 도전형 전극이 특정 반도체층의 동일한 면 상에 형성되므로, 자가조립 후 반도체 발광소자가 안착된 기판 상에 반도체 발광소자의 제1 및 제2 도전형 전극과 전기적으로 연결되는 배선 전극을 형성할 수 있다.
그러나 수직형 타입의 반도체 발광소자는 제1 및 제2 도전형 전극이 특정 반도체층의 서로 다른 면 상에 형성되므로, 자가조립 후 반도체 발광소자가 기판에 안착된 상태에서 반도체 발광소자의 제1 및 제2 도전형 전극과 전기적으로 연결되는 배선 전극을 형성하는 것은 불가능하다. 따라서 이 경우 기판에 반도체 발광소자의 제1 또는 제2 도전형 전극과 전기적으로 연결되는 배선 전극을 미리 형성한 후 자가조립을 수행하고, 이후 반도체 발광소자의 나머지 전극과 전기적으로 연결되는 배선 전극을 형성하는 공정이 진행된다.
도 10은 종래 디스플레이 장치의 개략적인 구조를 나타낸 개념도이고, 도 11은 도 10의 A 및 B 영역의 단면을 나타낸 도면이다.
자가조립 공정은 거의 100%에 가까운 조립율을 보이지만 극히 일부의 가능성으로 반도체 발광소자(205)가 미조립된 영역이 존재할 수 있다(도 10의 B 영역). 이 경우 미조립된 영역에서 자가조립 이후 형성되는 배선 전극(272)과 기판에 미리 형성된 배선 전극(271)이 서로 연결되어 쇼트(short)가 발생할 수 있다. 쇼트 발생은 해당 배선 전극들(271, 272)과 연결되는 모든 반도체 발광소자들(205)에 대한 점등 불량 및 이에 따른 휘도 감소의 문제의 원인이 되었다.
이하에서는, 전술한 문제점을 해결하기 위한 본 발명에 따른 새로운 구조의 디스플레이 장치에 대해 설명한다.
본 발명은 발광 효율이 높은 디스플레이 장치에 관한 것으로, 반도체 발광소자가 미조립된 영역이 존재하는 경우에도 배선 전극 간에 쇼트가 발생하지 않는 구조를 개시한다.
이하에서는, 패시브 매트릭스(Passive Matrix, PM) 방식으로 구동되는 디스플레이 장치를 설명하나, 액티브 매트릭스(Active Matrix, AM) 방식으로 구동되는 것도 가능하다.
도 12는 본 발명에 따른 디스플레이 장치의 개략적인 구조를 나타낸 개념도이고, 도 13은 본 발명의 일 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다. 도 16은 본 발명의 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이고, 도 18은 본 발명의 또 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
본 발명에 따른 디스플레이 장치(1000)는 반도체 발광소자들(1050') 및 반도체 발광소자들(1050')이 수용되는 기판(1100)을 포함한다. 기판(1100)은 반도체 발광소자들(1050')과 전기적으로 연결되는 배선 전극(1170)을 포함한다. 또한, 기판(1100)은 베이스부(1110), 조립 전극들(1120), 유전체층(1130), 격벽부(1150) 및 평탄화층(1160)을 포함하며, 배선 전극(1170)은 하부 배선 전극(1171) 및 상부 배선 전극(1172)을 포함한다.
베이스부(1110)는 전체 공정을 통해 구조가 형성되는 기본층(base layer)이 될 수 있다. 베이스부(1110)는 사파이어, 유리, 실리콘 등을 포함하거나 플렉서블(flexible)을 구현하기 위해 폴리이미드(PI)를 포함할 수 있다. 이외에도 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등과 같이 절연성 및 유연성 있는 재질이면 어느 것이라도 사용될 수 있다. 또한, 베이스부(1110)는 투명한 재질 또는 불투명한 재질일 수 있다.
조립 전극들(1120)은 일 방향으로 연장되는 라인형태의 전극일 수 있다, 조립 전극들(1120)은 복수의 라인으로 구성되어 베이스부(1110) 상에 소정 간격으로 배치될 수 있다. 조립 전극들(1120) 중 인접한 2개의 조립 전극들(1120)은 페어 전극을 형성할 수 있다.
조립 전극들(1120)에는 기판(1100)에 전기장을 형성하기 위한 전압 신호가 인가된다. 따라서 조립 전극들(1120)은 Al, Mo, Cu, Ag, Ti 등과 같은 비저항 금속 또는 이들 중에서 선택된 합금으로 형성될 수 있다.
조립 전극들(1120)은 베이스부(1110) 상에 스퍼터링(Sputtering)을 통해 상기 금속 물질을 증착하고 PR 패턴을 형성한 후 PR 패턴이 형성되지 않은 영역을 제거함으로써 베이스부(1110) 상에 소정 간격으로 패터닝될 수 있다. 조립 전극들(1120)의 간격은 수 내지 수십 ㎛ 일 수 있다. 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거될 수 있다. 다만, 조립 전극들(1120)을 형성하는 방법은 이에 한정되지 않는다.
유전체층(1130)은 조립 전극들(1120)을 덮도록 형성될 수 있다. 유전체층(1130)은 반도체 발광소자(1050')가 안착되는 셀(1140)의 바닥면을 이루며, 반도체 발광소자(1050')와 조립 전극들(1120)을 전기적으로 절연한다. 유전체층(1130)은 절연 특성이 우수하고 광흡수가 적은 SiO2, SiNx, Al2O3, TiO2, HfO2 등의 무기 물질로 이루어질 수 있다.
본 발명에 따르면, 유전체층(1130) 상에는 하부 배선 전극(1171)이 형성될 수 있다. 하부 배선 전극(1171)은 Sn, In, Pb, Cd, Bi, Zn 등에서 선택된 원소 또는 이와 유사한 녹는점을 갖는 원소 또는 원소들의 합성물로 형성될 수 있다.
하부 배선 전극(1171)은 조립 전극들(1120)과 동일한 방향으로 연장되는 부분을 포함할 수 있다. 이하에서 설명하는 하부 배선 전극(1171)은 조립 전극들(1120)과 동일한 방향으로 연장되는 부분을 의미할 수 있다.
하부 배선 전극(1171)은 페어 전극 사이에 배치될 수 있다. 하부 배선 전극(1171)이 조립 전극들(1120)과 오버랩 되도록 형성되는 경우, 조립 전극(1120)에 의해 형성되는 전기장이 차폐되어 반도체 발광소자(1050')의 자가조립을 방해할 수 있기 때문이다.
격벽부(1150)는 반도체 발광소자들(1050')이 안착되는 셀(1140)을 형성하면서 유전체층(1130) 상에 형성될 수 있다. 셀(1140)은 조립 전극들(1120)의 연장 방향을 따라 형성되며, 전체적으로 매트릭스 배열(복수의 행 및 열)로 배치될 수 있다.
셀(1140)은 인접한 2개의 조립 전극들(1120), 자세하게는 페어 전극과 동시에 오버랩 될 수 있다. 따라서 조립 전극들(1120)에 전압 신호가 인가되면 셀(1140) 내부에 전기장이 강하게 형성될 수 있다.
격벽부(1150)는 절연 물질로 형성될 수 있다. 예를 들어, 격벽부(1150)는 PAC, PI 등과 같은 고분자 물질 또는 SiO2, SiNx 등의 무기 물질로 형성될 수 있다. 격벽부(1150)는 수 ㎛의 두께로 형성될 수 있다. 격벽부(1150)는 절연 물질을 유전체층(1130) 전면에 형성하고 PR 패턴을 형성한 후 노광 및 현상을 통해 셀(1140)을 형성하면서 유전체층(1130) 상에 형성될 수 있으며(Positive PR), 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거될 수 있다.
기판(1100)은 베이스부(1110) 상에 조립 전극들(1120), 유전체층(1130), 하부 배선 전극(1171) 및 격벽부(1150)가 형성된 상태에서 자가조립을 위한 조립위치로 이송되며, 자가조립을 통해 반도체 발광소자들(1050')은 격벽부(1150)에 의해 형성된 셀(1140) 내부에 안착될 수 있다.
본 발명에 따르면, 자가조립을 통해 기판(1100)에는 수직형 반도체 발광소자(1050')가 안착될 수 있다. 수직형 반도체 발광소자(1050')는 제1 도전형 전극(1051'), 제1 도전형 전극(1052') 상에 형성된 제1 도전형 반도체층(1052'), 제1 도전형 반도체층(1052') 상에 형성된 활성층(1053'), 활성층(1053') 상에 형성된 제2 도전형 반도체층(1054') 및 제2 도전형 반도체층(1054') 상에 형성된 제2 도전형 전극(1055')을 포함한다.
즉, 수직형 반도체 발광소자(1050')는 제1 도전형 전극(1051') 및 제2 도전형 전극(1055')이 제1 도전형 반도체층(1052')의 서로 다른 면 상에 형성되므로, 수평형 반도체 발광소자 대비 넓은 발광 면적을 가지면서, 반도체 발광소자를 작은 사이즈로 제작하기에 유리한 구조를 갖는 장점이 있다. 또한, 반도체 발광소자의 사이즈를 줄임으로써 고해상도를 구현할 수 있다.
또한, 본 발명에 따른 반도체 발광소자(1050')는 반도체 발광소자(1050')의 측면 및 제2 도전형 전극(1055')의 일부를 덮도록 형성되는 패시베이션층(1056')을 포함한다. 제1 및 제2 도전형 전극(1051', 1055')은 배선 전극(1170)과의 전기적 연결을 위해 전부 또는 일부가 노출될 수 있다.
예를 들어, 제1 도전형 전극(1051')은 전부가 노출될 수 있으며 셀(1140) 내부에서 하부 배선 전극(1171)과 전기적으로 연결될 수 있다. 이 때, 제1 도전형 전극(1051')은 오믹 컨택을 위한 전극일 수 있다. 제2 도전형 전극(1055')은 일부가 노출될 수 있으며, 후술할 상부 배선 전극(1172)과 전기적으로 연결될 수 있다. 특히, 제2 도전형 전극(1055')의 일부가 노출되는 구조는 배선 공정 시 패시베이션층(1056')의 일부가 제거됨으로써 형성되는 구조일 수 있다. 한편, 이러한 구조에서는 활성층(1053')에서 생성된 광은 제2 도전형 전극(1055')이 형성된 면을 통하여 발광되므로, 제2 도전형 전극(1055')은 광투과성의 투명 전극일 수 있다.
또한, 본 발명에 따른 반도체 발광소자(1050')는 대칭형의 수직형 반도체 발광소자(1050')일 수 있다. 대칭형 반도체 발광소자(1050')는 어떠한 방향으로 안착되더라도 셀(1140) 내부에 일정하게 안착될 수 있다. 또한, 본 발명에 따른 반도체 발광소자(1050')는 자가조립 시 자기장에 유도되어 이동하도록 제1 및/또는 제2 도전형 전극(1051', 1055')에 자성체(미도시)를 포함할 수 있다. 이외의 반도체 발광소자(1050')의 구조 및 소재에 관한 설명은 전술한 설명들로 갈음한다.
한편, 하부 배선 전극(1171)은 셀(1140)이 형성된 영역에서 셀(1140)에 안착된 반도체 발광소자(1050')와 컨택되도록 셀(1140)과 오버랩 되도록 형성되거나 또는 셀(1140)이 형성된 영역에서 단선되어 셀(1140)과 오버랩 되지 않도록 형성될 수 있다. 셀(1140)과 오버랩 된 하부 배선 전극(1171)은 솔더링(soldering)을 통해 반도체 발광소자(1050')와 전기적으로 연결될 수 있다. 한편, 셀(1140)이 형성된 영역에서 셀(1140)과 오버랩 되지 않도록 하부 배선 전극(1171)이 단선된 구조는 반도체 발광소자(1050')가 미조립된 영역에 대한 구조일 수 있다.
평탄화층(1160)은 셀(1140)과 오버랩 되도록 홀(1161, 1162)을 형성하면서 셀(1140)에 안착된 반도체 발광소자들(1050')을 덮도록 격벽부(1150) 상에 형성될 수 있다. 평탄화층(1160)은 자가조립을 통해 반도체 발광소자(1050')를 셀(1140)에 안착시킨 후 기판(1100)에 형성될 수 있다. 평탄화층(1160)은 격벽부(1150)를 덮으면서 셀(1140) 내부도 충진할 수 있으며, 반도체 발광소자(1050')는 셀(1140) 내부에 고정될 수 있다. 또한, 평탄화층(1160)은 광투과성의 절연 물질로 형성될 수 있다.
도 13 및 도 16에 나타난 실시예들에 따르면, 평탄화층(1160)은 셀(1140)에 안착된 반도체 발광소자(1050')를 노출시키는 제1홀(1161) 및 유전체층(1130) 또는 베이스부(1110)를 노출시키는 제2홀(1162)을 포함할 수 있다. 즉, 제1홀(1161)은 반도체 발광소자(1050')가 안착된 셀(1140)과 오버랩 된 홀이고, 제2홀(1162)은 반도체 발광소자(1050')가 미조립된 셀(1140)과 오버랩 된 홀에 해당한다. 따라서 제2홀(1162)은 극히 일부 존재할 수 있다. 또한, 제1홀(1161) 및 제2홀(1162)은 미리 정해진 위치 또는 좌표에 형성되는 것이 아니고, 자가조립에 의해 결정될 수 있다.
또한, 제1홀(1161) 및 제2홀(1162)은 하부 배선 전극(1171)보다 폭 방향 두께가 더 두껍게 형성될 수 있다. 그러나 이는 특정 제조방법에 의하는 경우에 한정되며, 자세한 내용은 후술한다.
평탄화층(1160)에는 상부 배선 전극(1172)이 형성될 수 있다. 상부 배선 전극(1171)은 제1홀(1161)을 통해 셀(1140)에 안착된 반도체 발광소자(1050')로 연장되거나 또는 제2홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)로 연장될 수 있다.
이 때, 평탄화층(1160)에서 제1홀(1161)을 통해 반도체 발광소자(1050')로 연장되는 상부 배선 전극(1172)은 반도체 발광소자(1050')의 제2 도전형 전극(1055')과 전기적으로 연결될 수 있다. 상부 배선 전극(1172)은 발광 면적을 최대한 확보하기 위해 광투과성 소재로 형성될 수 있으나, 이에 한정하는 것은 아니다. 또한, 셀(1140)의 영역 내에서 하부 배선 전극(1171)과 상부 배선 전극(1172)은 서로 교차하도록 오버랩 될 수 있다.
또한, 상부 배선 전극(1172)은 제2홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)로 연장되더라도 반도체 발광소자(1050')가 미조립된 영역에는 하부 배선 전극(1171)이 단선되어 존재하지 않으므로, 기판(1100)의 전면에 대하여 상부 배선 전극(1172)을 형성하는 공정이 진행되더라도 하부 배선 전극(1171)과 상부 배선 전극(1172)이 연결되지 않아 쇼트가 발생하지 않을 수 있다.
이하에서는, 본 발명에 따른 디스플레이 장치의 다른 실시예에 대해 설명한다.
도 18은 본 발명의 또 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
도 18을 참조하면, 디스플레이 장치(2000)는 전술한 예시와 마찬가지로 반도체 발광소자들(2050') 및 반도체 발광소자들(2050')이 수용되는 기판(2100)을 포함한다. 기판(2100)은 반도체 발광소자들(2050')과 전기적으로 연결되는 배선 전극(2170)을 포함한다. 또한, 기판(2100)은 베이스부(2110), 조립 전극들(2120), 유전체층(2130), 격벽부(2150) 및 평탄화층(2160)을 포함하며, 배선 전극(2170)은 하부 배선 전극(2171) 및 상부 배선 전극(2172)을 포함한다.
본 실시예에 따르면, 디스플레이 장치(2000)는 셀(2140) 내부를 충진하도록 형성되는 유기막층(2180)을 더 포함한다. 즉, 본 실시예에서는 평탄화층(2160)에 의해 셀(2140) 내부가 충진되지 않으며, 평탄화층(2160)은 유기막층(2180) 상에 형성될 수 있다.
본 실시예에 따르면, 평탄화층(2160)은 셀(2140)에 안착된 반도체 발광소자(2050')를 노출시키는 제1홀(2161) 및 유기막층(2180)을 노출시키는 제2홀(2162)을 포함할 수 있다. 즉, 제1홀(2161)은 반도체 발광소자(2050')가 안착된 셀(2140)과 오버랩 된 홀이고, 제2홀(2162)은 반도체 발광소자(1050')가 미조립된 셀(2140)과 오버랩 된 홀에 해당한다. 따라서 제2홀(2162)은 극히 일부 존재할 수 있다. 또한, 제1홀(2161) 및 제2홀(2162)은 미리 정해진 위치 또는 좌표에 형성되는 것이 아니고, 자가조립에 의해 결정될 수 있다.
본 실시예에 따르면, 유기막층(2180)에 의해 셀(2140) 내부가 충진되므로 반도체 발광소자(2050')가 미조립된 영역에서 하부 배선 전극(2171)이 단선된 구조를 갖지 않는다. 또한, 본 실시예에 따르면, 평탄화층(2160)에 형성된 상부 배선 전극(2172)은 제1홀(2161)을 통해 반도체 발광소자(2050')로 연장되거나 또는 제2홀(2162)을 통해 유기막층(2180)으로 연장될 수 있다.
이 때, 평탄화층(2160)에서 제1홀(2161)을 통해 반도체 발광소자(2050')로 연장되는 상부 배선 전극(2172)은 반도체 발광소자(2050')의 제2 도전형 전극(2055')과 전기적으로 연결될 수 있다. 상부 배선 전극(2172)은 발광 면적을 최대한 확보하기 위해 광투과성 소재로 형성될 수 있으나, 이에 한정하는 것은 아니다. 또한, 셀(2140)의 영역 내에서 하부 배선 전극(2171)과 상부 배선 전극(2172)은 서로 교차하도록 오버랩 될 수 있다.
또한, 상부 배선 전극(2172)은 제2홀(2162)을 통해 유기막층(2180)으로 연장되므로 하부 배선 전극(2171)과 서로 연결되지 않는 구조를 가지며 따라서 쇼트에 대비할 수 있다.
이하에서는, 도 13, 도 16 및 도 18에 나타난 각각의 실시예에 따른 디스플레이 장치를 제조하는 방법에 대해 설명한다.
먼저, 도 14 및 도 15를 참조하여 도 13에 나타난 실시예에 따른 디스플레이 장치를 제조하는 방법에 대해 설명한다. 도 14a(조립 영역), 도 14b(미조립 영역) 및 도 15는 도 13에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
먼저, 베이스부(1110) 상에 일 방향으로 연장되는 조립 전극들(1120)을 형성하는 단계가 수행될 수 있다. 조립 전극들(1120)은 베이스부(1110) 상에 스퍼터링(sputtering)을 통해 금속 물질을 증착하고 PR 패턴을 형성한 후 PR 패턴이 형성되지 않은 영역을 제거함으로써 베이스부(1110) 상에 패터닝될 수 있다. 다음으로, 조립 전극들(1120)을 덮도록 유전체층(1130)을 형성하는 단계가 수행될 수 있다. 이후 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거될 수 있다. 다만, 조립 전극들(1120)을 형성하는 방법은 이에 한정되지 않는다.
다음으로, 조립 전극들(1120)을 덮도록 유전체층(1130)을 형성하는 단계가 수행될 수 있다. 유전체층(1130)은 SiO2, SiNx, Al2O3, TiO2, HfO2 등의 무기 물질을 베이스부(1110) 상에 증착함으로써 형성될 수 있다.
다음으로, 유전체층(1130) 상에 하부 배선 전극(1171)을 형성하는 단계가 수행될 수 있다. 하부 배선 전극(1171)은 조립 전극들(1120)과 동일한 방향으로 연장되는 부분을 포함할 수 있다. 하부 배선 전극(1171)에서 조립 전극들(1120)과 동일한 방향으로 연장되는 부분은 인접한 2개의 조립 전극들(1120), 자세하게는 페어 전극 사이에 배치되도록 형성될 수 있다. 하부 배선 전극(1171)은 조립 전극들(1120)과 같은 방법으로 유전체층(1130) 상에 패터닝될 수 있다.
다음으로, 유전체층(1130) 상에 반도체 발광소자(1050')가 안착되는 셀(1140)을 형성하면서 격벽부(1150)를 형성하는 단계가 수행될 수 있다. 구체적으로, 유전체층(1130) 상에 격벽부(1150)를 형성하는 절연성 있는 고분자 물질 또는 무기 물질을 적층하고 그 위에 PR 패턴을 형성한 후 포토리소그래피 공정을 통해 셀(1140)을 형성할 수 있다. 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거될 수 있다. 한편, 셀(1140)은 조립 전극들(1120)의 연장 방향을 따라 형성될 수 있으며, 전체적으로 매트릭스 배열로 배치될 수 있다. 또한, 셀(1140)은 페어 전극 및 페어 전극 사이에 배치되는 하부 배선 전극(1171)과 오버랩 될 수 있다.
다음으로, 반도체 발광소자(1050')를 셀(1140)에 안착시키는 단계가 수행될 수 있으며, 본 단계는 자가조립 방식에 의할 수 있다. 본 단계에서 수행되는 자가조립 방식은 전술한 도 8a 내지 도 8e에 대한 설명으로 갈음한다. 또한, 본 단계에서 자가조립을 통해 셀(1140)에 안착되는 반도체 발광소자(1050')는 수직형 반도체 발광소자일 수 있다.
자가조립이 완료되면 반도체 발광소자(1050')를 기판(1100)에 고정시키는 단계가 수행될 수 있다. 일 실시예로, 격벽부(1150) 상에 마스크 패턴을 형성한 후 반도체 발광소자(1050')가 안착된 셀(1140) 내부에 대하여 점착물질을 도포하는 과정이 수행될 수 있다.
다음으로, 셀(1140)과 오버랩 되도록 홀(1161, 1162)을 형성하면서 격벽부(1150)를 덮도록 평탄화층(1160)을 형성하는 단계가 수행될 수 있다.
본 단계에서는 먼저 셀(1140)에 안착된 반도체 발광소자(1050')를 덮도록 격벽부(1150) 상에 평탄화층(1160)을 적층하는 단계가 수행될 수 있다. 이 때, 평탄화층(1160)은 셀(1140) 내부를 충진하면서 적층될 수 있다. 평탄화층(1160)은 PAC, PI 등과 같은 고분자 물질로 형성될 수 있다. 그러나 평탄화층(1160)의 소재는 절연성 및 유연성 있는 투명한 재질이면 이에 한정하지 않는다.
다음으로는, 평탄화층(1160) 상에 홀(1161, 1162)을 형성하는 단계가 수행될 수 있다. 구체적으로, 평탄화층(1160) 상에 셀(1140)과 오버랩 되는 홀(1161, 1162)을 형성하기 위한 마스크 패턴을 적층한 후 식각하는 과정을 통해 홀(1161, 1162)이 형성될 수 있다. 마스크 패턴은 홀(1161, 1162)을 형성하고자 하는 영역 이외의 영역에 적층될 수 있다.
홀(1161, 1162)은 셀(1140)과 오버랩 되도록 형성될 수 있다. 셀(1140) 내부에 반도체 발광소자(1050')가 안착된 경우에는 홀(1161)을 통해 반도체 발광소자(1050')의 일부가 노출되며, 반도체 발광소자(1050')를 노출시키는 홀을 제1홀(1161)이라고 한다. 반면, 셀(1140) 내부에 반도체 발광소자(1050')가 안착되지 않은 경우에는 홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)가 노출될 수 있으며, 유전체층(1130) 또는 베이스부(1110)를 노출시키는 홀을 제2홀(1162)이라고 한다. 이 때, 유전체층(1130) 상에 형성되는 하부 배선 전극(1171)의 일부도 제2홀(1162)을 통해 노출될 수 있다.
다음으로, 제2홀(1162)을 통해 노출된 하부 배선 전극(1171)을 식각하는 단계가 수행될 수 있다. 이 때, 하부 배선 전극(1171)을 형성하는 금속 물질만을 선택적으로 식각할 수 있는 식각액(etchant)를 사용할 수 있다.
본 단계는 이후 기판(1100)의 전면에 대하여 상부 배선 전극(1172)을 형성하는 과정에서 반도체 발광소자(1050')가 셀(1140)에 미조립됨에 따라 상부 배선 전극(1172)과 하부 배선 전극(1171)이 전기적으로 연결되어 쇼트가 발생하는 것을 방지하기 위한 것이다.
따라서 이전 단계에서 홀(1161, 1162)을 형성하기 위한 마스크 패턴은 하부 배선 전극(1171)의 폭 방향 두께와 같거나 하부 배선 전극(1171)의 폭 방향 두께보다 더 두껍게 형성될 수 있다. 하부 배선 전극(1171)의 셀(1140)과 오버랩 되는 부분을 모두 제거하기 위함이다.
마지막으로, 평탄화층(1160) 상에 상부 배선 전극(1172)을 형성하는 단계가 수행될 수 있다. 상부 배선 전극(1172)을 형성하는 공정은 기판(1100)의 전면에 대하여 수행될 수 있다. 상부 배선 전극(1172)은 평탄화층(1160) 상에서 제1홀(1161)을 통해 반도체 발광소자(1050')로 연장되거나 또는 제2홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)로 연장될 수 있다.
한편, 반도체 발광소자(1050')와 상부 배선 전극(1172)을 전기적으로 연결시키기 위해 상부 배선 전극(1172)을 형성하는 단계에 앞서 반도체 발광소자(1050')의 제2 도전형 전극(1055')의 일부를 노출시키도록 패시베이션층(1056')의 일부를 식각하는 과정을 거칠 수 있다.
다음으로, 도 17을 참조하여 도 16에 나타난 실시예에 따른 디스플레이 장치를 제조하는 방법에 대해 설명한다. 도 17a(조립 영역) 및 도 17b(미조립 영역)는 도 16에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
본 실시예에서 자가조립을 통해 반도체 발광소자(1050')를 셀(1140)에 안착시키고, 반도체 발광소자(1050')를 기판(1100)에 고정시키는 단계까지는 전술한 실시예와 동일하므로 자세한 설명은 생략한다.
본 실시예는 하부 배선 전극(1171)을 제거하기 위한 패턴과 홀(1161, 1162)을 형성하기 위한 패턴을 각각 형성하는 것을 특징으로 한다.
구체적으로, 자가조립 후 셀(1140)에 안착된 반도체 발광소자(1050')를 덮도록 격벽부(1150) 상에 PR을 적층하는 단계가 수행될 수 있다. 다음으로, 마스크 패턴을 얼라인시킨 후 노광 및 현상을 통해 하부 배선 전극(1171)을 제거하기 위한 패턴을 형성한다(Negative PR).
상기 과정을 통해 형성되는 패턴은 하부 배선 전극(1171)의 폭 방향 두께와 같거나 하부 배선 전극(1171)의 폭 방향 두께보다 더 두껍게 형성될 수 있다. 하부 배선 전극(1171)의 셀(1140)과 오버랩 되는 부분을 모두 제거하기 위함이다.
다음으로, 상기 패턴을 통해 노출된 하부 배선 전극(1171)을 식각하는 단계가 수행될 수 있다. 이 때, 하부 배선 전극(1171)을 형성하는 금속 물질만을 선택적으로 식각할 수 있는 식각액(etchant)를 사용할 수 있다.
본 단계는 이후 기판(1100)의 전면에 대하여 상부 배선 전극(1172)을 형성하는 과정에서 반도체 발광소자(1050')가 셀(1140)에 미조립됨에 따라 상부 배선 전극(1172)과 하부 배선 전극(1171)이 전기적으로 연결되어 쇼트가 발생하는 것을 방지하기 위한 것이다.
다음으로, 기판(1100)으로부터 PR을 제거하고, 셀(1140)과 오버랩 되도록 홀(1161, 1162)을 형성하면서 격벽부(1150)를 덮도록 평탄화층(1160)을 형성하는 단계가 수행될 수 있다.
평탄화층(1160)은 PR 제거 후 형성되며, PR은 PR strip 공정을 통해 제거될 수 있다.
다음으로, 셀(1140)에 안착된 반도체 발광소자(1050')를 덮도록 격벽부(1150) 상에 평탄화층(1160)을 적층하는 단계가 수행될 수 있다. 이 때, 평탄화층(1160)은 셀(1140) 내부를 충진하면서 적층될 수 있다. 평탄화층(1160)은 PAC, PI 등과 같은 고분자 물질로 형성될 수 있다. 그러나 평탄화층(1160)의 소재는 절연성 및 유연성 있는 투명한 재질이면 이에 한정하지 않는다.
다음으로는, 평탄화층(1160) 상에 홀(1161, 1162)을 형성하는 단계가 수행될 수 있다. 구체적으로, 평탄화층(1160) 상에 셀(1140)과 오버랩 되는 홀(1161, 1162)을 형성하기 위한 마스크 패턴을 적층한 후 식각하는 과정을 통해 홀(1161, 1162)이 형성될 수 있다. 마스크 패턴은 홀(1161, 1162)을 형성하고자 하는 영역 이외의 영역에 적층될 수 있다.
홀(1161, 1162)은 셀(1140)과 오버랩 되도록 형성될 수 있다. 셀(1140) 내부에 반도체 발광소자(1050')가 안착된 경우에는 홀(1161)을 통해 반도체 발광소자(1050')의 일부가 노출되며, 반도체 발광소자(1050')를 노출시키는 홀을 제1홀(1161)이라고 한다. 반면, 셀(1140) 내부에 반도체 발광소자(1050')가 안착되지 않은 경우에는 홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)가 노출될 수 있으며, 유전체층(1130) 또는 베이스부(1110)를 노출시키는 홀을 제2홀(1162)이라고 한다.
본 실시예에 따르면, 홀(1161, 1162)을 형성하기 전에 하부 배선 전극(1171)을 식각하는 단계가 수행되므로 홀(1161, 1162)을 형성하기 위한 패턴의 폭이 하부 배선 전극(1171)의 폭과 동일하거나 하부 배선 전극(1171)의 폭보다 크게 형성될 필요가 없다.
마지막으로, 평탄화층(1160) 상에 상부 배선 전극(1172)을 형성하는 단계가 수행될 수 있다. 상부 배선 전극(1172)을 형성하는 공정은 기판(1100)의 전면에 대하여 수행될 수 있다. 상부 배선 전극(1172)은 평탄화층(1160) 상에서 제1홀(1161)을 통해 반도체 발광소자(1050')로 연장되거나 또는 제2홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)로 연장될 수 있다.
한편, 반도체 발광소자(1050')와 상부 배선 전극(1172)을 전기적으로 연결시키기 위해 상부 배선 전극(1172)을 형성하는 단계에 앞서 반도체 발광소자(1050')의 제2 도전형 전극(1055')의 일부를 노출시키도록 패시베이션층(1056')의 일부를 식각하는 과정을 거칠 수 있다.
본 실시예에 따른 제조방법을 통해 제작된 디스플레이 장치는 홀(1161, 1162)의 크기를 제외하고 전술한 실시예와 동일한 최종 구조를 갖는다.
마지막으로, 도 19를 참조하여 도 18에 나타난 실시예에 따른 디스플레이 장치를 제조하는 방법에 대해 설명한다. 도 19a(조립 영역) 및 도19b(미조립 영역)는 도 18에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
본 실시예에서 자가조립을 통해 반도체 발광소자(2050')를 셀(2140)에 안착시키고, 반도체 발광소자(2050')를 기판(2100)에 고정시키는 단계까지는 전술한 실시예와 동일하므로 자세한 설명은 생략한다.
본 실시예는 셀(1140) 내부를 충진하는 유기막층(2180)을 형성하는 것을 특징으로 한다.
구체적으로, 자가조립 후 셀(2140)에 안착된 반도체 발광소자(2050')를 덮도록 격벽부(2150) 상에 PR을 적층하는 단계가 수행될 수 있다. 이 때, PR은 저점도 유기물질로 형성되는 것이 바람직하다. 또한, PR을 적층한 후 PR을 경화시키기 위해 기판(2100) 전면에 대하여 노광이 진행되며, 이로써 유기막층(2180)이 형성될 수 있다.
다음으로, 반도체 발광소자(2050') 일부가 노출되도록 PR을 식각하는 단계가 수행될 수 있으며, 본 단계는 기판(2100)의 전면에 대하여 이루어질 수 있다. 예를 들어, PR을 식각하는 단계는 애싱(Ashing) 공정에 의할 수 있으며, O2 가스가 사용될 수 있다. 본 단계에서 애싱(Ashing) 공정은 PR을 소정 두께만큼 식각해야하므로 공정 온도 및 노출 시간 등을 정밀하게 컨트롤해야 한다. 본 단계를 통해 제거되지 않은 PR이 본 실시예에 따른 구조의 유기막층(2180)에 해당한다.
다음으로, 유기막층(2180) 상에 셀(2140)과 오버랩 되도록 홀(2161, 2162)을 형성하면서 격벽부(2150)를 덮도록 평탄화층(2160)을 형성하는 단계가 수행될 수 있다.
먼저, 셀(2140)에 안착된 반도체 발광소자(2050')를 덮도록 유기막층(2180) 상에 평탄화층(2160)을 적층하는 단계가 수행될 수 있다. 평탄화층(2160)은 PAC, PI 등과 같은 고분자 물질로 형성될 수 있다. 그러나 평탄화층(2160)의 소재는 절연성 및 유연성 있는 투명한 재질이면 이에 한정하지 않는다.
다음으로는, 평탄화층(2160) 상에 홀(2161, 2162)을 형성하는 단계가 수행될 수 있다. 구체적으로, 평탄화층(2160) 상에 셀(2140)과 오버랩 되는 홀(2161, 2162)을 형성하기 위한 마스크 패턴을 적층한 후 식각하는 과정을 통해 홀(2161, 2162)이 형성될 수 있다. 마스크 패턴은 홀(2161, 2162)을 형성하고자 하는 영역 이외의 영역에 적층될 수 있다.
홀(2161, 2162)은 셀(2140)과 오버랩 되도록 형성될 수 있다. 셀(2140) 내부에 반도체 발광소자(2050')가 안착된 경우에는 홀(2161)을 통해 반도체 발광소자(2050')의 일부가 노출되며, 반도체 발광소자(2050')를 노출시키는 홀을 제1홀(2161)이라고 한다. 반면, 셀(2140) 내부에 반도체 발광소자(2050')가 안착되지 않은 경우에는 홀(2162)을 통해 유기막층(2180)이 노출될 수 있으며, 유기막층(2180)을 노출시키는 홀을 제2홀(2162)이라고 한다.
본 실시예에 따르면, 홀(2161, 2162)을 형성하기 전에 하부 배선 전극(2171)을 식각하는 단계가 수행되므로 홀(2161, 2162)을 형성하기 위한 패턴의 폭이 하부 배선 전극(2171)의 폭과 동일하거나 하부 배선 전극(2171)의 폭보다 크게 형성될 필요가 없다.
본 실시예에 따르면, 홀(2161, 1162)을 형성하기 전에 셀(2140)에 노출된 하부 배선 전극(2171)을 덮도록 유기막층(2180)을 형성하는 단계가 수행되므로 홀(2161, 2162)을 형성하기 위한 패턴의 폭이 하부 배선 전극(2171)의 폭과 동일하거나 하부 배선 전극(2171)의 폭보다 크게 형성될 필요가 없다.
마지막으로, 평탄화층(2160) 상에 상부 배선 전극(2172)을 형성하는 단계가 수행될 수 있다. 상부 배선 전극(2172)을 형성하는 공정은 기판(2100)의 전면에 대하여 수행될 수 있다. 상부 배선 전극(2172)은 평탄화층(2160) 상에서 제1홀(2161)을 통해 반도체 발광소자(2050')로 연장되거나 또는 제2홀(2162)을 통해 유기막층(2180)으로 연장될 수 있다.
한편, 반도체 발광소자(2050')와 상부 배선 전극(2172)을 전기적으로 연결시키기 위해 상부 배선 전극(2172)을 형성하는 단계에 앞서 반도체 발광소자(2050')의 제2 도전형 전극(2055')의 일부를 노출시키도록 패시베이션층(2056')의 일부를 식각하는 과정을 거칠 수 있다.
이상에서 설명한 반도체 발광소자를 이용한 디스플레이 장치 및 이의 제조방법은 위에서 설명된 실시예들의 구성과 방법에 한정되는 것이 아니며, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

Claims (10)

  1. 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고,
    상기 기판은, 베이스부;
    일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들;
    상기 조립 전극들을 덮도록 형성되는 유전체층;
    상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부; 및
    상기 셀과 오버랩 되도록 홀을 형성하면서 상기 격벽부를 덮도록 형성되는 평탄화층을 포함하며,
    상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유전체층 또는 베이스부를 노출시키는 제2홀을 포함하는 것을 특징으로 하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 배선 전극은, 상기 유전체층 상에 형성되며 상기 조립 전극들과 동일한 방향으로 연장되는 하부 배선 전극; 및
    상기 평탄화층 상에 형성되며 상기 제1홀을 통해 상기 반도체 발광소자로 연장되거나 상기 제2홀을 통해 상기 유전체층 또는 베이스부로 연장되는 상부 배선 전극을 포함하는 것을 특징으로 하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 하부 배선 전극은, 상기 셀이 형성된 영역에서 상기 셀에 안착된 반도체 발광소자와 컨택되도록 상기 셀과 오버랩 되거나 또는 상기 셀이 형성된 영역에서 단선되어 상기 셀과 오버랩 되지 않는 것을 특징으로 하는, 디스플레이 장치.
  4. 제2항에 있어서,
    상기 셀은, 인접한 2개의 조립 전극들과 오버랩 되며,
    상기 하부 배선 전극은, 상기 인접한 2개의 조립 전극들 사이에 배치되는 것을 특징으로 하는, 디스플레이 장치.
  5. 제2항에 있어서,
    상기 제1홀 및 제2홀은, 상기 하부 배선 전극의 폭 방향 두께와 같거나 상기 하부 배선 전극의 폭 방향 두께보다 더 두껍게 형성된 것을 특징으로 하는, 디스플레이 장치.
  6. 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고,
    상기 기판은, 베이스부;
    일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들;
    상기 조립 전극들을 덮도록 형성되는 유전체층;
    상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부;
    상기 셀 내부를 충진하도록 형성되는 유기막층; 및
    상기 셀과 오버랩 되도록 홀을 형성하면서 상기 유기막층 상에 형성되는 평탄화층을 포함하며,
    상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유기막층을 노출시키는 제2홀을 포함하는 것을 특징으로 하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 배선 전극은, 상기 유전체층 상에 형성되며 상기 조립 전극들과 동일한 방향으로 연장되는 하부 배선 전극; 및
    상기 평탄화층 상에 형성되며 상기 제1홀을 통해 상기 반도체 발광소자로 연장되거나 상기 제2홀을 통해 상기 유기막층으로 연장되는 상부 배선 전극을 포함하는 것을 특징으로 하는, 디스플레이 장치.
  8. 제6항에 있어서,
    상기 셀은, 인접한 2개의 조립 전극들과 오버랩 되며,
    상기 하부 배선 전극은, 상기 인접한 2개의 조립 전극들 사이에 배치되는 것을 특징으로 하는, 디스플레이 장치.
  9. 제1항 또는 제6항에 있어서,
    상기 반도체 발광소자는, 제1 도전형 전극;
    상기 제1 도전형 전극 상에 형성된 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 형성된 활성층;
    상기 활성층 상에 형성된 제2 도전형 반도체층; 및
    상기 제2 도전형 반도체층 상에 형성된 제2 도전형 전극을 포함하며,
    상기 하부 배선 전극은 상기 제1 도전형 전극과 전기적으로 연결되고, 상기 상부 배선 전극은 상기 제2 도전형 전극과 전기적으로 연결되는 것을 특징으로 하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 반도체 발광소자는,
    상기 반도체 발광소자의 측면 및 상기 제2 도전형 전극의 일부를 덮도록 형성되는 패시베이션층을 포함하는 것을 특징으로 하는, 디스플레이 장치.
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