KR20200030963A - 전력 증폭기 - Google Patents

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Abstract

전력 증폭기는 공통 소스 구조로 이루어진 복수의 증폭 회로 중 적어도 하나의 증폭 회로에 바이어스 전압을 인가하는 바이어스 회로를 포함한다. 상기 바이어스 회로는 외부로부터 인가되는 전압에 의해 턴온되고, 제1단이 전원 전압을 인가하는 전원단에 연결되고 제2단이 접지단에 연결되는 제1 트랜지스터, 상기 전원단과 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되는 제1 및 제2 저항, 상기 제1 및 제2 저항 사이의 노드에 애노드가 연결되고 캐소드가 상기 적어도 하나의 증폭 회로의 입력단에 연결되는 제1 다이오드, 제1단이 상기 제1 다이오드의 캐소드에 연결되어 있는 제3 저항, 상기 제3 저항의 제2단에 출력단이 연결되고 상기 제1 트랜지스터의 제2단에 입력단이 연결되는 인버터 회로, 그리고 상기 인버터 회로의 입력단과 출력단 사이에 직렬로 연결되어 있는 제2 트랜지스터와 제4 저항을 포함한다.

Description

전력 증폭기{POWER AMPLIFIER}
본 발명은 전력 증폭기에 관한 것으로, 특히 바이어스 회로를 통해서 최대 출력전력 및 전력 효율을 향상시킬 수 있는 전력 증폭기에 관한 것이다.
일반적인 3단의 밀리미터파 전력 증폭기는 제1 내지 제3 증폭기의 3단 증폭 회로로 이루어지며, 입력신호가 입력되는 입력단과 제1 증폭기 사이에서 임피던스 매칭을 수행하는 입력 매칭회로, 제1 증폭기와 제2 증폭기 사이에서 임피던스 매칭을 수행하는 인터스테이지 매칭회로, 그리고 제3 증폭기와 출력단 사이에서 임피던스 매칭을 수행하는 출력 매칭회로를 포함한다.
이러한 전력 증폭기는 CMOS(Complementary metal-oxide-semiconductor)나 화합물 반도체 공정 기술을 이용해서 구현하는 경우, 게이트 혹은 베이스 전압과 드레인 혹은 콜렉터 전압을 외부에서 공급하게 된다. 이때, 인가되는 고정된 전압으로만 전력증폭기가 출력하는 전력 레벨이 제한될 수 있다. 이에 따라, 소모되는 DC(Direct Current) 전력은 일정하면서 출력 전력 레벨이 낮아지기 때문에 전력증폭기의 전력효율도 낮아지게 된다. RF(Radio Frequency) 전력으로 소모되지 못한 DC 전력의 대부분은 열 형태로 방출하게 되는데, 이 때문에 전력증폭기 주위의 온도가 올라가게 되고, 이런 열이 다시 전력 증폭기의 성능에 영향을 주게 된다. 특히, 밀리미터파 대역에서 동작하는 전력 증폭기에서는 집적회로 소자의 가용 주파수 한계 부근에서 동작시키기 때문에, 이런 열 문제가 더욱 심각해 질 수 있다. 또한, 소자 제작 시 발생할 수 밖에 없는 기생성분에 대한 효과도 더 이상 무시할 수 없고, 반드시 고려해야 한다.
또한 전력증폭기 동작 시, 최대 출력전력에서의 전력효율도 중요하지만, 일반적으로 평균 출력전력에서 사용하게 되는 빈도 수가 높기 때문에 평균 출력전력에서의 효율도 중요하다.
본 발명이 해결하려는 과제는 최대 출력전력을 향상시키고 전력효율을 향상시킬 수 있는 전력 증폭기를 제공하는 것이다.
또한 본 발명은 최대 출력전력에서의 전력효율뿐만 아니라, 전력증폭기가 주로 동작하게 되는 평균 출력전력에서의 전력효율을 향상시키는 것을 그 과제로 한다.
본 발명의 한 실시 예에 따른 전력 증폭기는 공통 소스 구조로 이루어진 복수의 증폭 회로, 그리고 상기 복수의 증폭 회로 중 적어도 하나의 증폭 회로에 바이어스 전압을 인가하는 바이어스 회로를 포함할 수 있다. 상기 바이어스 회로는 외부로부터 인가되는 전압에 의해 턴온되고, 제1단이 전원 전압을 인가하는 전원단에 연결되고 제2단이 접지단에 연결되는 제1 트랜지스터, 상기 전원단과 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되는 제1 및 제2 저항, 상기 제1 및 제2 저항 사이의 노드에 애노드가 연결되고 캐소드가 상기 적어도 하나의 증폭 회로의 입력단에 연결되는 제1 다이오드, 제1단이 상기 제1 다이오드의 캐소드에 연결되어 있는 제3 저항, 상기 제3 저항의 제2단에 출력단이 연결되고 상기 제1 트랜지스터의 제2단에 입력단이 연결되는 인버터 회로, 그리고 상기 인버터 회로의 입력단과 출력단 사이에 직렬로 연결되어 있는 제2 트랜지스터와 제4 저항을 포함한다.
본 발명에 따르면, 간단한 다이오드를 포함한 바이어스 회로를 통해서 전력 증폭기가 평균적으로 동작하는 영역에서 효율을 향상시킬 수 있다. 또한 전력 증폭기의 이득을 고출력 상태까지 유지할 수 있다. 이로 인해, 전력 증폭기의 선형 영역을 확장할 수 있고, 최종 출력 레벨을 증가시킬 수 있으며, 4단으로 구성해야 하는 전력 증폭기를 3단으로 구성할 수 있어, 소모전력 및 칩 구현 면적을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 밀리미터파 전력 증폭기의 구성을 간략하게 나타낸 도면이다.
도 2는 도 1의 구성을 적용한 밀리미터파 차동 전력증폭기의 개념도이다.
도 3은 본 발명의 실시 예에 따른 바이어스 회로를 포함한 1단의 증폭기 회로를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 바이어스 회로에서 제3 증폭기로 흐르는 전류와 인버터 회로 사이의 저항에 흐르는 전류를 나타낸 도면이다.
도 5는 도 3에 도시된 인버터 회로의 입력 신호와 출력 신호의 DC 전압 값을 모니터링한 결과를 나타낸 도면이다.
도 6은 도 3에 도시된 다이오드의 애노드 전압과 캐소드 전압, 그리고 바이어스 회로의 출력 전압을 나타낸 도면이다.
도 7은 도 3에 도시된 다이오드에서 흐르는 전류를 도시한 도면이다.
도 8은 입력 신호 전력에 따른 다이오드의 전압 파형과 바이어스 회로의 최종 전압 파형을 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 바이어스 회로의 각 노드의 전압 값을 나타낸 도면이다.
도 10은 본 발명의 실시 예에 따른 바이어스 회로를 적용하기 전에 3단의 전력 증폭기의 입력 전력에 따른 이득 특성을 나타낸 도면이다.
도 11은 본 발명의 실시 예에 따른 바이어스 회로를 적용하기 전에 3단의 전력 증폭기의 효율 및 소모 전류를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 바이어스 회로를 적용한 3단의 전력 증폭기의 입력 전력에 따른 이득 특성을 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 바이어스 회로를 적용한 3단의 전력 증폭기의 효율 및 소모 전류를 나타낸 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 바이어스 회로를 나타낸 도면이다.
도 15는 도 14에 도시된 바이어스 회로를 적용한 전력 증폭기의 효율을 나타낸 도면이다.
도 16은 본 발명의 또 다른 실시 예에 따른 바이어스 회로를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 전력 증폭기에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 밀리미터파 전력 증폭기의 구성을 간략하게 나타낸 도면이다.
도 1을 참고하면, 전력 증폭기는 제1 내지 제3 증폭기(200, 400, 600)의 3단 증폭 회로, 입력신호가 입력되는 입력단(RFin)과 제1 증폭기(200) 사이에서 임피던스 매칭을 수행하는 입력 매칭 회로(100), 제1 증폭기(200)와 제2 증폭기(400) 사이, 그리고 제2 증폭기(400)와 제3 증폭기(600) 사이에서 임피던스 매칭을 수행하는 인터스테이지 매칭 회로(300, 500), 그리고 제3 증폭기(600)와 출력단(RFout) 사이에서 임피던스 매칭을 수행하는 출력 매칭 회로(700)를 포함한다. 제1 내지 제3 증폭기(200, 400, 600)는 각각 입력되는 신호를 증폭하여 출력한다. 본 발명의 실시 예에서는 3단 증폭 회로를 도시하였으나, 이에 한정되는 것은 아니며 어떤 형태의 다단 증폭 회로로도 구현될 수 있다.
도 2는 도 1의 구성을 적용한 밀리미터파 차동 전력증폭기의 개념도이다.
도 2를 참고하면, 제1 내지 제3 증폭기(200, 400, 600)는 차동 증폭기 구조이며, 공통 소스 구조로 되어 있다. 제1 내지 제3 증폭기(200, 400, 600)의 각 트랜지스터의 게이트에 일정한 바이어스 전압(Vg1, Vg2, Vg3)을 가해서 트랜지스터들의 동작점을 결정한다. 그리고 각 단의 전원전압(VDD)이 외부에서 일정하게 입력된다. 또한 입력 싱글 엔드(single-ended) 신호를 차동 신호로 변환하기 위해서 트랜스포머(XF4)가 사용된다. 제1 내지 제3 증폭기(200, 400, 600)의 부하로도 트랜스포머(XF1, XF2, XF3)를 사용하여 적정한 부하 값과 매칭하고 앞단과 뒷단의 바이어스 전압(Vg1, Vg2, Vg3)을 분리할 수 있다.
도 3은 본 발명의 실시 예에 따른 바이어스 회로를 포함한 1단의 증폭기 회로를 나타낸 도면이다.
도 3을 참고하면, 차동 전력 증폭기는 고출력 상태에서 이득 향상을 위한 바이어스 회로(800)를 더 포함할 수 있다. 차동 전력 증폭기의 최종전력 및 효율 특성이 마지막 단에 의해서 우세적으로 결정되기 때문에, 도 3에서는 전력 증폭기의 마지막 단인 제3 증폭기(600)에 적용된 바이어스 회로(800)를 도시하였으나, 제1 증폭기(200) 및 제2 증폭기(400)에도 바이어스 회로(800)가 적용될 수 있다.
제3 증폭기(600)는 트랜지스터(Q1, Q2) 및 트랜스포머(XF3)를 포함한다. 트랜지스터(Q1, Q2)의 게이트는 바이어스 회로(800)의 출력단과 연결되고, 트랜지스터(Q1, Q2)의 소스는 접지단과 연결된다. 트랜지스터(Q1, Q2)의 드레인은 각각 트랜스포머(XF3)의 1차 코일의 양단에 연결되며, 트랜스포머(XF3)의 2차 코일의 일단은 접지되고, 타단은 전력 증폭기의 출력단이 된다. 제3 증폭기(600)의 두 입력 단자로 RF 입력 신호(IN+, IN-)가 인가되고, 트랜지스터(Q1, Q2)에 의해서 신호가 증폭된 후에 트랜스포머(XF3)를 통해서 최종 출력 신호(OUT)가 출력된다.
바이어스 회로(800)는 외부로부터 입력되는 바이어스 전압(Vb)을 조정하여 트랜지스터(Q1, Q2)의 게이트에 인가한다.
바이어스 회로(800)는 저항(R1~R8), 다이오드(D1, D2), 트랜지스터(Q3~Q6) 및 커패시터(C1, C2)를 포함한다.
외부로부터 입력되는 바이어스 전압(Vb)은 트랜지스터(Q3)의 게이트에 입력된다. 트랜지스터(Q3)의 소스는 접지단에 연결되며 트랜지스터(Q3)의 드레인은 저항(R1, R2)을 통해서 전원 전압(VDD)을 공급하는 전원단에 연결된다.
트랜지스터(Q3)의 드레인은 트랜지스터(Q5, Q6)로 이루어진 인버터 회로의 입력단에 연결되고, 트랜지스터(Q5, Q6)로 이루어진 인버터 회로의 출력단은 저항(R7, R8)을 통해서 트랜지스터(Q1, Q2)의 게이트에 연결된다. 이때 트랜지스터(Q5)는 NMOS 트랜지스터이고, 트랜지스터(Q6)는 PMOS 트랜지스터이다. 그리고 인버터 회로의 입력단과 출력단 사이에 트랜지스터(Q4)와 저항(R6)이 직렬로 연결된다. 트랜지스터(Q4)의 게이트에는 저항(R5)이 연결되어 있고, 디지털 제어신호(Vsw)가 저항(R5)을 통해 트랜지스터(Q4)의 게이트에 입력된다. 즉, 트랜지스터(Q4)는 디지털 제어신호(Vsw)에 따라 턴온되거나 턴오프된다.
저항(R1, R2) 사이의 노드는 저항(R3)을 통해서 다이오드(D1, D2)의 애노드에 연결되며, 다이오드(D1, D2)의 캐소드는 각각 제3 증폭기(600)의 트랜지스터(Q1, Q2)의 게이트에 연결된다. 도 3에서는 다이오드(D1, D2)가 순방향으로 연결되어 있지만, 다이오드(D1, D2)가 도통되지 않는 범위 내에서 동작되도록 설정된다. 커패시터(C1)는 다이오드(D1, D2)의 애노드와 접지단 사이에 연결되고, 커패시터(C2)는 인버터 회로의 입력단과 접지단 사이에 연결된다.
도 3에서, A~G 노드는 각각 트랜지스터(Q3)의 게이트, 인버터 회로의 입력단, 트랜지스터(Q4)의 드레인, 인버터 회로의 출력단, 다이오드(D1)의 캐소드, 다이오드(D2)의 캐소드 및 다이오드(D1, D2)의 애노드를 나타낸다.
외부로부터 입력되는 바이어스 전압(Vb)에 의해서 트랜지스터(Q3)에 전류가 흐르게 된다. 저항(R1, R2)에 의해서 B 노드의 전압 값이 결정되며, B 노드의 전압 값은 인버터 회로에 입력되며, 인버터 회로에 의해 D 노드의 전압 값이 출력된다. 이때 디지털 제어신호(Vsw)에 따라 트랜지스터(Q4)가 턴온되거나 턴오프되면서, 인버터 회로가 일반적인 인버터로 동작할지, 인버터 회로의 입력단과 출력단 사이에 저항(R6)을 포함하는 인버터로 동작할지 결정된다. 도 3에서는 트랜지스터(Q4)를 PMOS 트랜지스터로 도시하였으나, 트랜지스터(Q4)는 NMOS로 구성될 수 있다.
D 노드의 전압 값은 저항(R7, R8)을 통해서 제3 증폭기(600)의 트랜지스터(Q1, Q2)의 게이트에 인가된다.
도 4는 본 발명의 실시 예에 따른 바이어스 회로에서 제3 증폭기로 흐르는 전류와 인버터 회로 사이의 저항에 흐르는 전류를 나타낸 도면이다. 도 4에서 I_1은 인버터 회로의 입력단과 출력단 사이의 저항(R6)에 흐르는 전류를 나타내고, I_2는 바이어스 회로에서 제3 증폭기로 저항(R7, R8)을 통해서 흐르는 전류를 나타낸다.
도 4를 참고하면, 입력 전력(Pin)이 낮을 때는 제3 증폭기(600)의 트랜지스터(Q1, Q2)로 흐르는 전류가 거의 없지만, 입력 전력(Pin)이 커지면 저항(R7, R8)을 통해서 바이어스 회로의 D 노드로 흐르는 전류가 많아진다. 또한, 입력 전력(Pin)이 낮을 때는 인버터 회로의 입력단과 출력단 사이의 저항(R6)에 일정한 전류가 흘러서 인버터 회로의 트랜지스터(Q5)로 전류가 흐르게 된다. 여기서, 입력 전력(Pin)은 차동 입력신호(IN+, IN-)의 AC 전력 크기의 합을 나타낸다.
도 5는 도 3에 도시된 인버터 회로의 입력 신호와 출력 신호의 DC 전압 값을 모니터링한 결과를 나타낸 도면으로, INV_in은 인버터 회로의 입력 신호의 DC 전압 값이고, INV_out은 은 인버터 회로의 출력 신호의 DC 전압 값이다.
도 5를 참고하면, 입력 전압(Pin)이 증가함에 따라 인버터 회로의 입력단과 출력단 사이의 전압 차이가 작아져서 앞에서 설명한 것처럼 저항(R6)을 통해서 흐르는 전류가 작아진다. 하지만, 인버터 회로의 트랜지스터(Q5)의 입장에서 본다면 트랜지스터(Q5)의 게이트 전압은 거의 일정하고, 트랜지스터(Q5)의 드레인 전압이 증가하는 형태이기 때문에 트랜지스터(Q5)를 통해 흐르는 전류는 증가하게 된다. 이는 도 4를 통해서도 확인할 수 있다. 도 3에서 보면, 저항(R6)에 흐르는 전류와 저항(R7, R8)에 흐르는 전류는 트랜지스터(Q5)를 통해서 흐르는 전류와 같다. 도 3의 바이어스 회로(800)에서 트랜지스터(Q6)를 통해서 전류가 빠져나갈 수 없기 때문에 트랜지스터(Q5)를 통해서 흐를 수 밖에 없다. 따라서, 저항(R6)에 흐르는 전류는 작아지지만, 저항(R7, R8)을 통해서 흐르는 전류는 커져야 트랜지스터(Q5)를 통해서 흐르는 전류가 증가하게 된다.
이와 같이, 바이어스 회로(800)의 전류가 흐르기 때문에 NMOS 트랜지스터(Q5)의 게이트(B 노드)의 전압은 동일하지만, NMOS 트랜지스터(Q5)의 드레인 전류가 증가되므로, 바이어스 회로(800)의 최종 DC 출력(D 노드) 전압이 높아지는 현상이 발생한다.
도 6은 도 3에 도시된 다이오드의 애노드 전압과 캐소드 전압, 그리고 바이어스 회로의 출력 전압을 나타낸 도면이다. 애노드 전압은 G 노드 전압에 해당되고, 캐소드 전압은 E 혹은 F 노드 전압에 해당되며, 바이어스 회로의 출력 전압은 D 노드 전압에 해당된다.
도 6을 참고하면, 입력 RF 신호의 입력 전압(Pin)이 작을 때는 다이오드(D1, D2)가 순방향으로 동작하지만 다이오드(D1, D2)의 임계 전압을 넘지 않아서 다이오드(D1, D2)에는 극소수의 전류가 흐른다. 반면에 입력 전압(Pin)이 클 때는 다이오드(D1, D2)의 양단 사이의 전압 차이가 줄어들고, -5 dBm 이상의 입력 전압(Pin)에서는 역방향 바이어스 상태가 설정되지만, 입력 전압(Pin)이 크기 때문에 동작이 달라지게 된다. 다시 말하면, DC 상태는 역방향으로 걸려 있지만, 입력 RF 신호가 큰 진폭을 가지고 스윙을 하면 다이오드(D1, D2)가 순간적으로 순방향으로 임계 전압을 넘어서 동작을 하게 되고, 이때 순방향으로 무시하지 못하게 되는 전류가 흐르게 되는 것이다. 다이오드(D1, D2)의 캐소드 전압과 바이어스 회로(800)의 출력 전압 사이에는 저항(R7, R8)이 있고, 이 저항(R7, R8)에서 발생하는 전압 차이로 생기는 전류가 트랜지스터(Q5)로 흐르게 된다.
도 7은 도 3에 도시된 다이오드에서 흐르는 전류를 도시한 도면이다.
도 7을 참고하면, 입력 전압(Pin)이 증가할수록 두 다이오드(D1, D2)에서 순방향으로 흐르는 전류가 증가하는 현상을 확인할 수 있다. 이때 두 다이오드(D1, D2)에서 흐르는 전류가 차이가 있는 이유는 회로를 구성하는 트랜스포머가 이상적이지 않기 때문이다.
도 8은 입력 신호 전력에 따른 다이오드의 전압 파형과 바이어스 회로의 최종 전압 파형을 나타낸 도면이다.
도 8의 (A)와 (B)에 도시한 바와 같이, 입력 신호 전력(-5 dBm)이 커지면, 신호 파형이 크게 되고, 이 입력 신호가 0.1V 미만에 있는 범위가 증가하게 되는 것을 알 수 있다. 이 때문에 다이오드에 크게 흐르는 전류가 생기게 된다. 반면에, 입력 신호 전력이 -20dBm인 경우에는 입력 신호가 0.1V 미만에 있는 부분이 존재하지 않아서 다이오드가 정방향으로 연결되어 있지만 미세 전류만 흐르게 된다.
도 9는 본 발명의 실시 예에 따른 바이어스 회로의 각 노드의 전압 값을 나타낸 도면이다.
도 9를 참고하면, 입력 RF 신호(IN+, IN-)의 진폭이 커지면, E 노드 및 F 노드의 전압이 증가하게 된다. 만약, E 노드 및 F 노드의 전압이 계속 낮은 값으로 유지하게 된다면 다이오드(D1, D2)를 통해서 많은 전류가 흘러야 하기 때문에 이를 방지하기 위해서 E 노드와 F 노드의 전압 값이 증가한다. 마찬가지로, E 노드와 F 노드와 저항(R7, R8)을 통해서 연결되는 D 노드의 전압 값도 증가하게 된다. 반면 B 노드의 전압 값은 조금 감소하게 된다. C 노드 값은 저항(R6)과 트랜지스터(Q4)의 크기에 따라 결정되며, B 노드의 전압의 감소에 의해 G 노드의 전압도 감소하게 된다.
도 10은 본 발명의 실시 예에 따른 바이어스 회로를 적용하기 전에 3단의 전력 증폭기의 입력 전력에 따른 이득 특성을 나타낸 도면이고, 도 11은 본 발명의 실시 예에 따른 바이어스 회로를 적용하기 전에 3단의 전력 증폭기의 효율 및 소모 전류를 나타낸 도면이다. 도 10 및 도 11에서는 Vg3 전압을 0.45V의 고정 전압 값으로 설정하였다.
도 10 및 도 11을 참고하면, 3단의 전력 증폭기의 이득이 26.1dB를 가지며, 출력은 15 dBm이고, 최대 출력은 18.5 dBm까지 가능하다는 것을 알 수 있다. 또한 -12 dBm 입력 전압에 대해서 13.9%의 전력 효율을 가지며, 27.8%의 최대 효율을 가지는 것을 알 수 있다.
도 12는 본 발명의 실시 예에 따른 바이어스 회로를 적용한 3단의 전력 증폭기의 입력 전력에 따른 이득 특성을 나타낸 도면이고, 도 13은 본 발명의 실시 예에 따른 바이어스 회로를 적용한 3단의 전력 증폭기의 효율 및 소모 전류를 나타낸 도면이다.
도 12 및 도 13을 참고하면, 제3 증폭기(600)의 이득이 26dB를 가지며, 출력은 17.9 dBm 이며, 최대 출력은 19 dBm까지 가능하다는 것을 알 수 있다. 또한 입력 전력이 -12 dBm인 경우 18.7%의 전력 효율을 가지고 있으며, 27.2%의 최대 효율을 가지는 것을 알 수 있다.
도 10 내지 도 13의 결과를 비교했을 때, -12 dBm의 입력전력에서의 효율은 4.8%로 차이 이상으로 크게 발생하고 있다. 또한 본 발명의 실시 예에 따른 바이어스 회로를 통해서 고출력에서 이득 확장으로 출력이 17.9 dBm으로 높아져서 바이어스 회로를 적용하기 전에 비해 2.9 dB만큼 증가하였고, 최대 출력도 19 dBm으로 0.5 dB만큼 증가한 것을 알 수 있다. 다만, 최대출력에서 효율은 RF 신호의 전력 증가와 DC 전류의 증가 때문에 비슷한 결과가 나타난 것으로 보인다.
도 14는 본 발명의 다른 실시 예에 따른 바이어스 회로를 나타낸 도면이고, 도 15는 도 14에 도시된 바이어스 회로를 적용한 전력 증폭기의 효율을 나타낸 도면이다.
도 14를 참고하면, 바이어스 회로(800')는 인버터 회로의 입력단과 출력단 사이에 직렬로 연결된 트랜지스터와 저항을 복수 개 포함할 수 있다. 즉 n개의 트랜지스터(Q4a~Q4n)와 각 트랜지스터(Q4a~Q4n)에 직렬로 연결되는 n개의 저항(R6a~R6n)이 인버터 회로의 입력단과 출력단 사이에 병렬로 연결될 수 있다. n개의 트랜지스터(Q4a~Q4n)는 각각 게이트에 입력되는 디지털 제어신호(Vsw<a>~ Vsw<n>)에 의해 턴온된다.
이렇게 하면, n개의 트랜지스터(Q4a~Q4n) 중 적어도 하나의 트랜지스터를 턴온시켜 저항 값을 선택할 수 있으므로, 요구되는 평균 출력 전압에서 전력 증폭기의 효율을 개선시킬 수 있다.
예를 들어, 도 15에 도시한 바와 같이, 임의적으로 설정된 디지털 제어신호에 의해서 평균 출력 전력에서의 효율이 B일 때, 외부 환경 요인에 의해서든 혹은 적용 시스템에 의해서든 A나 C로 동작점을 옮길 때, 디지털 제어신호(Vsw<a>~ Vsw<n>)에 따른 트랜지스터(Q4a~Q4n)의 동작을 제어하고, 이에 따라 저항(R7, R8)에 흐르는 전류를 조절해서 평균 출력 전력에서의 동작점을 바꿀 수 있게 된다.
만약, 도 3과 같은 바이어스 회로(800)를 사용하면, 평균 출력 전력 변경 시, 낮은 평균 출력으로 이동할 때는 효율이 낮아지고, 높은 평균 출력으로 이동할 때는 선형성 등의 문제가 발생하게 된다.
반면, 도 14와 같은 바이어스 회로(800')를 사용하면, 저항(R7, R8)에 흐르는 전류를 조절해서 평균 출력 전력에서의 동작점을 변경할 수 있어, 요구되는 평균 출력 전압에서 전력 증폭기의 효율을 개선시킬 수 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 바이어스 회로를 나타낸 도면이다.
도 16에 도시한 바와 같이, 능동소자를 사용하지 않고도 바이어스 회로(800")를 구현할 수 있다.
즉, 트랜지스터(Q3)와 저항(R4) 대신에 가변 저항(R4')이 접지단과 전원 전압(VDD)을 공급하는 전원단 사이에 연결될 수 있다. 이때 가변저항(R4')을 통해 저항(R7, R8)에 흐르는 전류를 조절해서 요구되는 평균 출력 전력에서도 높은 효율을 가지도록 전력 증폭기를 구성할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (1)

  1. 공통 소스 구조로 이루어진 복수의 증폭 회로, 그리고
    상기 복수의 증폭 회로 중 적어도 하나의 증폭 회로에 바이어스 전압을 인가하는 바이어스 회로를 포함하고,
    상기 바이어스 회로는
    외부로부터 인가되는 전압에 의해 턴온되고, 제1단이 전원 전압을 인가하는 전원단에 연결되고 제2단이 접지단에 연결되는 제1 트랜지스터,
    상기 전원단과 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되는 제1 및 제2 저항,
    상기 제1 및 제2 저항 사이의 노드에 애노드가 연결되고 캐소드가 상기 적어도 하나의 증폭 회로의 입력단에 연결되는 제1 다이오드,
    제1단이 상기 제1 다이오드의 캐소드에 연결되어 있는 제3 저항,
    상기 제3 저항의 제2단에 출력단이 연결되고 상기 제1 트랜지스터의 제2단에 입력단이 연결되는 인버터 회로, 그리고
    상기 인버터 회로의 입력단과 출력단 사이에 직렬로 연결되어 있는 제2 트랜지스터와 제4 저항을 포함하는 전력 증폭기.
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