KR20200041969A - 표시 장치 및 전자 기기 - Google Patents

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나오또 구스모또
슌페이 야마자끼
?페이 야마자끼
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Abstract

화상 처리를 수행할 수 있는 표시 장치를 제공한다. 각 화소에는, 원하는 보정 데이터가 유지되는 메모리 회로가 제공된다. 상기 보정 데이터는 외부 기기에서의 계산에 의하여 생성되고 각 화소에 기록된다. 상기 보정 데이터는 용량 결합에 의하여 화상 데이터에 부가되고, 표시 소자에 공급된다. 그러므로 표시 소자는 보정된 화상을 표시할 수 있다. 상기 보정을 통하여, 화상의 업컨버전을 수행하거나, 화소의 트랜지스터 특성의 편차에 기인하여 저하되는 화상 품질을 보정할 수 있다.

Description

표시 장치 및 전자 기기
본 발명의 일 형태는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로, 본 명세서에 개시되는 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 및 이들의 제작 방법이 포함된다.
본 명세서 등에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 및 반도체 회로는 반도체 장치의 일 형태이다. 기억 장치, 표시 장치, 촬상 장치, 또는 전자 기기는 반도체 장치를 포함하는 경우가 있다.
기판 위에 형성된 금속 산화물을 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 예를 들어, 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 형성된 트랜지스터를 표시 장치의 화소의 스위칭 소자 등으로서 사용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
특허문헌 3에는 오프 상태 전류가 매우 낮은 트랜지스터를 메모리 셀에 사용한 기억 장치가 개시되어 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-096055호 일본 공개특허공보 특개2011-119674호
표시 장치의 해상도가 높아지고 있으며, 8K4K(화소수 7680×4320) 또는 그 이상의 해상도의 화상을 표시할 수 있는 하드웨어가 개발되고 있다. 한편, 고해상도의 화상 데이터는 방대하기 때문에, 고해상도의 표시 장치를 널리 보급하기 위해서는 촬상 장치, 기억 장치, 및 통신 장치 등의 주변 기술이 하드웨어 기술을 따라갈 필요가 있다.
고해상도의 화상 데이터를 생성하는 기술로서 업컨버전이 있다. 업컨버전을 통하여, 저해상도의 화상을 고해상도의 화상으로 인위적으로 변환시킬 수 있다. 업컨버전은 표시 장치의 주변 기기에서 수행되기 때문에, 업컨버전 전의 화상 데이터를 처리하는 기기에는 종래의 기술을 이용할 수 있다.
그러나 업컨버전을 수행하는 기기는 방대한 양의 화상 데이터를 해석하고 새로운 화상 데이터를 생성하기 때문에, 회로 크기가 커지고 소비전력이 증가되는 문제가 있다. 또한 처리량이 너무 많아 실시간으로 처리할 수 없어, 표시의 지연이 발생하는 경우가 있다.
업컨버전에는 이러한 과제가 있지만, 예를 들어 업컨버전에 관련된 기능을 복수의 기기로 분리시키면, 소비전력 및 지연 등의 문제를 저감할 수 있는 경우가 있다.
EL(electroluminescence) 소자를 포함한 표시 장치의 표시 품질을 저하시키는 요인으로서, 화소의 트랜지스터 특성의 편차가 있다. 트랜지스터 특성의 편차를 보상하기 위한 방법으로서는, 화상 데이터를 화소 내의 회로에서 보정하는 내부 보정과, 화소마다 보정값을 취득하고 보정된 화상 데이터를 화소에 공급하는 외부 보정이 있다.
내부 보정에서는 보정을 프레임마다 수행할 수 있지만, 고해상도의 표시 장치의 경우 수평 선택 기간이 짧기 때문에 보정 기간을 충분히 확보하기가 어렵다. 외부 보정은 고해상도의 표시 장치에 채용될 수 있지만, 모든 화상 데이터를 보정할 필요가 있기 때문에 외부 기기에 대한 부담이 매우 크다. 고해상도의 표시 장치를 보정 없이 동작시키는 것이 이상적이지만, 트랜지스터 특성의 편차를 저감시키는 것은 매우 어렵기 때문에 새로운 보정 수단이 요구된다.
상기 관점에서, 본 발명의 일 형태의 과제는 화상 처리를 수행할 수 있는 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 업컨버전 동작을 수행할 수 있는 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 화상 데이터를 보정할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 형태의 다른 과제는 저소비전력의 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신뢰성이 높은 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 표시 장치 등을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 상기 표시 장치 중 임의의 것의 구동 방법을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치 등을 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태는 과제 모두를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
본 발명의 일 형태는 화상 처리를 수행할 수 있는 표시 장치에 관한 것이다. 본 발명의 다른 일 형태는 화상 데이터를 보정할 수 있는 표시 장치에 관한 것이다.
본 발명의 일 형태는 표시 소자 및 메모리 회로를 포함한 화소를 포함하는 표시 장치이다. 메모리 회로는 제 1 데이터를 저장한다. 메모리 회로는 제 1 데이터를 제 2 데이터에 부가하여 제 3 데이터를 생성한다. 표시 소자는 제 3 데이터에 기초하여 화상을 표시한다.
본 발명의 다른 일 형태는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 표시 소자를 포함하는 표시 장치이다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 용량 소자의 한쪽 전극에 전기적으로 접속된다. 제 1 용량 소자의 다른 쪽 전극은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 트랜지스터의 게이트에 전기적으로 접속된다. 제 3 트랜지스터의 게이트는 제 2 용량 소자의 한쪽 전극에 전기적으로 접속된다. 제 2 용량 소자의 다른 쪽 전극은 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 표시 소자의 한쪽 전극에 전기적으로 접속된다.
표시 소자로서 유기 EL 소자를 사용할 수 있다.
적어도 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 포함한다. 금속 산화물은 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf임)을 포함하는 것이 바람직하다.
제 1 회로는 정전위를 공급할 수 있다. 제 1 회로는 전류값을 판독하고 보정 데이터를 생성할 수 있다.
본 발명의 다른 일 형태는 제 1 화소, 제 2 화소, 및 제 3 화소를 포함하는 표시 장치이다. 제 1 화소 및 제 2 화소는 제 1 방향으로 서로 인접한다. 제 1 화소 및 제 3 화소는 제 1 방향에 수직인 방향으로 서로 인접한다. 제 1 화소 내지 제 3 화소는 제 1 부화소, 제 2 부화소, 및 제 3 부화소를 각각 포함한다. 제 1 화소의 제 1 부화소에 전기적으로 접속되는 제 1 배선은 제 1 스위치의 한쪽 단자에 전기적으로 접속된다. 제 2 화소의 제 1 부화소에 전기적으로 접속되는 제 2 배선은 제 1 스위치의 다른 쪽 단자에 전기적으로 접속된다. 제 1 화소의 제 2 부화소에 전기적으로 접속되는 제 3 배선은 제 2 스위치의 한쪽 단자에 전기적으로 접속된다. 제 2 화소의 제 2 부화소에 전기적으로 접속되는 제 4 배선은 제 2 스위치의 다른 쪽 단자에 전기적으로 접속된다. 제 1 화소의 제 3 부화소에 전기적으로 접속되는 제 5 배선은 제 3 스위치의 한쪽 단자에 전기적으로 접속된다. 제 2 화소의 제 3 부화소에 전기적으로 접속되는 제 6 배선은 제 3 스위치의 다른 쪽 단자에 전기적으로 접속된다. 제 1 화소의 제 1 부화소 내지 제 3 부화소에 전기적으로 접속되는 제 7 배선은 제 4 스위치의 한쪽 단자에 전기적으로 접속된다. 제 3 화소의 제 1 부화소 내지 제 3 부화소에 전기적으로 접속되는 제 8 배선은 제 4 스위치의 다른 쪽 단자에 전기적으로 접속된다.
제 1 배선 내지 제 6 배선은 화상 데이터를 공급하는 신호선으로서 기능할 수 있다. 제 7 배선 및 제 8 배선은 화소를 선택하는 신호선으로서 기능할 수 있다.
제 1 부화소 내지 제 3 부화소는 다른 색의 광을 방출할 수 있다.
본 발명의 일 형태에 따르면, 화상 처리를 수행할 수 있는 표시 장치를 제공할 수 있다. 업컨버전 동작을 수행할 수 있는 표시 장치를 제공할 수 있다. 화상 데이터를 보정할 수 있는 표시 장치를 제공할 수 있다.
저소비전력의 표시 장치를 제공할 수 있다. 신뢰성이 높은 표시 장치를 제공할 수 있다. 신규 표시 장치 등을 제공할 수 있다. 상기 표시 장치 중 임의의 것의 구동 방법을 제공할 수 있다. 신규 반도체 장치 등을 제공할 수 있다.
도 1은 화소 회로를 도시한 것이다.
도 2의 (A) 및 (B)는 화소 회로의 동작을 각각 나타낸 타이밍 차트이다.
도 3의 (A) 및 (B)는 업컨버전을 설명하는 것이다.
도 4의 (A) 및 (B)는 화소 회로를 각각 도시한 것이다.
도 5는 표시 장치를 도시한 블록도이다.
도 6은 화소 회로를 도시한 것이다.
도 7의 (A) 및 (B)는 표시 장치를 각각 도시한 블록도이다.
도 8은 화소 어레이를 도시한 것이다.
도 9의 (A) 내지 (C)는 표시 장치를 각각 도시한 것이다.
도 10의 (A) 및 (B)는 터치 패널을 도시한 것이다.
도 11은 표시 장치를 도시한 것이다.
도 12의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 트랜지스터를 도시한 것이다.
도 13의 (A1), (A2), (A3), (B1), (B2), (C1), 및 (C2)는 트랜지스터를 도시한 것이다.
도 14는 DOSRAM의 구조예를 도시한 단면도이다.
도 15의 (A) 및 (B)는 신경망의 구성예를 도시한 것이다.
도 16은 반도체 장치의 구성예를 도시한 것이다.
도 17은 메모리 셀의 구성예를 도시한 것이다.
도 18은 오프셋 회로의 구성예를 도시한 것이다.
도 19는 반도체 장치의 동작을 나타낸 타이밍 차트이다.
도 20의 (A) 내지 (F)는 전자 기기를 각각 도시한 것이다.
도 21은 트랜지스터의 ID-VG 특성을 나타낸 것이다.
도 22는 화소 회로를 도시한 것이다.
도 23의 (A) 및 (B)는 화소 회로의 동작을 각각 나타낸 타이밍 차트이다.
도 24는 시뮬레이션 결과를 나타낸 그래프이다.
도 25의 (A) 내지 (C)는 표시를 설명하는 것이다.
도 26은 트랜지스터의 ID-VG 특성을 나타낸 그래프이다.
도 27은 외부 보정 회로와 EL 패널의 인터페이스 부분을 도시한 것이다.
도 28은 외부 보정 회로와 EL 패널의 인터페이스 부분을 도시한 것이다.
도 29는 화소 레이아웃을 도시한 것이다.
도 30은 화소 및 소스 드라이버의 구성을 도시한 블록도이다.
도 31의 (A) 내지 (C)는 구동 트랜지스터의 전류 측정 결과를 각각 나타낸 것이다.
도 32의 (A) 및 (B)는 외부 보정 시스템을 사용한 화상 보정 후에 수행되는 표시를 각각 나타낸 것이다.
도 33의 (A) 및 (B)는 2차원 색채 휘도계(two-dimensional luminance colorimeter)를 사용하여 휘도 불균일을 측정함으로써 얻은 결과를 각각 나타낸 것이다.
도 34는 표시 사진 및 2차원 색채 휘도계를 사용하여 얻은 측정 결과를 나타낸 것이다.
도 35의 (A) 내지 (C)는 표시를 설명하는 것이다.
실시형태 및 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또한 본 발명은 이하의 설명에 한정되지 않는다. 또한 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서 본 발명은 이하의 실시형태 및 실시예의 기재에 한정하여 해석되지 말아야 한다. 또한 이하에서 설명하는 발명의 구조에서, 같은 부분 또는 비슷한 기능을 갖는 부분을 다른 도면에서 같은 부호로 나타내며, 그 설명은 반복하지 않는 경우가 있다. 같은 구성 요소가 다른 도면에서 다른 해칭 패턴으로 나타내어지거나, 해칭 패턴이 생략되는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는 화상 데이터에 보정 데이터를 부가하는 기능을 갖는 표시 장치이다. 각 화소에는, 원하는 보정 데이터가 유지되는 메모리 회로가 제공된다. 상기 보정 데이터는 외부 기기에서 생성되고 화소에 기록된다.
상기 보정 데이터는 용량 결합에 의하여 화상 데이터에 부가되고, 얻어진 데이터는 표시 소자에 공급된다. 그러므로 표시 소자는 보정된 화상을 표시할 수 있다. 상기 보정을 통하여, 화상의 업컨버전을 수행하거나, 화소의 트랜지스터 특성의 편차에 기인하여 저하되는 화상 품질을 보상할 수 있다.
도 1은 본 발명의 일 형태에 따른 표시 장치에 사용할 수 있는 화소(10a)를 도시한 것이다. 화소(10a)는 트랜지스터(101), 트랜지스터(102), 트랜지스터(111), 트랜지스터(112), 용량 소자(103), 용량 소자(113), 및 EL 소자(104)를 포함한다.
트랜지스터(101)의 소스 및 드레인 중 한쪽은 용량 소자(113)의 한쪽 전극에 전기적으로 접속된다. 용량 소자(113)의 다른 쪽 전극은 트랜지스터(111)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(111)의 소스 및 드레인 중 한쪽은 트랜지스터(112)의 게이트에 전기적으로 접속된다. 트랜지스터(112)의 게이트는 용량 소자(103)의 한쪽 전극에 전기적으로 접속된다. 용량 소자(103)의 다른 쪽 전극은 트랜지스터(112)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(112)의 소스 및 드레인 중 한쪽은 트랜지스터(102)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(102)의 소스 및 드레인 중 다른 쪽은 EL 소자(104)의 한쪽 전극에 전기적으로 접속된다.
여기서 용량 소자(113)의 다른 쪽 전극, 트랜지스터(111)의 소스 및 드레인 중 한쪽, 트랜지스터(112)의 게이트, 그리고 용량 소자(103)의 한쪽 전극이 접속되는 배선을 노드(NM)라고 한다. 트랜지스터(102)의 소스 및 드레인 중 다른 쪽, 그리고 EL 소자(104)의 한쪽 전극이 접속되는 배선을 노드(NA)라고 한다.
트랜지스터(101)의 게이트는 배선(122)에 전기적으로 접속된다. 트랜지스터(102)의 게이트는 배선(126)에 전기적으로 접속된다. 트랜지스터(111)의 게이트는 배선(121)에 전기적으로 접속된다. 트랜지스터(101)의 소스 및 드레인 중 다른 쪽은 배선(125)에 전기적으로 접속된다. 트랜지스터(111)의 소스 및 드레인 중 다른 쪽은 배선(124)에 전기적으로 접속된다.
트랜지스터(112)의 소스 및 드레인 중 다른 쪽은 전원선(128)(고전위)에 전기적으로 접속된다. EL 소자(104)의 다른 쪽 전극은 공통 배선(129)에 전기적으로 접속된다. 또한 공통 배선(129)에는 임의의 전위를 공급할 수 있다.
배선(121, 122, 및 126)은 대응하는 트랜지스터의 동작을 제어하기 위한 신호선으로서 기능할 수 있다. 배선(125)은 화상 데이터를 공급하기 위한 신호선으로서 기능할 수 있다. 배선(124)은 다음에 설명하는 메모리 회로(MEM)에 데이터를 기록하기 위한 신호선으로서 기능할 수 있다.
트랜지스터(111), 트랜지스터(112), 및 용량 소자(113)는 메모리 회로(MEM)를 형성한다. 노드(NM)는 저장 노드이고, 트랜지스터(111)를 온으로 하면, 배선(124)에 공급된 데이터를 노드(NM)에 기록할 수 있다. 트랜지스터(111)로서 오프 상태 전류가 매우 낮은 트랜지스터를 사용함으로써, 노드(NM)의 전위를 오랫동안 유지할 수 있다. 상기 트랜지스터로서는, 예를 들어 금속 산화물을 채널 형성 영역에 사용한 트랜지스터(이하 OS 트랜지스터라고 함)를 사용할 수 있다.
또한 트랜지스터(111)뿐만 아니라 화소의 다른 트랜지스터에도 OS 트랜지스터를 사용하여도 좋다. 트랜지스터(111)로서는 실리콘(Si)을 채널 형성 영역에 포함한 트랜지스터(이하 Si 트랜지스터라고 함)를 사용하여도 좋다. OS 트랜지스터 및 Si 트랜지스터의 양쪽을 사용하여도 좋다. Si 트랜지스터의 예에는 비정질 실리콘을 포함한 트랜지스터 및 결정성 실리콘(대표적으로는 저온 폴리실리콘 및 단결정 실리콘)을 포함한 트랜지스터가 포함된다.
표시 소자로서 EL 소자를 사용하는 경우에는, 실리콘 기판을 사용할 수 있고, Si 트랜지스터와 OS 트랜지스터가 적어도 부분적으로 서로 중첩되도록 형성할 수 있다. 그러므로 트랜지스터의 개수가 비교적 많아도, 높은 화소 밀도를 실현할 수 있다.
OS 트랜지스터에 사용하는 반도체 재료로서는, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 금속 산화물을 사용할 수 있다. 대표적인 예로서는 인듐을 포함한 산화물 반도체가 있고, 예를 들어 나중에 설명하는 CAAC-OS 또는 CAC-OS를 사용할 수 있다. CAAC-OS는 안정적인 원자를 포함한 결정 구조를 갖고, 신뢰성이 크게 요구되는 트랜지스터 등에 적합하다. CAC-OS는 이동도가 높기 때문에, 고속으로 동작하는 트랜지스터 등에 적합하다.
OS 트랜지스터는 에너지 갭이 크기 때문에, 오프 상태 전류가 매우 낮다. OS 트랜지스터는 충격 이온화(impact ionization), 애벌란시 항복(avalanche breakdown), 또는 단채널 효과 등이 발생하지 않아 Si 트랜지스터와는 다른 특징을 갖는다. 그러므로 OS 트랜지스터를 사용하면 신뢰성이 높은 회로를 형성할 수 있다.
OS 트랜지스터에 포함되는 반도체층은 예를 들어, 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함한 In-M-Zn계 산화물로 나타내어지는 막으로 할 수 있다.
반도체층에 포함되는 산화물 반도체가 In-M-Zn계 산화물인 경우, In-M-Zn 산화물의 막을 형성하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비는 예를 들어, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, 또는 In:M:Zn=5:1:8인 것이 바람직하다. 또한 형성되는 반도체층의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다.
반도체층에는 캐리어 밀도가 낮은 산화물 반도체를 사용한다. 예를 들어, 반도체층은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더욱더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체를 사용할 수 있다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. 이 산화물 반도체는 결함 준위 밀도가 낮고 안정적인 특성을 갖는다고 할 수 있다.
또한 상술한 것에 한정되지 않고, 요구되는 트랜지스터의 반도체 특성 및 전기 특성(예를 들어 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성의 재료를 사용할 수 있다. 요구되는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 및 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.
반도체층에 포함되는 산화물 반도체에 14족에 속하는 원소인 실리콘 또는 탄소가 포함되면, 반도체층 내의 산소 결손량이 증가되고 반도체층이 n형화된다. 그러므로 반도체층에서의 실리콘 또는 탄소의 농도(이차 이온 질량 분석법에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있고, 이 경우 트랜지스터의 오프 상태 전류가 증가될 수 있다. 그러므로 이차 이온 질량 분석법에 의하여 측정되는 반도체층에서의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
반도체층에 포함되는 산화물 반도체에 질소가 포함되면, 캐리어로서 기능하는 전자가 생성되고 캐리어 밀도가 증가되므로 반도체층이 n형화되기 쉽다. 따라서 질소를 포함하는 산화물 반도체를 사용한 트랜지스터는 노멀리 온이 되기 쉽다. 그러므로 이차 이온 질량 분석법에 의하여 측정되는 반도체층에서의 질소의 농도를 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
반도체층은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조의 예에는 c축 배향된 결정을 포함한 CAAC-OS(c-axis aligned crystalline oxide semiconductor 또는 c-axis aligned a-b-plane-anchored crystalline oxide semiconductor), 다결정 구조, 미결정 구조, 및 비정질 구조가 포함된다. 비단결정 구조 중, 비정질 구조는 결함 준위 밀도가 가장 높은 한편, CAAC-OS는 결함 준위 밀도가 가장 낮다.
비정질 구조를 갖는 산화물 반도체막은 예를 들어, 원자 배열이 무질서하고 결정 성분을 갖지 않는다. 다른 예에서, 비정질 구조를 갖는 산화물막은 완전한 비정질 구조를 갖고, 결정부를 갖지 않는다.
또한 반도체층은 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS의 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함한 혼합막이어도 좋다. 혼합막은 예를 들어, 상술한 영역 중 2개 이상을 포함한 단층 구조 또는 적층 구조를 갖는 경우가 있다.
이하에서는, 비단결정 반도체층의 일 형태인 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 설명한다.
CAC-OS는 예를 들어 산화물 반도체에 포함되는 원소가 고르지 않게 분포된 구성을 갖는다. 고르지 않게 분포된 원소를 포함하는 각 재료는 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이와 비슷한 크기를 갖는다. 또한 이하에서 설명하는 산화물 반도체에서, 하나 이상의 금속 원소가 고르지 않게 분포되고 이 금속 원소(들)를 포함하는 영역이 혼합된 상태를 모자이크 패턴 또는 패치상 패턴이라고 한다. 영역은 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이와 비슷한 크기를 갖는다.
또한 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상이 포함되어도 좋다.
예를 들어 CAC-OS 중, CAC 구성을 갖는 In-Ga-Zn 산화물(이러한 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 하여도 좋음)은 인듐 산화물(InOX1, 여기서 X1은 0보다 큰 실수(實數)) 또는 인듐 아연 산화물(InX2ZnY2OZ2, 여기서 X2, Y2, 및 Z2는 0보다 큰 실수)과, 갈륨 산화물(GaOX3, 여기서 X3은 0보다 큰 실수) 또는 갈륨 아연 산화물(GaX4ZnY4OZ4, 여기서 X4, Y4, 및 Z4는 0보다 큰 실수)로 재료가 분리되어 모자이크 패턴이 형성되는 구성을 갖는다. 그리고 모자이크 패턴을 형성하는 InOX1 또는 InX2ZnY2OZ2가 막 내에 고르게 분포되어 있다. 이 구성을 클라우드상 구성이라고도 한다.
즉 CAC-OS는 GaOX3을 주성분으로서 포함하는 영역과, InX2ZnY2OZ2 또는 InOX1을 주성분으로서 포함하는 영역이 혼합된 구성을 갖는 복합 산화물 반도체이다. 또한 본 명세서에서, 예를 들어 제 1 영역에서의 원소 M에 대한 In의 원자수비가 제 2 영역에서의 원소 M에 대한 In의 원자수비보다 클 때, 제 1 영역을 제 2 영역보다 In의 농도가 높은 것으로 설명한다.
또한 IGZO로서는 In, Ga, Zn, 및 O를 포함한 화합물도 알려져 있다. IGZO의 대표적인 예에는 InGaO3(ZnO)m1(m1은 자연수)로 나타내어지는 결정성 화합물 및 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물이 포함된다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한 CAAC 구조는 복수의 IGZO 나노 결정이 c축 배향을 갖고 a-b면 방향에서는 배향하지 않고 연결된 결정 구조이다.
CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. In, Ga, Zn, 및 O를 포함하는 CAC-OS의 재료 구성에서, Ga을 주성분으로서 포함하는 나노 입자 영역이 CAC-OS의 일부에 관찰되고, In을 주성분으로서 포함하는 나노 입자 영역이 그 일부에 관찰된다. 이들 나노 입자 영역은 무작위로 분산되어 모자이크 패턴을 형성한다. 따라서 이 결정 구조는 CAC-OS에서 부차적인 요소이다.
또한 CAC-OS에서, 원자수비가 다른 2개 이상의 막을 포함하는 적층 구조는 포함되지 않는다. 예를 들어, In을 주성분으로서 포함하는 막과 Ga을 주성분으로서 포함하는 막의 2층 구조는 포함되지 않는다.
GaOX3을 주성분으로서 포함하는 영역과 InX2ZnY2OZ2 또는 InOX1을 주성분으로서 포함하는 영역의 경계가 명확하게 관찰되지 않는 경우가 있다.
CAC-OS에서 갈륨 대신에, 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상이 포함되는 경우, CAC-OS의 일부에 선택된 금속 원소(들)를 주성분으로서 포함하는 나노 입자 영역이 관찰되고, CAC-OS의 일부에 In을 주성분으로서 포함하는 나노 입자 영역이 관찰되고, 이들 나노 입자 영역은 CAC-OS에서 무작위로 분산되어 모자이크 패턴을 형성한다.
CAC-OS는 예를 들어, 기판을 의도적으로 가열하지 않는 조건하에서 스퍼터링법에 의하여 형성할 수 있다. 스퍼터링법에 의하여 CAC-OS를 형성하는 경우, 퇴적 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중 하나 이상을 사용할 수 있다. 퇴적 시의 퇴적 가스의 총유량에 대한 산소 가스의 유량은 가능한 한 낮은 것이 바람직하고, 예를 들어 산소 가스의 유량을 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 한다.
CAC-OS는 X선 회절(XRD) 측정 방법인, out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정을 실시한 경우에, 명확한 피크가 관찰되지 않는다는 특징을 갖는다. 즉 XRD에 의하여, 측정 영역에서는 a-b면 방향 및 c축 방향의 배향이 없는 것을 알았다.
CAC-OS에서는, 프로브 직경이 1nm인 전자선(나노빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자 회절 패턴이 링 패턴으로 휘도가 높은 영역을 갖고, 상기 링 패턴에 복수의 휘점이 나타난다. 그러므로 전자 회절 패턴으로부터, CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성을 나타내지 않는 nc(nanocrystalline) 구조를 포함하는 것을 알았다.
예를 들어 에너지 분산형 X선 분광법(EDX)은 EDX 매핑을 취득하는 데 사용되고, 그 EDX 매핑에 따르면 In-Ga-Zn 산화물의 CAC-OS는 주성분으로서 GaOX3을 포함하는 영역 및 주성분으로서 InX2ZnY2OZ2 또는 InOX1을 포함하는 영역이 고르지 않게 분포되고 혼합된 구성을 갖는다.
CAC-OS는 금속 원소가 고르게 분포된 IGZO 화합물과는 다른 구조를 갖고, IGZO 화합물과는 다른 성질을 갖는다. 즉 CAC-OS에서, GaOX3 등을 주성분으로서 포함하는 영역 및 InX2ZnY2OZ2 또는 InOX1을 주성분으로서 포함하는 영역은 분리되어 모자이크 패턴을 형성한다.
InX2ZnY2OZ2 또는 InOX1을 주성분으로서 포함하는 영역의 도전성은, GaOX3 등을 주성분으로서 포함하는 영역의 도전성보다 높다. 바꿔 말하면, InX2ZnY2OZ2 또는 InOX1을 주성분으로서 포함하는 영역을 캐리어가 흐를 때, 산화물 반도체의 도전성이 발현된다. 따라서 InX2ZnY2OZ2 또는 InOX1을 주성분으로서 포함하는 영역이 산화물 반도체에서 클라우드상으로 분포되는 경우, 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편, GaOX3 등을 주성분으로서 포함하는 영역의 절연성은, InX2ZnY2OZ2 또는 InOX1을 주성분으로서 포함하는 영역의 절연성보다 우수하다. 바꿔 말하면, GaOX3 등을 주성분으로서 포함하는 영역이 산화물 반도체에 분포되면, 누설 전류를 억제할 수 있고 양호한 스위칭 동작을 실현할 수 있다.
따라서 CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에서 유래하는 절연성과 InX2ZnY2OZ2 또는 InOX1에서 유래하는 도전성이 서로를 보완함으로써, 높은 온 상태 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 다양한 반도체 장치의 재료로서 적합하게 사용된다.
화소(10a)에서, 노드(NM)에 기록된 데이터는 배선(125)으로부터 공급되는 화상 데이터와 용량 결합되고 노드(NA)에 출력된다. 또한 트랜지스터(101)는 화소를 선택하는 기능을 가질 수 있다. 트랜지스터(102)는 EL 소자(104)의 발광을 제어하는 스위치로서 기능할 수 있다.
예를 들어, 배선(124)으로부터 노드(NM)에 기록된 데이터의 전압이 트랜지스터(112)의 문턱 전압(Vth)보다 높은 경우, 화상 데이터가 기록되기 전에 트랜지스터(112)가 온이 되므로 EL 소자(104)가 광을 방출한다. 이러한 이유로, 트랜지스터(102)를 제공하고, 노드(NM)의 전위가 고정된 후에 온으로 함으로써, EL 소자(104)가 광을 방출하는 것이 바람직하다.
바꿔 말하면, 노드(NM)에 원하는 보정 데이터를 미리 저장하는 경우에는, 공급된 화상 데이터에 상기 보정 데이터를 부가할 수 있다. 또한 보정 데이터는 전송 경로 상의 요소에 의하여 감쇠하는 경우가 있기 때문에, 상기 감쇠를 고려하여 보정 데이터를 생성하는 것이 바람직하다.
또한 전위의 분배, 전위의 결합, 또는 전위의 손실에서, 회로 구성 또는 동작 타이밍 등에 기인하는 자세한 변화는 고려하지 않는다. 용량 결합에 기인한 전위의 변화는 전위가 공급되는 측에 대한 전위를 공급하는 측의 용량비에 의존하지만, 설명을 간단하게 하기 위하여 노드(NM 및 NA)의 용량값을 충분히 작은 것으로 가정한다.
도 2의 (A) 및 (B)에 나타낸 타이밍 차트를 참조하여, 화소(10a)의 동작에 대하여 자세히 설명한다. 배선(124)에 공급되는 보정 데이터(Vp)로서는 양 또는 음의 임의의 전위를 사용할 수 있지만, 여기서는 양의 전위가 공급되는 경우에 대하여 설명한다. 이하의 설명에서는, 고전위를 "H"로 나타내고, 저전위를 "L"로 나타낸다.
먼저, 도 2의 (A)를 참조하여 보정 데이터(Vp)를 노드(NM)에 기록하는 동작에 대하여 설명한다. 또한 업컨버전을 위한 공정에서는, 일반적으로 상기 동작을 프레임마다 수행하는 것이 바람직하다.
시각 T1에 배선(121)의 전위를 "L"로 하고, 배선(122)의 전위를 "H"로 하고, 배선(125)의 전위를 "L"로 하고, 배선(126)의 전위를 "L"로 하면, 트랜지스터(101)가 온이 되고 용량 소자(113)의 다른 쪽 전극의 전위가 "L"이 된다.
상기 동작은 용량 결합 전에 수행되는 리셋 동작이다. 시각 T1 전에는 앞의 프레임에서 EL 소자(104)가 광을 방출하지만, 상기 리셋 동작에 의하여 노드(NM)의 전위가 변화되어 EL 소자(104)를 흐르는 전류량이 변화되기 때문에, 트랜지스터(102)를 오프로 하여 EL 소자(104)의 발광을 정지시키는 것이 바람직하다.
시각 T2에 배선(121)의 전위를 "H"로 하고, 배선(122)의 전위를 "H"로 하고, 배선(125)의 전위를 "L"로 하고, 배선(126)의 전위를 "L"로 하면, 트랜지스터(111)가 온이 되고 배선(124)의 전위(보정 데이터(Vp))가 노드(NM)에 기록된다.
시각 T3에 배선(121)의 전위를 "L"로 하고, 배선(122)의 전위를 "H"로 하고, 배선(125)의 전위를 "L"로 하고, 배선(126)의 전위를 "L"로 하면, 트랜지스터(111)가 오프가 되고 노드(NM)에 보정 데이터(Vp)가 유지된다.
시각 T4에 배선(121)의 전위를 "L"로 하고, 배선(122)의 전위를 "L"로 하고, 배선(125)의 전위를 "L"로 하고, 배선(126)의 전위를 "L"로 하면, 트랜지스터(101)가 오프가 된다. 그러므로 보정 데이터(Vp)의 기록 동작이 완료된다.
다음으로, 도 2의 (B)를 참조하여 화상 데이터(Vs)의 보정 동작 및 EL 소자(104)를 발광시키는 동작에 대하여 설명한다.
시각 T11에 배선(121)의 전위를 "L"로 하고, 배선(122)의 전위를 "H"로 하고, 배선(124)의 전위를 "L"로 하고, 배선(126)의 전위를 "L"로 하면, 트랜지스터(101)가 온이 되고, 용량 소자(113)의 용량 결합에 의하여 노드(NM)의 전위에 배선(125)의 전위가 부가된다. 즉 노드(NM)의 전위는 화상 데이터(Vs)에 보정 데이터(Vp)가 부가됨으로써 얻어지는 전위(Vs+Vp)가 된다.
시각 T12에 배선(121)의 전위를 "L"로 하고, 배선(122)의 전위를 "L"로 하고, 배선(124)의 전위를 "L"로 하고, 배선(126)의 전위를 "L"로 하면, 트랜지스터(101)가 오프가 되고 노드(NM)의 전위가 Vs+Vp에 고정된다.
시각 T13에 배선(121)의 전위를 "L"로 하고, 배선(122)의 전위를 "L"로 하고, 배선(124)의 전위를 "L"로 하고, 배선(126)의 전위를 "H"로 하면, 트랜지스터(102)가 온이 되고 노드(NA)의 전위가 Vs+Vp가 된다. 그러므로 EL 소자(104)가 광을 방출한다. 엄밀하게 말하면, 노드(NA)의 전위는 Vs+Vp보다 트랜지스터(112)의 문턱 전압(Vth)만큼 낮지만, 여기서 Vth의 수준은 무시할 수 있을 정도로 낮은 수준이다.
화상 데이터(Vs)의 보정 동작 및 EL 소자(104)를 발광시키는 동작에 대하여 위에서 설명하였다. 또한 위에서 설명한 보정 데이터(Vp)의 기록 동작 및 화상 데이터(Vs)의 입력 동작은 연속하여 수행하여도 좋지만, 모든 화소에 보정 데이터(Vp)를 기록한 후에 화상 데이터(Vs)의 입력 동작을 수행하는 것이 바람직하다. 자세한 내용은 나중에 설명하지만, 본 발명의 일 형태에서는 복수의 화소에 같은 화상 데이터를 동시에 공급할 수 있기 때문에, 먼저 모든 화소에 보정 데이터(Vp)를 기록함으로써 동작 속도를 높일 수 있다.
화소(10a)의 구성 및 동작은 화상의 업컨버전에 있어 유리하다. 화소(10a)를 사용한 업컨버전에 대하여 도 3의 (A) 및 (B)를 참조하여 설명한다.
예를 들어, 8K4K 표시 장치의 화소수는 4K2K 표시 장치의 화소수(3840×2160)의 4배이다. 바꿔 말하면, 4K2K 표시 장치의 하나의 화소에서 표시되는 화상 데이터를 단순히 8K4K 표시 장치에서 표시할 수 있도록 하기 위해서는, 같은 화상 데이터를 4개의 화소에서 표시한다.
도 3의 (A)에는 상기 상황을 상정한 수평 수직 방향의 4개의 화소에서 표시되는 화상을 도시하였다. 도 3의 (A)에서와 같이, 업컨버전 전에는 4개의 화소 모두에서 화상 데이터(S1)가 표시되지만, 업컨버전 후에는 대응하는 화소에서 화상 데이터(S0 내지 S2)가 표시되므로 해상도 향상에 기여한다.
도 3의 (B)는 화소(10a)에서의 업컨버전 동작을 설명하는 것이다. 화소(10a)에서는, 상술한 바와 같이 화상 데이터에 임의의 보정 데이터를 부가할 수 있다. 그러므로 원래의 화상 데이터(S1)는 그대로 각 화소에 공급된다.
또한 대응하는 화소에는 보정 데이터로서 W1 내지 W3을 공급한다. 여기서, W1 내지 W3을 생성하는 방법은 특별히 한정되지 않는다. 보정 데이터는 외부 기기를 사용하여 실시간으로 생성되어도 좋고, 기록 매체에 저장되어 있는 보정 데이터를 판독하고 화상 데이터(S1)와 동기시켜도 좋다.
상술한 화소(10a)에서의 동작을 통하여, 대응하는 화상 데이터에 보정 데이터가 부가되므로, 새로운 화상 데이터(S0 내지 S2)가 생성된다. 따라서 원래의 데이터를 업컨버트한 화상을 표시할 수 있다.
종래의 외부 보정에 의한 업컨버전은 새로운 화상 데이터 자체를 생성하기 때문에, 외부 기기의 부담이 크다. 한편, 상술한 본 발명의 일 형태에서는, 공급하는 화상 데이터는 변화시키지 않고, 보정 데이터가 공급된 화소에서 새로운 화상 데이터를 생성하기 때문에, 외부 기기에 대한 부담을 줄일 수 있다. 또한 새로운 화상 데이터를 화소에서 생성하기 위한 동작은 적은 수의 단계로 수행할 수 있기 때문에, 화소수가 많고 수평 기간이 짧은 표시 장치에서도 수행할 수 있다.
본 발명의 일 형태에 따른 화소는 도 4의 (A)에 도시된 화소(10b)의 구성을 가질 수 있다. 화소(10b)는 트랜지스터(102)를 제공하지 않는다는 점을 제외하여 화소(10a)와 같은 구성을 갖는다.
상술한 바와 같이, 트랜지스터(102)는 노드(NM)에 기록되는 데이터의 전압이 트랜지스터(112)의 문턱 전압(Vth) 이상인 경우에 발생하는 오작동을 해결하기 위하여 제공된다. 또한 노드(NM)에 기록되는 데이터의 전압이 Vth보다 낮은 경우에는, 트랜지스터(102)를 생략할 수 있다.
본 발명의 일 형태에 따른 화소는 도 4의 (B)에 도시된 화소(10c)의 구성을 가질 수 있다. 화소(10c)는 백 게이트를 각각 갖는 트랜지스터를 포함한다. 상기 백 게이트는 프런트 게이트에 전기적으로 접속되고 온 상태 전류를 높일 수 있다. 백 게이트 및 프런트 게이트에는 상이한 정전위를 공급하여도 좋다. 이러한 구성에서는, 트랜지스터의 문턱 전압을 제어할 수 있다. 도 4의 (B)에서는 모든 트랜지스터가 백 게이트를 갖지만, 백 게이트가 없는 트랜지스터도 포함되어도 좋다. 백 게이트를 갖는 트랜지스터는 본 실시형태에서의 다른 화소 회로에서도 유효하게 사용할 수 있다.
도 5는 본 발명의 일 형태에 따른 표시 장치의 블록도의 예이다. 상기 표시 장치는 화소(10)가 매트릭스로 배치된 화소 어레이, 행 드라이버(12), 열 드라이버(13), 및 회로(14)를 포함한다. 화소(10)로서는, 화소(10a 내지 10c) 중 임의의 것을 사용할 수 있다.
예를 들어, 행 드라이버(12) 및 열 드라이버(13)에는 시프트 레지스터 회로를 사용할 수 있다. 회로(14)는 보정 데이터를 생성하는 기능을 갖는다. 회로(14)는 보정 데이터를 생성하기 위한 외부 기기라고 할 수도 있다.
회로(14)에는 도 3의 (A) 및 (B)를 참조하여 설명한 화상 데이터(S1)가 입력되고, 화상 데이터(S1) 및 생성된 보정 데이터(W)가 열 드라이버(13)에 출력된다. 또한 화상 데이터(S1)는 회로(14)를 통과하지 않고 열 드라이버(13)에 입력되어도 좋다.
또한 회로(14)는 신경망을 포함하여도 좋다. 예를 들어, 방대한 화상을 교사 데이터로서 학습한 심층 신경망을 사용함으로써, 정확도가 높은 보정 데이터(W)를 생성할 수 있다.
위에서는 메모리 회로(MEM)를 포함한 화소에서의 업컨버전 동작에 대하여 주로 설명하였지만, 상기 화소에서는 트랜지스터 특성의 편차를 보정하는 동작을 수행할 수도 있다. EL 소자를 사용한 화소에서는, EL 소자에 전류를 공급하는 구동 트랜지스터의 문턱 전압의 편차가 표시 품질에 크게 영향을 미친다. 메모리 회로(MEM)에서 구동 트랜지스터의 문턱 전압을 보정하는 데이터를 유지하고 화상 데이터에 부가하면, 표시 품질을 향상시킬 수 있다.
도 6에는 상기 구동 트랜지스터에 대응하는 트랜지스터(112)의 문턱 전압(Vth)을 보정하는 동작을 수행할 수 있는 화소(10d)의 구성을 도시하였다. 화소(10d)는 화소(10a)의 구성 요소에 더하여 트랜지스터(105) 및 배선(130)을 포함한다. 또한 이러한 구성을 갖는 화소 회로를 사용하여 상술한 업컨버전 동작을 수행하여도 좋다. 문턱 전압의 보정 동작 및 업컨버전 동작의 양쪽을 수행하여도 좋다.
트랜지스터(105)의 소스 및 드레인 중 한쪽은 트랜지스터(112)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(105)의 소스 및 드레인 중 다른 쪽은 배선(130)에 전기적으로 접속된다. 트랜지스터(105)의 게이트는 배선(122)에 전기적으로 접속된다.
배선(130)은 트랜지스터(111)의 전기 특성을 얻기 위한 모니터선(monitor line)으로서 기능한다. 배선(130)으로부터 트랜지스터(105)를 통하여 트랜지스터(112)의 소스 및 드레인 중 한쪽에 특정의 전위를 공급함으로써, 화상 데이터를 안정적으로 기록할 수 있다.
화소(10d)는 초기 동작으로서 외부 보정의 동작을 수행하지만, 생성된 보정 데이터는 메모리 회로(MEM)에 저장된다. 그러므로 메모리 회로(MEM)에 보정 데이터가 유지된 후에는, 화소(10d)는 내부 보정과 같이 동작한다.
보정 데이터의 생성 및 메모리 회로(MEM)에서의 보정 데이터의 저장에 대하여 도 6의 회로도 및 도 7의 (A)의 표시 장치의 블록도를 참조하여 설명한다. 상기 표시 장치는 화소(10d)가 매트릭스로 배치된 화소 어레이, 행 드라이버(12), 열 드라이버(13), 열 드라이버(15), 및 회로(16)를 포함한다.
열 드라이버(15)에는 예를 들어 시프트 레지스터 회로를 사용할 수 있다. 회로(16)는 보정 데이터를 생성하는 기능을 갖는다. 열 드라이버(15)에 의하여, 배선(130)을 순차적으로 선택하고 배선(130)의 출력값을 회로(16)에 입력할 수 있다.
먼저, 트랜지스터(111)를 온으로 하여 노드(NM)에 트랜지스터(112)가 온이 되는 표준 전위를 기록한다. 트랜지스터(112)로부터 출력되는 전류는 트랜지스터(105)를 통하여 회로(16)에 들어간다. 상기 동작을 모든 화소에 수행하고, 게이트에 표준 전위를 공급한 경우의 트랜지스터(112) 각각에 의하여 출력되는 전류값을 취득한다.
회로(16)는 전류값을 판독하고 해석하고, 전류값이 평균값 또는 중앙값인 트랜지스터에 기초하여 각 화소에 저장하는 보정 데이터(WVth)를 생성한다. 보정 데이터(WVth)는 열 드라이버(13)에 입력되고 각 화소의 메모리 회로(MEM)에 저장된다. 또한 회로(16)가 전류값을 판독하는 기능을 갖고, 다른 회로가 보정 데이터(WVth)를 생성하는 기능을 가져도 좋다.
상술한 단계 후, 업컨버전 동작과 같이 화상 데이터에 보정 데이터를 부가함으로써 얻은 데이터를 사용하여 화상을 표시하는 동작을 수행한다. 또한 트랜지스터의 문턱 전압은 장기간에 걸쳐 크게 변동되지만, 단기간에는 거의 변동되지 않는다. 그러므로 보정 데이터의 생성 및 메모리 회로(MEM)에서의 보정 데이터의 저장은 프레임마다 수행되지 않아도 되고, 예를 들어 전원을 온 또는 오프로 할 때 수행될 수 있다. 표시 장치의 동작 시간을 기록하여, 날, 주, 달, 또는 해 등을 일정한 간격으로 하여 동작을 수행할 수 있다.
문턱 전압의 보정 및 업컨버전의 양쪽을 수행하는 경우에는, 도 7의 (B)의 블록도에 도시된 바와 같이 업컨버전을 위한 보정 데이터를 생성하는 회로(14)(도 5에 관한 설명 참조)를 제공하여도 좋다. 이 경우, 회로(14)에서 생성된 보정 데이터(WVth)는 회로(16)에 입력되고, 회로(16)로부터는 업컨버전을 위한 보정 데이터에 문턱 전압의 보정을 위한 보정 데이터(WVth)를 부가함으로써 얻어진 보정 데이터(W')가 열 드라이버(13)에 입력된다.
위에서는 트랜지스터(112)로부터 출력되는 전류값을 측정하여 보정 데이터(WVth)를 생성하는 방법에 대하여 설명하였지만, 보정 데이터(WVth)는 다른 방법에 의하여 생성되어도 좋다. 예를 들어, 표시된 그레이스케일 화상의 휘도를 휘도계에 의하여 판독하여 얻은 데이터, 또는 표시된 화상의 사진을 판독하여 얻은 데이터에 기초하여 보정 데이터(WVth)를 생성하여도 좋다. 보정 데이터(WVth)의 생성에는, 신경망을 사용한 추론을 채용하는 것이 바람직하다.
본 발명의 일 형태에 따른 표시 장치는 도 3의 (A) 및 (B)를 참조하여 설명한 바와 같이, 화소에서 업컨버전을 실시한 화상을 생성할 수 있다. 그러므로 해상도가 낮으며 같은 화상 데이터가 복수의 화소에 공급된다. 도 3의 (A) 및 (B)에 도시된 예에서는, 수평 수직 방향의 4개의 화소에 같은 화상 데이터를 공급한다. 이 경우, 대응하는 화소에 접속되는 신호선에는 같은 화상 데이터를 공급하여도 좋고, 같은 화상 데이터를 공급하는 신호선들을 전기적으로 접속함으로써 화상 데이터를 고속으로 기록할 수 있다.
도 8은 컬러 표시가 가능한 표시 장치의 화소 어레이의 일부를 도시한 것이고, 같은 화상 데이터를 공급하는 신호선들이 스위치를 통하여 서로 전기적으로 접속될 수 있다. 컬러 표시가 가능한 표시 장치의 화소는 일반적으로 적색(R) 광, 녹색(G) 광, 및 청색(B) 광을 방출하는 부화소의 조합을 포함한다. 도 8에는 수평 방향으로 배치된 R, G, 및 B의 3개의 부화소로 각각 구성된 수평 수직 방향의 4개의 화소를 도시하였다.
여기서, 도 3의 (A) 및 (B)에 도시된 바와 같이, 수평 수직 방향의 4개의 화소에는 같은 화상 데이터가 입력된다. 도 8에서는, 화소(R1 내지 R4)에 같은 화상 데이터가 공급된다. 예를 들어, 화소(R1 내지 R4)에 접속되고 신호선으로서 기능하는 배선(125[1] 및 125[4])에 같은 화상 데이터를 공급하고, 주사선으로서 기능하는 배선(122[1] 및 122[2])에 신호를 순차적으로 입력함으로써, 모든 화소에 같은 화상 데이터를 입력할 수 있다. 또한 상기 방법은 복수의 화소에 같은 화상 데이터를 공급하는 데 있어 낭비적이다.
본 발명의 일 형태에서는, 2개의 신호선 사이에 배치된 스위치에 의하여 신호선 사이를 도통시키고, 2개의 주사선 사이에 배치된 스위치에 의하여 주사선 사이를 도통시킴으로써, 화상 데이터를 4개의 화소에 동시에 기록할 수 있다.
도 8에 도시된 바와 같이, 배선들(125[1] 및 125[4]) 사이에 배치된 스위치(141)를 온으로 함으로써, 배선들(125[1] 및 125[4]) 중 한쪽에 공급된 화상 데이터를 화소(R1 및 R2)에 동시에 기록할 수 있다. 이때, 배선들(122[1] 및 122[2]) 사이에 배치된 스위치(144)를 온으로 하면, 화소(R3 및 R4)에도 화상 데이터를 기록할 수 있다. 즉 4개의 화소에 데이터를 동시에 기록할 수 있다.
마찬가지로, 배선들(125[2] 및 125[5]) 사이에 배치된 스위치(142) 및 배선들(125[3] 및 125[6]) 사이에 배치된 스위치(143)를 필요에 따라 온으로 함으로써, 화상 데이터를 다른 4개의 화소에 동시에 기록할 수 있다. 스위치(141 내지 144)로서는, 예를 들어 트랜지스터를 사용할 수 있다.
4개의 화소에 데이터를 동시에 기록함으로써, 기록 시간을 단축하고 프레임 주파수를 높일 수 있다.
본 실시형태는 다른 실시형태 또는 실시예 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, EL 소자를 포함한 표시 장치의 구조예에 대하여 설명한다. 또한 본 실시형태에서는, 실시형태 1에서 설명한 보정에 관한 동작 및 기능에 대해서는 설명하지 않는다.
도 9의 (A) 내지 (C)는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 장치의 구조를 각각 도시한 것이다.
도 9의 (A)에서는, 제 1 기판(4001) 위에 제공된 표시부(215)를 둘러싸도록 실재(4005)가 제공되고, 표시부(215)가 실재(4005) 및 제 2 기판(4006)으로 밀봉되어 있다.
표시부(215)에는 실시형태 1에서 설명한 화소를 포함한 화소 어레이가 제공된다.
도 9의 (A)에서, 주사선 구동 회로(221a), 신호선 구동 회로(231a), 신호선 구동 회로(232a), 및 공통선(common line) 구동 회로(241a)는 각각 인쇄 회로 기판(4041) 위에 제공된 복수의 집적 회로(4042)를 포함한다. 집적 회로(4042)는 각각 단결정 반도체 또는 다결정 반도체를 사용하여 형성되어 있다. 신호선 구동 회로(231a) 및 신호선 구동 회로(232a)는 각각 실시형태 1에서 설명한 열 드라이버로서 기능한다. 주사선 구동 회로(221a)는 실시형태 1에서 설명한 행 드라이버로서 기능한다. 공통선 구동 회로(241a)는 실시형태 1에서 설명한 공통 배선에 소정의 전위를 공급하는 기능을 갖는다.
주사선 구동 회로(221a), 공통선 구동 회로(241a), 신호선 구동 회로(231a), 및 신호선 구동 회로(232a)에는 FPC(flexible printed circuit)(4018)를 통하여 신호 및 전위가 공급된다.
주사선 구동 회로(221a) 및 공통선 구동 회로(241a)에 포함되는 집적 회로(4042)는 각각 표시부(215)에 선택 신호를 공급하는 기능을 갖는다. 신호선 구동 회로(231a) 및 신호선 구동 회로(232a)에 포함되는 집적 회로(4042)는 각각 표시부(215)에 화상 데이터를 공급하는 기능을 갖는다. 집적 회로(4042)는 제 1 기판(4001) 위의 실재(4005)로 둘러싸인 영역과는 다른 영역에 실장되어 있다.
또한 집적 회로(4042)의 접속 방법은 특별히 한정되지 않고, 와이어 본딩법, COG(chip on glass)법, TCP(tape carrier package)법, 또는 COF(chip on film)법 등을 사용할 수 있다.
도 9의 (B)는 신호선 구동 회로(231a) 및 신호선 구동 회로(232a)에 포함되는 집적 회로(4042)를 COG법에 의하여 실장하는 예를 나타낸 것이다. 구동 회로의 일부 또는 모두를 표시부(215)가 형성되는 기판 위에 형성함으로써, 시스템 온 패널(system-on-panel)을 얻을 수 있다.
도 9의 (B)에 나타낸 예에서는, 표시부(215)가 형성되는 기판 위에 주사선 구동 회로(221a) 및 공통선 구동 회로(241a)가 형성되어 있다. 구동 회로를 표시부(215) 내의 화소 회로와 동시에 형성하면, 부품의 개수를 줄일 수 있다. 이로써, 생산성을 높일 수 있다.
도 9의 (B)에서는, 제 1 기판(4001) 위의 표시부(215), 주사선 구동 회로(221a), 및 공통선 구동 회로(241a)를 둘러싸도록 실재(4005)가 제공되어 있다. 표시부(215), 주사선 구동 회로(221a), 및 공통선 구동 회로(241a) 위에 제 2 기판(4006)이 제공되어 있다. 따라서 표시부(215), 주사선 구동 회로(221a), 및 공통선 구동 회로(241a)는 제 1 기판(4001), 실재(4005), 및 제 2 기판(4006)을 사용하여 표시 소자와 함께 밀봉되어 있다.
도 9의 (B)에 나타낸 예에서는 신호선 구동 회로(231a) 및 신호선 구동 회로(232a)가 별도로 형성되고 제 1 기판(4001)에 실장되어 있지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 주사선 구동 회로를 별도로 형성한 다음 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부를 별도로 형성한 다음 실장하여도 좋다. 도 9의 (C)에 도시된 바와 같이, 신호선 구동 회로(231a) 및 신호선 구동 회로(232a)를 표시부(215)가 형성되는 기판 위에 제공하여도 좋다.
표시 장치는 표시 소자가 밀봉된 패널, 및 상기 패널에 컨트롤러를 포함한 IC 등이 실장된 모듈을 포함하는 경우가 있다.
제 1 기판 위의 표시부 및 주사선 구동 회로는 각각 복수의 트랜지스터를 포함한다. 위의 실시형태에서 설명한 트랜지스터 중 임의의 것을 상기 트랜지스터로서 사용할 수 있다.
주변 구동 회로에 포함되는 트랜지스터 및 표시부의 화소 회로에 포함되는 트랜지스터는 같은 구조를 가져도 좋고 다른 구조를 가져도 좋다. 주변 구동 회로에 포함되는 트랜지스터는 같은 구조를 가져도 좋고 2종류 이상의 구조의 조합을 가져도 좋다. 마찬가지로, 화소 회로에 포함되는 트랜지스터는 같은 구조를 가져도 좋고 2종류 이상의 구조의 조합을 가져도 좋다.
제 2 기판(4006) 위에는 입력 장치(4200)를 제공할 수 있다. 도 9의 (A) 내지 (C)에 도시되고 입력 장치(4200)가 제공된 표시 장치는 터치 패널로서 기능할 수 있다.
본 발명의 일 형태에 따른 터치 패널에 포함되는 센서 소자에 특별한 한정은 없다. 손가락 또는 스타일러스 등의 검지 대상의 근접 또는 접촉을 검지할 수 있는 다양한 센서를 센서 소자로서 사용할 수 있다.
예를 들어 센서에는 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 및 감압 방식 등 다양한 방식을 사용할 수 있다.
본 실시형태에서는 정전 용량 방식의 센서 소자를 포함한 터치 패널을 예로서 설명한다.
정전 용량 방식의 센서 소자의 예에는 표면형 정전 용량 방식의 센서 소자 및 투영형 정전 용량 방식의 센서 소자가 포함된다. 투영형 정전 용량 방식의 센서 소자의 예에는 자기 용량 방식의 센서 소자 및 상호 용량 방식의 센서 소자가 포함된다. 상호 용량 방식의 센서 소자를 사용하면 여러 지점을 동시에 검지할 수 있으므로 바람직하다.
본 발명의 일 형태에 따른 터치 패널은, 따로따로 형성된 표시 장치와 센서 소자를 서로 접착하는 구조, 및 표시 소자를 지지하는 기판 및 대향 기판 중 한쪽 또는 양쪽 모두에, 센서 소자에 포함되는 전극 등을 제공하는 구조를 포함한 다양한 구조 중 임의의 것을 가질 수 있다.
도 10의 (A) 및 (B)는 터치 패널의 예를 도시한 것이다. 도 10의 (A)는 터치 패널(4210)의 사시도이다. 도 10의 (B)는 입력 장치(4200)의 사시 개략도이다. 또한 명료화를 위하여 도 10의 (A) 및 (B)에는 주요한 구성 요소만을 도시하였다.
터치 패널(4210)은 따로따로 형성된 표시 장치 및 센서 소자를 서로 접합시킨 구조를 갖는다.
터치 패널(4210)은 서로 중첩하여 제공된 입력 장치(4200) 및 표시 장치를 포함한다.
입력 장치(4200)는 기판(4263), 전극(4227), 전극(4228), 복수의 배선(4237), 복수의 배선(4238), 및 복수의 배선(4239)을 포함한다. 예를 들어, 전극(4227)은 배선(4237 또는 4239)에 전기적으로 접속될 수 있다. 또한 전극(4228)은 배선(4239)에 전기적으로 접속될 수 있다. FPC(4272b)는 복수의 배선(4237) 및 복수의 배선(4238)의 각각에 전기적으로 접속된다. FPC(4272b)에는 IC(4273b)를 제공할 수 있다.
표시 장치의 제 1 기판(4001)과 제 2 기판(4006) 사이에 터치 센서를 제공하여도 좋다. 제 1 기판(4001)과 제 2 기판(4006) 사이에 터치 센서를 제공하는 경우에는, 정전 용량 방식의 터치 센서 및 광학 변환 소자를 포함한 광학 터치 센서의 어느 쪽이든 사용할 수 있다.
도 11은 도 9의 (B)의 쇄선 N1-N2를 따라 취한 단면도이다. 도 11에 나타낸 표시 장치는 전극(4015)을 포함하고, 전극(4015)은 FPC(4018)에 포함되는 단자에 이방성 도전층(4019)을 통하여 전기적으로 접속되어 있다. 도 11에서, 전극(4015)은 절연층(4112, 4111, 및 4110)에 형성된 개구에서 배선(4014)에 전기적으로 접속되어 있다.
전극(4015)은 제 1 전극층(4030)과 같은 도전층으로 형성되고, 배선(4014)은 트랜지스터(4010 및 4011)의 소스 전극 및 드레인 전극과 같은 도전층으로 형성되어 있다.
제 1 기판(4001) 위에 제공된 표시부(215) 및 주사선 구동 회로(221a)는 각각 복수의 트랜지스터를 포함한다. 도 11에는, 표시부(215)에 포함되는 트랜지스터(4010) 및 주사선 구동 회로(221a)에 포함되는 트랜지스터(4011)를 예로서 나타내었다. 도 11에 나타낸 예에서, 트랜지스터(4010 및 4011)는 보텀 게이트 트랜지스터이지만 톱 게이트 트랜지스터이어도 좋다.
도 11에서는, 트랜지스터(4010 및 4011) 위에 절연층(4112)이 제공되어 있다. 절연층(4112) 위에는 격벽(bank)(4510)이 제공되어 있다.
트랜지스터(4010 및 4011)는 절연층(4102) 위에 제공되어 있다. 트랜지스터(4010 및 4011)는 각각 절연층(4111) 위에 형성된 전극(4017)을 포함한다. 전극(4017)은 백 게이트 전극으로서 기능할 수 있다.
도 11에 나타낸 표시 장치는 용량 소자(4020)를 포함한다. 용량 소자(4020)는 트랜지스터(4010)의 게이트 전극과 같은 단계에서 형성된 전극(4021), 및 트랜지스터(4010)의 소스 전극 및 드레인 전극과 같은 단계에서 형성된 전극을 포함한다. 이들 전극은 절연층(4103)을 개재(介在)하여 서로 중첩되어 있다.
일반적으로, 표시 장치의 화소부에 제공되는 용량 소자의 용량은, 화소부에 제공되는 트랜지스터의 누설 전류 등을 고려하여, 전하를 소정의 기간 유지할 수 있도록 설정된다. 용량 소자의 용량은 트랜지스터의 오프 상태 전류 등을 고려하여 설정될 수 있다.
표시부(215)에 포함되는 트랜지스터(4010)는 표시 소자에 전기적으로 접속된다.
도 11에 나타낸 표시 장치는 절연층(4111) 및 절연층(4104)을 포함한다. 절연층(4104 및 4111)으로서는, 불순물 원소가 쉽게 통과하지 않는 절연층을 사용한다. 절연층들(4104 및 4111) 사이에 트랜지스터의 반도체층을 끼움으로써, 외부로부터의 불순물의 침입을 방지할 수 있다.
표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자(EL 소자)를 사용할 수 있다. EL 소자는 한 쌍의 전극 사이에 발광성 화합물을 포함한 층("EL층"이라고도 함)을 포함한다. 한 쌍의 전극 사이에서 EL 소자의 문턱 전압보다 큰 전위차를 발생시키면, EL층에 양극 측으로부터 정공이 주입되고, EL층에 음극 측으로부터 전자가 주입된다. 주입된 전자와 정공은 EL층에서 재결합되고, EL층에 포함되는 발광 물질이 광을 방출한다.
EL 소자는 발광 재료가 유기 화합물인지 아니면 무기 화합물인지에 따라 분류된다. 일반적으로, 전자(前者)를 유기 EL 소자라고 하고, 후자(後者)를 무기 EL 소자라고 한다.
유기 EL 소자에서는, 전압을 인가함으로써, 한쪽 전극으로부터 EL층에 전자가 주입되고, 다른 쪽 전극으로부터 EL층에 정공이 주입된다. 캐리어(전자 및 정공)가 재결합됨으로써, 발광성 유기 화합물이 여기된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 되돌아감으로써 광을 방출한다. 이러한 메커니즘 때문에, 이 발광 소자를 전류 여기형 발광 소자라고 한다.
발광성 화합물에 더하여, EL층은 정공 주입성이 우수한 물질, 정공 수송성이 우수한 물질, 정공 블로킹 재료, 전자 수송성이 우수한 물질, 전자 주입성이 우수한 물질, 및 바이폴러성을 갖는 물질(전자 수송성 및 정공 수송성이 우수한 물질) 등 중 임의의 것을 더 포함하여도 좋다.
EL층은 증착법(진공 증착법을 포함함), 전사법(transfer method), 인쇄법, 잉크젯법, 또는 도포법 등에 의하여 형성할 수 있다.
무기 EL 소자는 그 소자 구조에 따라, 분산형 무기 EL 소자 및 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 내로 분산시킨 발광층을 포함하고, 그 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층들 사이에 끼우고, 이들을 전극들 사이에 더 끼운 구조를 갖고, 그 발광 메커니즘은 금속 이온의 내각(inner-shell) 전자 전이(electron transition)를 이용하는 국재(局在)형 발광이다. 여기서는, 발광 소자로서 유기 EL 소자를 사용하는 경우에 대하여 설명한다.
발광 소자로부터 방출되는 광을 추출하기 위해서는, 한 쌍의 전극 중 적어도 한쪽이 투명할 필요가 있다. 기판 위에 트랜지스터 및 발광 소자를 형성한다. 발광 소자는, 상기 기판과는 반대쪽의 면으로부터 발광을 추출하는 톱 이미션 구조, 기판의 면으로부터 발광을 추출하는 보텀 이미션 구조, 또는 기판과는 반대쪽의 면과 기판의 면의 양쪽으로부터 발광을 추출하는 듀얼 이미션 구조를 가질 수 있다.
도 11은 표시 소자로서 발광 소자를 사용한 발광 표시 장치("EL 표시 장치"라고도 함)의 예를 나타낸 것이다. 표시 소자인 발광 소자(4513)는 표시부(215)에 제공된 트랜지스터(4010)에 전기적으로 접속되어 있다. 발광 소자(4513)의 구조는 제 1 전극층(4030), 발광층(4511), 및 제 2 전극층(4031)의 적층 구조이지만, 본 실시형태는 이 구조에 한정되지 않는다. 발광 소자(4513)로부터 광을 추출하는 방향 등에 따라 발광 소자(4513)의 구조를 적절히 변경할 수 있다.
격벽(4510)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성된다. 격벽(4510)은 감광성 수지 재료를 사용하여 제 1 전극층(4030) 위에 개구를 갖도록 형성되어, 그 개구의 측면이 연속한 곡률을 갖고 경사지는 것이 특히 바람직하다.
발광층(4511)은 하나의 층을 사용하여 형성되어도 좋고 적층된 복수의 층을 사용하여 형성되어도 좋다.
발광 소자(4513)의 발광색은 발광층(4511)의 재료에 따라 백색, 적색, 녹색, 청색, 시안, 마젠타, 또는 황색 등으로 할 수 있다.
컬러 표시 방법으로서는, 발광색이 백색인 발광 소자(4513)를 착색층과 조합하는 방법과, 화소마다 발광색이 다른 발광 소자(4513)를 제공하는 방법이 있다. 전자의 방법은 후자의 방법보다 생산적이다. 후자의 방법은, 화소마다 발광층(4511)을 따로따로 형성할 필요가 있기 때문에 전자의 방법보다 생산성이 떨어지지만, 후자의 방법은 전자의 방법에 의하여 만들어지는 발광색보다 색 순도가 높은 발광색을 만들 수 있다. 후자의 방법에서 발광 소자(4513)가 마이크로캐비티 구조를 가지면, 색 순도를 더 높일 수 있다.
발광층(4511)은 퀀텀닷(quantum dot) 등의 무기 화합물을 포함하여도 좋다. 예를 들어, 퀀텀닷은 발광층에 사용되면 발광 재료로서 기능할 수 있다.
발광 소자(4513) 내에 산소, 수소, 수분, 또는 이산화 탄소 등이 들어가는 것을 방지하기 위하여, 제 2 전극층(4031) 및 격벽(4510) 위에 보호층을 형성하여도 좋다. 보호층에는 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 DLC(diamond like carbon) 등을 사용할 수 있다. 제 1 기판(4001), 제 2 기판(4006), 및 실재(4005)로 형성된 공간에는 밀봉을 위하여 충전재(4514)가 제공되어 있다. 이러한 식으로, 발광 소자가 외기에 노출되지 않도록, 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름 또는 자외선 경화 수지 필름 등) 또는 커버 부재를 사용하여 발광 소자가 패키징(밀봉)되는 것이 바람직하다.
충전재(4514)로서는, 질소 또는 아르곤 등의 불활성 가스 외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, 예를 들어 폴리바이닐클로라이드(PVC), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, 폴리바이닐뷰티랄(PVB), 또는 에틸렌바이닐아세테이트(EVA) 등을 사용할 수 있다. 충전재(4514)에는 건조제가 포함되어도 좋다.
실재(4005)에는 유리 프릿 등의 유리 재료, 또는 실온에서 경화될 수 있는 수지(예를 들어, 2성분 혼합형 수지), 광경화성 수지, 또는 열경화성 수지 등의 수지 재료를 사용할 수 있다. 실재(4005)에는 건조제가 포함되어도 좋다.
필요하다면, 발광 소자의 발광면에 편광판, 원 편광판(타원 편광판을 포함함), 위상차판(1/4 파장판 또는 1/2 파장판), 또는 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산시켜 눈부심을 저감할 수 있는 눈부심 방지(anti-glare) 처리를 수행할 수 있다.
발광 소자가 마이크로캐비티 구조를 가지면, 색 순도가 높은 광을 추출할 수 있다. 또한 마이크로캐비티 구조와 컬러 필터를 조합하여 사용하면, 눈부심을 저감하고 표시 화상의 시인성을 높일 수 있다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(각각을 화소 전극층, 공통 전극층, 또는 상대 전극층 등이라고도 함)은, 광을 추출하는 방향, 전극층이 제공되는 위치, 및 전극층의 패턴 구조에 따라 투광성 또는 광 반사성을 각각 갖는다.
제 1 전극층(4030) 및 제 2 전극층(4031)의 각각은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 인듐 주석 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성의 도전성 재료를 사용하여 형성할 수 있다.
제 1 전극층(4030) 및 제 2 전극층(4031)의 각각은 텅스텐(W), 몰리브데넘(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 타이타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 또는 은(Ag) 등의 금속, 이들의 합금, 및 이들의 금속 질화물로부터 선택된 1종류 이상을 사용하여 형성할 수도 있다.
제 1 전극층(4030) 및 제 2 전극층(4031)에는 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용할 수 있다. 도전성 고분자로서는, π전자 공액 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리싸이오펜 또는 그 유도체, 아닐린, 피롤, 및 싸이오펜 중 2개 이상으로 이루어진 공중합체 또는 그 유도체를 들 수 있다.
트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 형성되는 것이 바람직하다.
본 실시형태는 다른 실시형태 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 위의 실시형태에서 설명한 트랜지스터로서 사용할 수 있는 트랜지스터의 예에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태에 따른 표시 장치는, 보텀 게이트 트랜지스터 또는 톱 게이트 트랜지스터 등 다양한 구조 중 임의의 것을 갖는 트랜지스터를 사용하여 제작할 수 있다. 그러므로 기존의 생산 라인에 따라 반도체층의 재료 또는 트랜지스터의 구조를 쉽게 변경할 수 있다.
[보텀 게이트 트랜지스터]
도 12의 (A1)은 보텀 게이트 트랜지스터의 일종인 채널 보호 트랜지스터(810)의 단면도이다. 도 12의 (A1)에서 트랜지스터(810)는 기판(771) 위에 형성되어 있다. 트랜지스터(810)는 절연층(772)을 개재하여 기판(771) 위에 전극(746)을 포함한다. 트랜지스터(810)는 절연층(726)을 개재하여 전극(746) 위에 반도체층(742)을 포함한다. 전극(746)은 게이트 전극으로서 기능할 수 있다. 절연층(726)은 게이트 절연층으로서 기능할 수 있다.
트랜지스터(810)는 반도체층(742)의 채널 형성 영역 위에 절연층(741)을 포함한다. 트랜지스터(810)는 반도체층(742)과 부분적으로 접하고 절연층(726) 위에 있는 전극(744a) 및 전극(744b)을 포함한다. 전극(744a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있다. 전극(744b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있다. 전극(744a)의 일부 및 전극(744b)의 일부는 절연층(741) 위에 형성된다.
절연층(741)은 채널 보호층으로서 기능할 수 있다. 채널 형성 영역 위에 절연층(741)을 제공하면, 전극(744a 및 744b)을 형성할 때 반도체층(742)이 노출되는 것을 방지할 수 있다. 그러므로 전극(744a 및 744b)을 형성할 때 반도체층(742)의 채널 형성 영역이 에칭되는 것을 방지할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
트랜지스터(810)는 전극(744a), 전극(744b), 및 절연층(741) 위에 절연층(728)을 포함하고, 절연층(728) 위에 절연층(729)을 더 포함한다.
반도체층(742)에 산화물 반도체를 사용하는 경우에는, 전극(744a 및 744b)에서 적어도 반도체층(742)과 접하는 영역에, 반도체층(742)의 일부로부터 산소를 제거하여 산소 결손을 발생시킬 수 있는 재료를 사용하는 것이 바람직하다. 반도체층(742)에서 산소 결손이 발생한 영역의 캐리어 농도가 증가되므로, 상기 영역은 n형 영역(n+층)이 된다. 이로써, 상기 영역은 소스 영역 및 드레인 영역으로서 기능할 수 있다. 반도체층(742)에 산화물 반도체를 사용하는 경우, 반도체층(742)으로부터 산소를 제거하여 산소 결손을 발생시킬 수 있는 재료의 예에는 텅스텐 및 타이타늄이 포함된다.
반도체층(742)에 소스 영역 및 드레인 영역을 형성함으로써, 반도체층(742)과 각 전극(744a 및 744b) 사이의 접촉 저항을 저감할 수 있다. 이로써, 전계 효과 이동도 및 문턱 전압 등의 트랜지스터의 전기 특성을 향상시킬 수 있다.
반도체층(742)에 실리콘 등의 반도체를 사용하는 경우에는, 반도체층(742)과 전극(744a) 사이, 및 반도체층(742)과 전극(744b) 사이에 n형 반도체 또는 p형 반도체로서 기능하는 층을 제공하는 것이 바람직하다. n형 반도체 또는 p형 반도체로서 기능하는 층은 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능할 수 있다.
절연층(729)은, 외부로부터 트랜지스터로 불순물이 확산되는 것을 방지하거나 저감할 수 있는 재료를 사용하여 형성되는 것이 바람직하다. 또한 절연층(729)을 반드시 제공할 필요는 없다.
도 12의 (A2)에 도시된 트랜지스터(811)는, 백 게이트 전극으로서 기능할 수 있는 전극(723)이 절연층(729) 위에 제공된다는 점에서 트랜지스터(810)와 다르다. 전극(723)은 전극(746)과 비슷한 재료 및 방법을 사용하여 형성할 수 있다.
일반적으로, 백 게이트 전극은 도전층을 사용하여 형성되고, 반도체층의 채널 형성 영역이 게이트 전극과 백 게이트 전극 사이에 위치하도록 배치된다. 그러므로 백 게이트 전극은 게이트 전극과 비슷한 식으로 기능할 수 있다. 백 게이트 전극의 전위는 게이트 전극과 같게 하여도 좋고, 접지(GND) 전위 또는 임의의 전위로 하여도 좋다. 백 게이트 전극의 전위를 게이트 전극의 전위와는 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
전극(746) 및 전극(723)은 각각 게이트 전극으로서 기능할 수 있다. 따라서 절연층(726, 728, 및 729)은 각각 게이트 절연층으로서 기능할 수 있다. 전극(723)을 절연층들(728 및 729) 사이에 제공하여도 좋다.
전극(746) 및 전극(723) 중 한쪽을 "게이트 전극"이라고 하는 경우, 다른 쪽을 "백 게이트 전극"이라고 한다. 예를 들어, 트랜지스터(811)에서 전극(723)을 "게이트 전극"이라고 하는 경우, 전극(746)을 "백 게이트 전극"이라고 한다. 전극(723)을 "게이트 전극"으로서 사용하는 경우, 트랜지스터(811)를 톱 게이트 트랜지스터의 일종으로 간주할 수 있다. 전극(746) 및 전극(723) 중 한쪽을 "제 1 게이트 전극"이라고 하고, 다른 쪽을 "제 2 게이트 전극"이라고 하는 경우가 있다.
반도체층(742)을 개재하여 전극(746) 및 전극(723)을 제공하고, 전극(746) 및 전극(723)의 전위를 같은 전위로 함으로써, 반도체층(742)에서 캐리어가 흐르는 영역이 막 두께 방향에서 확대되기 때문에, 이동하는 캐리어의 개수가 증가된다. 이 결과, 트랜지스터(811)의 온 상태 전류 및 전계 효과 이동도가 높아진다.
그러므로 트랜지스터(811)는 그 면적에 대하여 온 상태 전류가 높다. 즉 요구되는 온 상태 전류에 대하여 트랜지스터(811)의 면적을 축소할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터의 면적을 축소할 수 있다. 그러므로 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 제공할 수 있다.
게이트 전극 및 백 게이트 전극은 도전층을 사용하여 형성되기 때문에, 트랜지스터의 외부에서 발생하는 전계가, 채널이 형성되는 반도체층에 영향을 미치는 것을 방지하는 기능(특히, 정전기 등에 대한 전계 차폐 기능)을 각각 갖는다. 백 게이트 전극을 반도체층보다 크게 형성하여 반도체층을 백 게이트 전극으로 덮음으로써, 전계 차폐 기능을 향상시킬 수 있다.
차광성 도전막을 사용하여 백 게이트 전극을 형성하면, 백 게이트 전극 측으로부터 반도체층에 광이 들어가는 것을 방지할 수 있다. 그러므로 반도체층의 광 열화를 방지하고, 문턱 전압이 변동되는 등의 트랜지스터의 전기 특성의 저하를 방지할 수 있다.
본 발명의 일 형태에 따르면, 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 12의 (B1)은 보텀 게이트 트랜지스터의 일종인 채널 보호 트랜지스터(820)의 단면도이다. 트랜지스터(820)는 트랜지스터(810)와 실질적으로 같은 구조를 갖지만, 절연층(741)이 반도체층(742)의 단부를 덮는다는 점에서 트랜지스터(810)와 다르다. 반도체층(742)과 중첩되는 절연층(741)의 일부를 선택적으로 제거함으로써 형성된 개구를 통하여 반도체층(742)이 전극(744a)에 전기적으로 접속되어 있다. 반도체층(742)과 중첩되는 절연층(741)의 일부를 선택적으로 제거함으로써 형성된 다른 개구를 통하여 반도체층(742)이 전극(744b)에 전기적으로 접속되어 있다. 절연층(741)에서 채널 형성 영역과 중첩되는 영역은 채널 보호층으로서 기능할 수 있다.
도 12의 (B2)에 도시된 트랜지스터(821)는, 백 게이트 전극으로서 기능할 수 있는 전극(723)이 절연층(729) 위에 제공된다는 점에서 트랜지스터(820)와 다르다.
절연층(741)에 의하여, 전극(744a 및 744b)을 형성할 때 반도체층(742)이 노출되는 것을 방지할 수 있다. 그러므로 전극(744a 및 744b)을 형성할 때 반도체층(742)의 두께가 얇아지는 것을 방지할 수 있다.
트랜지스터(820 및 821)에서는 트랜지스터(810 및 811)에서보다 전극(744a)과 전극(746) 사이의 길이, 및 전극(744b)과 전극(746) 사이의 길이가 길다. 그러므로 전극(744a)과 전극(746) 사이, 및 전극(744b)과 전극(746) 사이에서 발생하는 기생 용량을 트랜지스터(810 및 811)에서보다 트랜지스터(820 및 821)에서 더 작게 할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
도 12의 (C1)에 도시된 트랜지스터(825)는 보텀 게이트 트랜지스터의 일종인 채널 에치 트랜지스터(channel-etched transistor)이다. 트랜지스터(825)에서는, 절연층(741)을 제공하지 않고 전극(744a 및 744b)을 형성한다. 그러므로 전극(744a 및 744b)을 형성할 때 노출되는 반도체층(742)의 일부가 에칭되는 경우가 있다. 그러나 절연층(741)을 제공하지 않기 때문에, 트랜지스터의 생산성을 높일 수 있다.
도 12의 (C2)에 도시된 트랜지스터(826)는, 백 게이트 전극으로서 기능할 수 있는 전극(723)이 절연층(729) 위에 제공된다는 점에서 트랜지스터(825)와 다르다.
[톱 게이트 트랜지스터]
도 13의 (A1)에 도시된 트랜지스터(842)는 톱 게이트 트랜지스터의 일종이다. 전극(744a 및 744b)은 절연층(728 및 729)에 형성된 개구를 통하여 반도체층(742)에 전기적으로 접속된다.
도 13의 (A3)에 도시된 바와 같이, 전극(746)과 중첩되지 않는 절연층(726)의 일부를 제거하고, 전극(746) 및 잔존한 절연층(726)을 마스크로서 사용하여 불순물(755)을 반도체층(742)에 도입하면, 반도체층(742) 내에 자기 정합(self-aligned)적으로 불순물 영역을 형성할 수 있다. 트랜지스터(842)는 절연층(726)이 전극(746)의 단부를 넘어 연장되는 영역을 포함한다. 반도체층(742)에서 절연층(726)을 통하여 불순물(755)이 도입되는 영역의 불순물 농도는, 반도체층(742)에서 절연층(726)을 통하지 않고 불순물(755)이 도입되는 영역에서보다 낮다. 그러므로 반도체층(742)에서 전극(746)과 중첩되지 않는 영역에 LDD(lightly doped drain) 영역이 형성된다.
도 13의 (A2)에 도시된 트랜지스터(843)는 전극(723)이 포함된다는 점에서 트랜지스터(842)와 다르다. 트랜지스터(843)는 기판(771) 위에 형성된 전극(723)을 포함하고, 전극(723)은 절연층(772)을 개재하여 반도체층(742)과 부분적으로 중첩되어 있다. 전극(723)은 백 게이트 전극으로서 기능할 수 있다.
도 13의 (B1)에 도시된 트랜지스터(844) 및 도 13의 (B2)에 도시된 트랜지스터(845)에서와 같이, 전극(746)과 중첩되지 않는 영역의 절연층(726)을 완전히 제거하여도 좋다. 또는 도 13의 (C1)에 도시된 트랜지스터(846) 및 도 13의 (C2)에 도시된 트랜지스터(847)에서와 같이, 절연층(726)을 남겨도 좋다.
트랜지스터(842 내지 847)에서는, 전극(746)을 형성한 후에 전극(746)을 마스크로서 사용하여 반도체층(742)에 불순물(755)을 도입함으로써, 반도체층(742)에 불순물 영역을 자기 정합적으로 형성할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 또한 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 위의 실시형태에서 예시한 행 드라이버(12), 열 드라이버(13 및 15), 및 회로(14 및 16) 등에 사용할 수 있는 반도체 장치에 대하여 설명한다. 이하에서 예시하는 반도체 장치는 기억 장치로서 기능할 수 있다.
본 실시형태에서는, 산화물 반도체를 사용한 기억 장치의 예로서, DOSRAM(등록 상표)에 대하여 설명한다. "DOSRAM"이라는 명칭은 dynamic oxide semiconductor random access memory를 의미한다. DOSRAM은 기록 트랜지스터가 산화물 반도체를 사용하여 형성된, 1T1C(하나의 트랜지스터와 하나의 용량 소자) 메모리 셀을 포함한 기억 장치를 말한다.
도 14를 참조하여 DOSRAM(1000)의 적층 구조예에 대하여 설명한다. DOSRAM(1000)에서는, 데이터의 판독을 수행하는 센스 앰프부(sense amplifier portion)(1002)와 데이터를 저장하는 셀 어레이부(1003)가 적층되어 있다.
도 14에 도시된 바와 같이, 센스 앰프부(1002)는 비트선(BL) 및 Si 트랜지스터(Ta10 및 Ta11)를 포함한다. Si 트랜지스터(Ta10 및 Ta11)는 단결정 실리콘 웨이퍼에 반도체층을 포함한다. Si 트랜지스터(Ta10 및 Ta11)는 센스 앰프에 포함되고 비트선(BL)에 전기적으로 접속되어 있다.
셀 어레이(1003)는 복수의 메모리 셀(1001)을 포함한다. 메모리 셀(1001)은 트랜지스터(Tw1) 및 용량 소자(C1)를 포함한다. 셀 어레이부(1003)에서, 2개의 트랜지스터(Tw1)는 반도체층을 공유한다. 반도체층 및 비트선(BL)은 도시되지 않은 도전체를 통하여 서로 전기적으로 접속되어 있다.
도 14에 도시된 적층 구조는 트랜지스터군을 각각 포함한 복수의 회로를 적층하여 형성된 다양한 반도체 장치에 사용할 수 있다.
도 14에서의 금속 산화물, 절연체, 및 도전체 등은 단층 구조 및 적층 구조의 어느 쪽이든 좋다. 이들은 스퍼터링법, MBE(molecular beam epitaxy)법, PLA(pulsed laser ablation)법, CVD법, 및 ALD(atomic layer deposition)법 등의 다양한 퇴적법 중 임의의 것에 의하여 형성할 수 있다. CVD법의 예에는 플라스마 CVD법, 열 CVD법, 및 유기 금속 CVD법이 포함된다.
여기서, 트랜지스터(Tw1)의 반도체층은 금속 산화물(산화물 반도체)을 사용하여 형성되어 있다. 반도체층이 3개의 금속 산화물층으로 형성된 예를 도시하였다. 반도체층은 In, Ga, 및 Zn을 포함한 금속 산화물을 사용하여 형성되는 것이 바람직하다.
산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소가 금속 산화물에 첨가되면, 금속 산화물의 캐리어 밀도가 증가되어 저항이 낮아지는 경우가 있다. 예를 들어, 금속 산화물을 사용하여 형성된 반도체층의 저항을 선택적으로 저감함으로써, 반도체층에 소스 영역 또는 드레인 영역을 제공할 수 있다.
금속 산화물의 저항을 저감시키는 원소로서는 대표적으로 붕소 또는 인을 사용한다. 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 또는 희가스 원소 등을 사용할 수도 있다. 희가스 원소의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 포함된다. 상기 원소의 농도는 SIMS(secondary ion mass spectrometry) 등에 의하여 측정할 수 있다.
특히, 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인에서 사용하는 장치를 사용할 수 있기 때문에 붕소 및 인을 사용하는 것이 바람직하다. 기존의 설비를 사용할 수 있기 때문에, 설비 투자를 삭감할 수 있다.
선택적으로 저항을 저감시킨 반도체층을 포함한 트랜지스터는, 예를 들어 더미 게이트를 사용하여 형성될 수 있다. 구체적으로는, 반도체층 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하여 상기 반도체층의 저항을 저감시키는 원소를 반도체층에 첨가하는 것이 바람직하다. 즉 반도체층에서 더미 게이트와 중첩되지 않는 영역에 상기 원소가 첨가되므로, 저저항 영역이 형성된다. 상기 원소의 첨가에는 이온화된 원료 가스를 질량 분리한 다음 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 또는 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
도전체에 사용되는 도전성 재료의 예에는, 인 등의 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드, 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 또는 스칸듐 등의 금속, 및 상기 금속 중 임의의 것을 성분으로서 포함한 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 또는 질화 텅스텐)이 포함된다. 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수도 있다.
절연체에 사용되는 절연 재료의 예에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 알루미늄 실리케이트가 포함된다. 또한 본 명세서 등에서, 산화질화물이란 질소보다 산소를 더 포함하는 화합물을 말하고, 질화산화물이란 산소보다 질소를 더 포함하는 화합물을 말한다.
본 실시형태는 다른 실시형태 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 예를 들어 실시형태 1에서 설명한 회로(14)에 사용할 수 있는 신경망으로서 기능하는 반도체 장치의 구성예에 대하여 설명한다.
도 15의 (A)에 도시된 바와 같이, 신경망(NN)은 입력층(IL), 출력층(OL), 및 중간층(은닉층)(HL)으로 형성될 수 있다. 입력층(IL), 출력층(OL), 및 중간층(HL)은 각각 하나 이상의 뉴런(유닛)을 포함한다. 또한 중간층(HL)은 하나의 층 또는 2개 이상의 층으로 구성되어도 좋다. 2개 이상의 중간층(HL)을 포함한 신경망을 DNN(deep neural network)이라고 할 수도 있고, DNN을 사용한 학습을 심층 학습이라고 할 수도 있다.
입력층(IL)의 뉴런에는 입력 데이터가 입력되고, 중간층(HL)의 뉴런에는 앞의 층 또는 다음의 층의 뉴런의 출력 신호가 입력되고, 출력층(OL)의 뉴런에는 앞의 층의 뉴런의 출력 신호가 입력된다. 또한 각 뉴런은 앞의 층 및 다음의 층의 모든 뉴런과 결합되어도 좋고(전(全)결합), 일부 뉴런과 결합되어도 좋다.
도 15의 (B)는 뉴런에 의한 연산의 예를 도시한 것이다. 여기서는, 뉴런 N과, 뉴런 N에 신호를 출력하는 앞의 층의 2개의 뉴런을 도시하였다. 뉴런 N에는 앞의 층의 뉴런의 출력 x1 및 앞의 층의 뉴런의 출력 x2가 입력된다. 그리고 뉴런 N에서, 출력 x1과 가중치 w1의 곱셈 결과(x1w1)와, 출력 x2와 가중치 w2의 곱셈 결과(x2w2)의 총합 x1w1+x2w2가 계산된 후, 필요에 따라 바이어스 b가 가산되어 값 a=x1w1+x2w2+b가 얻어진다. 그리고 값 a는 활성화 함수 h에 의하여 변환되고, 뉴런 N으로부터 출력 신호 y=h(a)가 출력된다.
이러한 식으로, 뉴런에 의한 연산에는 앞의 층의 뉴런의 출력과 가중치의 곱을 합하는 연산, 즉 적화 연산(product-sum operation)이 포함된다(상술한 x1w1+x2w2). 이 적화 연산은 프로그램을 사용하여 소프트웨어상에서 수행되어도 좋고 하드웨어를 사용하여 수행되어도 좋다. 적화 연산을 하드웨어에 의하여 수행하는 경우에는, 적화 연산 회로를 사용할 수 있다. 이 적화 연산 회로로서는 디지털 회로 및 아날로그 회로의 어느 쪽이든 사용할 수 있다.
본 발명의 일 형태에 따른 적화 연산 회로로서는 아날로그 회로를 사용한다. 그러므로 적화 연산 회로의 회로 규모를 축소하거나, 메모리에 대한 액세스 빈도를 감소함으로써 처리 속도를 향상시키고 소비전력을 저감할 수 있다.
적화 연산 회로는 Si 트랜지스터를 사용하여 형성되어도 좋고 OS 트랜지스터를 사용하여 형성되어도 좋다. OS 트랜지스터는 오프 상태 전류가 매우 낮기 때문에, 적화 연산 회로의 아날로그 메모리에 포함되는 트랜지스터로서 사용되는 것이 특히 바람직하다. 또한 적화 연산 회로에는 Si 트랜지스터 및 OS 트랜지스터의 양쪽이 포함되어도 좋다. 이하에서는, 적화 연산 회로로서 기능하는 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치의 구성예>
도 16은 신경망의 연산을 수행하는 반도체 장치(MAC)의 구성예를 도시한 것이다. 반도체 장치(MAC)는 뉴런들 사이의 결합 강도(가중치)에 대응하는 제 1 데이터와, 입력 데이터에 대응하는 제 2 데이터의 적화 연산을 수행한다. 또한 제 1 데이터 및 제 2 데이터 각각을 아날로그 데이터 또는 멀티레벨 데이터(이산적인 데이터)로 할 수 있다. 또한 반도체 장치(MAC)는 적화 연산에 의하여 얻은 데이터를 활성화 함수에 의하여 변환한다.
반도체 장치(MAC)는 셀 어레이(CA), 전류원 회로(CS), 커런트 미러 회로(CM), 회로(WDD), 회로(WLD), 회로(CLD), 오프셋 회로(OFST), 및 활성화 함수 회로(ACTV)를 포함한다.
셀 어레이(CA)는 복수의 메모리 셀(MC) 및 복수의 메모리 셀(MCref)을 포함한다. 도 16에 도시된 구성예에서, 셀 어레이(CA)는 m행 n열(m 및 n은 1 이상의 정수(整數))의 메모리 셀(MC)(메모리 셀(MC[1, 1] 내지 MC[m, n])) 및 m개의 메모리 셀(MCref)(메모리 셀(MCref[1] 내지 MCref[m]))을 포함한다. 메모리 셀(MC)은 제 1 데이터를 저장한다. 또한 메모리 셀(MCref)은 적화 연산에 사용되는 참조 데이터를 저장한다. 또한 참조 데이터는 아날로그 데이터 또는 멀티레벨 데이터로 할 수 있다.
메모리 셀(MC[i, j])(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은 배선(WL[i]), 배선(RW[i]), 배선(WD[j]), 및 배선(BL[j])에 접속되어 있다. 또한 메모리 셀(MCref[i])은 배선(WL[i]), 배선(RW[i]), 배선(WDref), 및 배선(BLref)에 접속되어 있다. 여기서, 메모리 셀(MC[i, j])과 배선(BL[j]) 사이를 흐르는 전류를 IMC[i, j]라고 표기하고, 메모리 셀(MCref[i])과 배선(BLref) 사이를 흐르는 전류를 IMCref[i]라고 표기한다.
도 17은 메모리 셀(MC) 및 메모리 셀(MCref)의 구체적인 구성예를 도시한 것이다. 도 17에서는 대표적인 예로서 메모리 셀(MC[1, 1] 및 MC[2, 1]) 및 메모리 셀(MCref[1] 및 MCref[2])을 들었지만, 다른 메모리 셀(MC) 및 다른 메모리 셀(MCref)에도 비슷한 구성을 사용할 수 있다. 메모리 셀(MC) 및 메모리 셀(MCref)은 각각 트랜지스터(Tr11), 트랜지스터(Tr12), 및 용량 소자(C11)를 포함한다. 여기서는, 트랜지스터(Tr11 및 Tr12)가 n채널 트랜지스터인 경우에 대하여 설명한다.
메모리 셀(MC)에서, 트랜지스터(Tr11)의 게이트는 배선(WL)에 접속되고, 트랜지스터(Tr11)의 소스 및 드레인 중 한쪽은 트랜지스터(Tr12)의 게이트 및 용량 소자(C11)의 제 1 전극에 접속되고, 트랜지스터(Tr11)의 소스 및 드레인 중 다른 쪽은 배선(WD)에 접속되어 있다. 트랜지스터(Tr12)의 소스 및 드레인 중 한쪽은 배선(BL)에 접속되고, 트랜지스터(Tr12)의 소스 및 드레인 중 다른 쪽은 배선(VR)에 접속되어 있다. 용량 소자(C11)의 제 2 전극은 배선(RW)에 접속되어 있다. 배선(VR)은 소정의 전위를 공급한다. 이 예에서는, 배선(VR)으로부터 저전원 전위(예를 들어 접지 전위)가 공급된다.
트랜지스터(Tr11)의 소스 및 드레인 중 한쪽, 트랜지스터(Tr12)의 게이트, 및 용량 소자(C11)의 제 1 전극에 접속되는 노드를 노드(NM)라고 한다. 메모리 셀(MC[1, 1] 및 MC[2, 1])에 포함되는 노드(NM)를 각각 노드(NM[1, 1] 및 NM[2, 1])라고 한다.
메모리 셀(MCref)은 메모리 셀(MC)과 비슷한 구성을 갖는다. 그러나 메모리 셀(MCref)은 배선(WD) 대신에 배선(WDref)에 접속되고, 배선(BL) 대신에 배선(BLref)에 접속되어 있다. 메모리 셀(MCref[1])의 노드(NMref[1]) 및 메모리 셀(MCref[2])의 노드(NMref[2])는 각각 트랜지스터(Tr11)의 소스 및 드레인 중 한쪽, 트랜지스터(Tr12)의 게이트, 및 용량 소자(C11)의 제 1 전극에 접속된 노드를 말한다.
노드(NM 및 NMref)는 각각 메모리 셀(MC 및 MCref)의 유지 노드로서 기능한다. 노드(NM)에는 제 1 데이터가 유지되고, 노드(NMref)에는 참조 데이터가 유지된다. 배선(BL[1])으로부터 메모리 셀(MC[1, 1] 및 MC[2, 1])의 트랜지스터(Tr12)에는 각각 전류(IMC[1, 1] 및 IMC[2, 1])가 흐른다. 배선(BLref)으로부터 메모리 셀(MCref[1] 및 MCref[2])의 트랜지스터(Tr12)에는 각각 전류(IMCref[1] 및 IMCref[2])가 흐른다.
트랜지스터(Tr11)는 노드(NM) 또는 노드(NMref)의 전위를 유지하기 때문에, 트랜지스터(Tr11)의 오프 상태 전류는 낮은 것이 바람직하다. 그러므로 트랜지스터(Tr11)로서 오프 상태 전류가 매우 낮은 OS 트랜지스터를 사용하는 것이 바람직하다. 이에 의하여 노드(NM) 또는 노드(NMref)의 전위의 변동이 억제되므로, 연산의 정확도를 높일 수 있다. 또한 노드(NM) 또는 노드(NMref)의 전위를 리프레시하는 동작을 더 낮은 빈도로 수행할 수 있기 때문에, 소비전력이 저감된다.
트랜지스터(Tr12)에 특별한 한정은 없고, 예를 들어 Si 트랜지스터 또는 OS 트랜지스터 등을 사용할 수 있다. 트랜지스터(Tr12)로서 OS 트랜지스터를 사용하는 경우에는, 트랜지스터(Tr11)와 같은 제작 장치를 사용하여 트랜지스터(Tr12)를 제작할 수 있기 때문에, 제작 비용을 삭감할 수 있다. 또한 트랜지스터(Tr12)는 n채널 트랜지스터이어도 좋고 p채널 트랜지스터이어도 좋다.
전류원 회로(CS)는 배선(BL[1] 내지 BL[n]) 및 배선(BLref)에 접속되어 있다. 전류원 회로(CS)는 배선(BL[1] 내지 BL[n]) 및 배선(BLref)에 전류를 공급한다. 또한 배선(BL[1] 내지 BL[n])에 공급되는 전류값은 배선(BLref)에 공급되는 전류값과 달라도 좋다. 여기서는, 전류원 회로(CS)로부터 배선(BL[1] 내지 BL[n])에 공급되는 전류를 IC라고 표기하고, 전류원 회로(CS)로부터 배선(BLref)에 공급되는 전류를 ICref라고 표기한다.
커런트 미러 회로(CM)는 배선(IL[1] 내지 IL[n]) 및 배선(ILref)을 포함한다. 배선(IL[1] 내지 IL[n])은 각각 배선(BL[1] 내지 BL[n])에 접속되고, 배선(ILref)은 배선(BLref)에 접속된다. 여기서는, 배선들(IL[1] 및 BL[1])의 접속 부분 내지 배선들(IL[n] 및 BL[n])의 접속 부분을 각각 노드(NP[1] 내지 NP[n])라고 한다. 또한 배선(ILref)과 배선(BLref)의 접속 부분을 노드(NPref)라고 한다.
커런트 미러 회로(CM)는 노드(NPref)의 전위에 대응하는 전류(ICM)를 배선(ILref)에 공급하고 이 전류(ICM)를 배선(IL[1] 내지 IL[n])에도 공급한다. 도 16에 도시된 예에서는, 배선(BLref)으로부터 배선(ILref)에 전류(ICM)가 방출되고, 배선(BL[1] 내지 BL[n])으로부터 배선(IL[1] 내지 IL[n])에 전류(ICM)가 방출된다. 또한 커런트 미러 회로(CM)로부터 배선(BL[1] 내지 BL[n])을 통하여 셀 어레이(CA)에 흐르는 전류를 각각 IB[1] 내지 IB[n]이라고 표기한다. 또한 커런트 미러 회로(CM)로부터 배선(BLref)을 통하여 셀 어레이(CA)에 흐르는 전류를 IBref라고 표기한다.
회로(WDD)는 배선(WD[1] 내지 WD[n]) 및 배선(WDref)에 접속되어 있다. 회로(WDD)는 메모리 셀(MC)에 저장되는 제 1 데이터에 대응하는 전위를 배선(WD[1] 내지 WD[n])에 공급한다. 또한 회로(WDD)는 메모리 셀(MCref)에 저장되는 참조 데이터에 대응하는 전위를 배선(WDref)에 공급한다. 회로(WLD)는 배선(WL[1] 내지 WL[m])에 접속되어 있다. 회로(WLD)는 데이터를 기록하는 메모리 셀(MC 또는 MCref)을 선택하기 위한 신호를 배선(WL[1] 내지 WL[m]) 중 임의의 것에 공급한다. 회로(CLD)는 배선(RW[1] 내지 RW[m])에 접속되어 있다. 회로(CLD)는 제 2 데이터에 대응하는 전위를 배선(RW[1] 내지 RW[m])에 공급한다.
오프셋 회로(OFST)는 배선(BL[1] 내지 BL[n]) 및 배선(OL[1] 내지 OL[n])에 접속되어 있다. 오프셋 회로(OFST)는 배선(BL[1] 내지 BL[n])으로부터 오프셋 회로(OFST)에 흐르는 전류량 및/또는 배선(BL[1] 내지 BL[n])으로부터 오프셋 회로(OFST)에 흐르는 전류의 변화량을 측정한다. 또한 오프셋 회로(OFST)는 측정 결과를 배선(OL[1] 내지 OL[n])에 출력한다. 또한 오프셋 회로(OFST)는 측정 결과에 대응하는 전류를 배선(OL)에 출력하여도 좋고, 측정 결과에 대응하는 전류를 전압으로 변환하여 배선(OL)에 출력하여도 좋다. 셀 어레이(CA)와 오프셋 회로(OFST) 사이에 흐르는 전류를 Iα[1] 내지 Iα[n]이라고 표기한다.
도 18은 오프셋 회로(OFST)의 구성예를 도시한 것이다. 도 18에 도시된 오프셋 회로(OFST)는 회로(OC[1] 내지 OC[n])를 포함한다. 회로(OC[1] 내지 OC[n])는 각각 트랜지스터(Tr21), 트랜지스터(Tr22), 트랜지스터(Tr23), 용량 소자(C21), 및 저항 소자(R1)를 포함한다. 소자들의 접속 관계를 도 18에 도시하였다. 또한 용량 소자(C21)의 제 1 전극 및 저항 소자(R1)의 제 1 단자에 접속된 노드를 노드(Na)라고 한다. 또한 용량 소자(C21)의 제 2 전극, 트랜지스터(Tr21)의 소스 및 드레인 중 한쪽, 및 트랜지스터(Tr22)의 게이트에 접속된 노드를 노드(Nb)라고 한다.
배선(VrefL)은 전위(Vref)를 공급하고, 배선(VaL)은 전위(Va)를 공급하고, 배선(VbL)은 전위(Vb)를 공급한다. 또한 배선(VDDL)은 전위(VDD)를 공급하고, 배선(VSSL)은 전위(VSS)를 공급한다. 여기서는, 전위(VDD)가 고전원 전위이고, 전위(VSS)가 저전원 전위인 경우에 대하여 설명한다. 배선(RST)은 트랜지스터(Tr21)의 도통 상태를 제어하기 위한 전위를 공급한다. 트랜지스터(Tr22), 트랜지스터(Tr23), 배선(VDDL), 배선(VSSL), 및 배선(VbL)으로 소스 폴로어 회로가 형성된다.
다음으로, 회로(OC[1] 내지 OC[n])의 동작예에 대하여 설명한다. 또한 여기서는 대표적인 예로서 회로(OC[1])의 동작예에 대하여 설명하지만, 회로(OC[2] 내지 OC[n])는 회로(OC[1])와 비슷한 식으로 동작할 수 있다. 먼저 배선(BL[1])에 제 1 전류가 흐르면, 노드(Na)의 전위는 제 1 전류, 및 저항 소자(R1)의 저항값에 대응한 전위가 된다. 이때, 트랜지스터(Tr21)는 온이 되어, 노드(Nb)에 전위(Va)가 공급된다. 그 후, 트랜지스터(Tr21)는 오프가 된다.
다음으로 배선(BL[1])에 제 2 전류가 흐르면, 노드(Na)의 전위는 제 2 전류, 및 저항 소자(R1)의 저항값에 대응한 전위가 된다. 이때, 트랜지스터(Tr21)는 오프이고 노드(Nb)는 부유 상태이므로, 노드(Na)의 전위의 변화에 따라 노드(Nb)의 전위는 용량 결합에 의하여 변화된다. 여기서, 노드(Na)의 전위의 변화량을 ΔVNa로 하고 용량 결합 계수를 1로 하면, 노드(Nb)의 전위는 Va+ΔVNa가 된다. 또한 트랜지스터(Tr22)의 문턱 전압을 Vth로 하면, 배선(OL[1])으로부터 전위 Va+ΔVNa-Vth가 출력된다. 여기서, Va=Vth로 하면, 배선(OL[1])으로부터 전위(ΔVNa)를 출력할 수 있다.
전위(ΔVNa)는 제 1 전류로부터 제 2 전류로의 변화량, 저항 소자(R1)의 저항값, 및 전위(Vref)에 의하여 결정된다. 여기서, 저항 소자(R1)의 저항값 및 전위(Vref)는 알려진 것이기 때문에, 배선(BL)에 흐르는 전류의 변화량을 전위(ΔVNa)에서 구할 수 있다.
상술한 바와 같이 오프셋 회로(OFST)에 의하여 측정된 전류량 및/또는 전류의 변화량에 대응하는 신호는 배선(OL[1] 내지 OL[n])을 통하여 활성화 함수 회로(ACTV)에 입력된다.
활성화 함수 회로(ACTV)는 배선(OL[1] 내지 OL[n]) 및 배선(NIL[1] 내지 NIL[n])에 접속되어 있다. 활성화 함수 회로(ACTV)는 오프셋 회로(OFST)로부터 입력된 신호를 미리 정의된 활성화 함수에 따라 변환하기 위한 연산을 수행한다. 활성화 함수로서는 예를 들어 시그모이드 함수, tanh 함수, softmax 함수, ReLU 함수, 또는 문턱값 함수 등을 사용할 수 있다. 활성화 함수 회로(ACTV)에 의하여 변환된 신호는 출력 데이터로서 배선(NIL[1] 내지 NIL[n])에 출력된다.
<반도체 장치의 동작예>
상술한 반도체 장치(MAC)를 사용하여, 제 1 데이터와 제 2 데이터의 적화 연산을 수행할 수 있다. 이하에서는, 적화 연산을 수행할 때의 반도체 장치(MAC)의 동작예에 대하여 설명한다.
도 19는 반도체 장치(MAC)의 동작예를 나타낸 타이밍 차트이다. 도 19는 도 17에서의 배선(WL[1], WL[2], WD[1], 및 WDref), 노드(NM[1, 1], NM[2, 1], NMref[1], 및 NMref[2]), 및 배선(RW[1] 및 RW[2])의 전위의 추이(推移), 그리고 전류(IB[1] 내지 Iα[1] 및 IBref)의 값의 추이를 나타낸 것이다. 전류(IB[1] 내지 Iα[1])는 배선(BL[1])으로부터 메모리 셀(MC[1, 1] 및 MC[2, 1])에 흐르는 전류의 총합에 상당한다.
대표적인 예로서 도 17에 도시된 메모리 셀(MC[1, 1], MC[2, 1], MCref[1], 및 MCref[2])의 동작예에 대하여 설명하지만, 다른 메모리 셀(MC 및 MCref)도 비슷한 식으로 동작할 수 있다.
[제 1 데이터의 저장]
먼저 시각 T01부터 시각 T02까지의 기간에, 배선(WL[1])의 전위가 하이(high)가 되고, 배선(WD[1])의 전위가 접지 전위(GND)보다 VPR-VW[1, 1]만큼 큰 전위가 되고, 배선(WDref)의 전위가 접지 전위보다 VPR만큼 큰 전위가 된다. 배선(RW[1] 및 RW[2])의 전위는 기준 전위(REFP)가 된다. 또한 전위(VW[1, 1])는 메모리 셀(MC[1, 1])에 저장되는 제 1 데이터에 대응하는 전위이다. 전위(VPR)는 참조 데이터에 대응하는 전위이다. 그러므로 메모리 셀(MC[1, 1] 및 MCref[1])에 포함되는 트랜지스터(Tr11)가 온이 되고, 노드(NM[1, 1] 및 NMref[1])의 전위가 각각 VPR-VW[1, 1] 및 VPR가 된다.
이 경우, 배선(BL[1])으로부터 메모리 셀(MC[1, 1])의 트랜지스터(Tr12)에 흐르는 전류(IMC[1, 1], 0)는 이하에서 나타내는 식으로 나타내어질 수 있다. 여기서, k는 트랜지스터(Tr12)의 채널 길이, 채널 폭, 이동도, 및 게이트 절연막의 용량 등에 의하여 결정되는 상수(常數)이다. 또한 Vth는 트랜지스터(Tr12)의 문턱 전압이다.
IMC[1, 1], 0=k(VPR-VW[1, 1]-Vth)2 (E1)
배선(BLref)으로부터 메모리 셀(MCref[1])의 트랜지스터(Tr12)에 흐르는 전류(IMCref[1], 0)는 이하에서 나타내는 식으로 나타내어질 수 있다.
IMCref[1], 0=k(VPR-Vth)2 (E2)
다음으로, 시각 T02부터 시각 T03까지의 기간에, 배선(WL[1])의 전위가 로(low)가 된다. 이 결과, 메모리 셀(MC[1, 1] 및 MCref[1])에 포함되는 트랜지스터(Tr11)가 오프가 되고, 노드(NM[1, 1] 및 NMref[1])의 전위가 유지된다.
상술한 바와 같이, 트랜지스터(Tr11)로서 OS 트랜지스터를 사용하는 것이 바람직하다. 이에 의하여, 트랜지스터(Tr11)의 누설 전류를 억제할 수 있어, 노드(NM[1, 1] 및 NMref[1])의 전위를 정확하게 유지할 수 있다.
다음으로, 시각 T03부터 시각 T04까지의 기간에, 배선(WL[2])의 전위가 하이가 되고, 배선(WD[1])의 전위가 접지 전위보다 VPR-VW[2, 1]만큼 큰 전위가 되고, 배선(WDref)의 전위가 접지 전위보다 VPR만큼 큰 전위가 된다. 또한 전위(VW[2, 1])는 메모리 셀(MC[2, 1])에 저장되는 제 1 데이터에 대응하는 전위이다. 그러므로 메모리 셀(MC[2, 1] 및 MCref[2])에 포함되는 트랜지스터(Tr11)가 온이 되고, 노드(NM[2, 1] 및 NMref[2])의 전위가 각각 VPR-VW[2, 1] 및 VPR가 된다.
여기서, 배선(BL[1])으로부터 메모리 셀(MC[2, 1])의 트랜지스터(Tr12)에 흐르는 전류(IMC[2, 1], 0)는 이하에서 나타내는 식으로 나타내어질 수 있다.
IMC[2, 1], 0=k(VPR-VW[2, 1]-Vth)2 (E3)
또한 배선(BLref)으로부터 메모리 셀(MCref[2])의 트랜지스터(Tr12)에 흐르는 전류(IMCref[2], 0)는 이하에서 나타내는 식으로 나타내어질 수 있다.
IMCref[2], 0=k(VPR-Vth)2 (E4)
다음으로, 시각 T04부터 시각 T05까지의 기간에, 배선(WL[2])의 전위가 로가 된다. 이 결과, 메모리 셀(MC[2, 1] 및 MCref[2])에 포함되는 트랜지스터(Tr11)가 오프가 되고, 노드(NM[2, 1] 및 NMref[2])의 전위가 유지된다.
상술한 동작을 통하여, 메모리 셀(MC[1, 1] 및 MC[2, 1])에 제 1 데이터가 저장되고, 메모리 셀(MCref[1] 및 MCref[2])에 참조 데이터가 저장된다.
여기서는, 시각 T04부터 시각 T05까지의 기간에 배선(BL[1] 및 BLref)에 흐르는 전류에 대하여 고찰한다. 배선(BLref)에는 전류원 회로(CS)로부터 전류가 공급된다. 배선(BLref)을 흐르는 전류는 커런트 미러 회로(CM) 및 메모리 셀(MCref[1] 및 MCref[2])에 방출된다. 전류원 회로(CS)로부터 배선(BLref)에 공급되는 전류를 ICref로 하고, 배선(BLref)으로부터 커런트 미러 회로(CM)에 방출되는 전류를 ICM, 0으로 하는 경우, 이하에서 나타내는 식이 성립된다.
ICref-ICM, 0=IMCref[1], 0+IMCref[2], 0 (E5)
배선(BL[1])에는 전류원 회로(CS)로부터의 전류가 공급된다. 배선(BL[1])을 흐르는 전류는 커런트 미러 회로(CM) 및 메모리 셀(MC[1, 1] 및 MC[2, 1])에 방출된다. 또한 배선(BL[1])으로부터 오프셋 회로(OFST)에 전류가 흐른다. 전류원 회로(CS)로부터 배선(BL[1])에 공급되는 전류를 IC, 0으로 하고, 배선(BL[1])으로부터 오프셋 회로(OFST)에 흐르는 전류를 Iα, 0으로 하는 경우, 이하에서 나타내는 식이 성립된다.
IC-ICM, 0=IMC[1, 1], 0+IMC[2, 1], 0+Iα, 0 (E6)
[제 1 데이터와 제 2 데이터의 적화 연산]
다음으로, 시각 T05부터 시각 T06까지의 기간에, 배선(RW[1])의 전위가 기준 전위보다 VX[1]만큼 큰 전위가 된다. 이때, 메모리 셀(MC[1, 1] 및 MCref[1])의 용량 소자들(C11)에는 전위(VX[1])가 공급되어, 용량 결합에 의하여 트랜지스터(Tr12)의 게이트의 전위가 증가한다. 또한 전위(VX[1])는 메모리 셀(MC[1, 1] 및 MCref[1])에 공급되는 제 2 데이터에 대응하는 전위이다.
트랜지스터(Tr12)의 게이트의 전위의 변화량은, 배선(RW)의 전위의 변화량에, 메모리 셀의 구성에 의하여 결정되는 용량 결합 계수를 곱함으로써 얻어지는 값에 상당한다. 용량 결합 계수는, 용량 소자(C11)의 용량, 트랜지스터(Tr12)의 게이트 용량, 및 기생 용량 등에 기초하여 산출된다. 이하의 설명에서는 편의상, 배선(RW)의 전위의 변화량과 트랜지스터(Tr12)의 게이트의 전위의 변화량이 같은 것으로, 즉 용량 결합 계수를 1로 한다. 실제로는, 용량 결합 계수를 고려하여 전위(VX)를 결정할 수 있다.
메모리 셀(MC[1, 1] 및 MCref[1])의 용량 소자들(C11)에 전위(VX[1])가 공급되면, 노드(NM[1, 1] 및 NMref[1])의 전위는 각각 VX[1]만큼 증가한다.
여기서, 시각 T05부터 시각 T06까지의 기간에 배선(BL[1])으로부터 메모리 셀(MC[1, 1])의 트랜지스터(Tr12)에 흐르는 전류(IMC[1, 1], 1)는 이하에서 나타내는 식으로 나타내어질 수 있다.
IMC[1, 1], 1=k(VPR-VW[1, 1]+VX[1]-Vth)2 (E7)
따라서 배선(RW[1])에 전위(VX[1])를 공급하면, 배선(BL[1])으로부터 메모리 셀(MC[1, 1])의 트랜지스터(Tr12)에 흐르는 전류가 ΔIMC[1, 1]=IMC[1, 1], 1-IMC[1, 1], 0만큼 증가한다.
여기서, 시각 T05부터 시각 T06까지의 기간에 배선(BLref)으로부터 메모리 셀(MCref[1])의 트랜지스터(Tr12)에 흐르는 전류(IMCref[1], 1)는 이하에서 나타내는 식으로 나타내어질 수 있다.
IMCref[1], 1=k(VPR+VX[1]-Vth)2 (E8)
따라서 배선(RW[1])에 전위(VX[1])를 공급하면, 배선(BLref)으로부터 메모리 셀(MCref[1])의 트랜지스터(Tr12)에 흐르는 전류가 ΔIMCref[1]=IMCref[1], 1-IMCref[1], 0만큼 증가한다.
또한 배선(BL[1] 및 BLref)에 흐르는 전류에 대하여 고찰한다. 배선(BLref)에는 전류원 회로(CS)로부터 전류(ICref)가 공급된다. 배선(BLref)을 흐르는 전류는 커런트 미러 회로(CM) 및 메모리 셀(MCref[1] 및 MCref[2])에 방출된다. 배선(BLref)으로부터 커런트 미러 회로(CM)에 방출되는 전류를 ICM, 1로 하는 경우, 이하에서 나타내는 식이 성립된다.
ICref-ICM, 1=IMCref[1], 1+IMCref[2], 1 (E9)
배선(BL[1])에는 전류원 회로(CS)로부터 전류(IC)가 공급된다. 배선(BL[1])을 흐르는 전류는 커런트 미러 회로(CM) 및 메모리 셀(MC[1, 1] 및 MC[2, 1])에 방출된다. 또한 배선(BL[1])으로부터 오프셋 회로(OFST)에 전류가 흐른다. 배선(BL[1])으로부터 오프셋 회로(OFST)에 흐르는 전류를 Iα, 1로 하는 경우, 이하에서 나타내는 식이 성립된다.
IC-ICM, 1=IMC[1, 1], 1+IMC[2, 1], 1+Iα, 1 (E10)
또한 식(E1) 내지 식(E10)에서, 전류(Iα, 0)와 전류(Iα, 1)의 차이(차분 전류(ΔIα))는 이하에서 나타내는 식으로 나타내어질 수 있다.
ΔIα=Iα, 1-Iα, 0=2k VW[1, 1]VX[1] (E11)
따라서 차분 전류(ΔIα)는 전위(VW[1, 1])와 전위(VX[1])의 곱에 대응하는 값이다.
그 후, 시각 T06부터 시각 T07까지의 기간에, 배선(RW[1])의 전위는 기준 전위가 되고, 노드(NM[1, 1] 및 NMref[1])의 전위는 시각 T04부터 시각 T05까지의 기간의 전위와 같게 된다.
다음으로, 시각 T07부터 시각 T08까지의 기간에, 배선(RW[1])의 전위가 기준 전위보다 VX[1]만큼 큰 전위가 되고, 배선(RW[2])의 전위가 기준 전위보다 VX[2]만큼 큰 전위가 된다. 이로써 메모리 셀(MC[1, 1]) 및 메모리 셀(MCref[1])의 용량 소자들(C11)에 전위(VX[1])가 공급되어, 용량 결합에 의하여 노드(NM[1, 1]) 및 노드(NMref[1])의 전위가 각각 VX[1]만큼 증가한다. 또한 메모리 셀(MC[2, 1]) 및 메모리 셀(MCref[2])의 용량 소자들(C11)에 전위(VX[2])가 공급되어, 용량 결합에 의하여 노드(NM[2, 1]) 및 노드(NMref[2])의 전위가 각각 VX[2]만큼 증가한다.
여기서, 시각 T07부터 시각 T08까지의 기간에 배선(BL[1])으로부터 메모리 셀(MC[2, 1])의 트랜지스터(Tr12)에 흐르는 전류(IMC[2, 1], 1)는 이하에서 나타내는 식으로 나타내어질 수 있다.
IMC[2, 1], 1=k(VPR-VW[2, 1]+VX[2]-Vth)2 (E12)
따라서 배선(RW[2])에 전위(VX[2])를 공급하면, 배선(BL[1])으로부터 메모리 셀(MC[2, 1])의 트랜지스터(Tr12)에 흐르는 전류가 ΔIMC[2, 1]=IMC[2, 1], 1-IMC[2, 1], 0만큼 증가한다.
여기서, 시각 T07부터 시각 T08까지의 기간에 배선(BLref)으로부터 메모리 셀(MCref[2])의 트랜지스터(Tr12)에 흐르는 전류(IMCref[2], 1)는 이하에서 나타내는 식으로 나타내어질 수 있다.
IMCref[2], 1=k(VPR+VX[2]-Vth)2 (E13)
따라서 배선(RW[2])에 전위(VX[2])를 공급하면, 배선(BLref)으로부터 메모리 셀(MCref[2])의 트랜지스터(Tr12)에 흐르는 전류가 ΔIMCref[2]=IMCref[2], 1-IMCref[2], 0만큼 증가한다.
또한 배선(BL[1] 및 BLref)에 흐르는 전류에 대하여 고찰한다. 배선(BLref)에는 전류원 회로(CS)로부터 전류(ICref)가 공급된다. 배선(BLref)을 흐르는 전류는 커런트 미러 회로(CM) 및 메모리 셀(MCref[1] 및 MCref[2])에 방출된다. 배선(BLref)으로부터 커런트 미러 회로(CM)에 방출되는 전류를 ICM, 2로 하는 경우, 이하에서 나타내는 식이 성립된다.
ICref-ICM, 2=IMCref[1], 1+IMCref[2], 1 (E14)
배선(BL[1])에는 전류원 회로(CS)로부터 전류(IC)가 공급된다. 배선(BL[1])을 흐르는 전류는 커런트 미러 회로(CM) 및 메모리 셀(MC[1, 1] 및 MC[2, 1])에 방출된다. 또한 배선(BL[1])으로부터 오프셋 회로(OFST)에 전류가 흐른다. 배선(BL[1])으로부터 오프셋 회로(OFST)에 흐르는 전류를 Iα, 2로 하는 경우, 이하에서 나타내는 식이 성립된다.
IC-ICM, 2=IMC[1, 1], 1+IMC[2, 1], 1+Iα, 2 (E15)
또한 식(E1) 내지 식(E8) 및 식(E12) 내지 식(E15)에서, 전류(Iα, 0)와 전류(Iα, 2)의 차이(차분 전류(ΔIα))는 이하에서 나타내는 식으로 나타내어질 수 있다.
ΔIα=Iα, 2-Iα, 0=2k(VW[1, 1]VX[1]+VW[2, 1]VX[2]) (E16)
따라서 차분 전류(ΔIα)는 전위(VW[1, 1])와 전위(VX[1])의 곱과, 전위(VW[2, 1])와 전위(VX[2])의 곱의 합에 대응하는 값이다.
그 후, 시각 T08부터 시각 T09까지의 기간에, 배선(RW[1] 및 RW[2])의 전위는 기준 전위가 되고, 노드(NM[1, 1], NM[2, 1], NMref[1], 및 NMref[2])의 전위는 시각 T04부터 시각 T05까지의 기간의 전위와 같게 된다.
식(E11) 및 식(E16)으로 나타내어지는 바와 같이, 오프셋 회로(OFST)에 입력되는 차분 전류(ΔIα)는, 제 1 데이터(가중치)에 대응하는 전위(VW)와 제 2 데이터(입력 데이터)에 대응하는 전위(VX)의 곱의 항을 포함하는 식으로부터 산출할 수 있다. 그러므로 오프셋 회로(OFST)로 차분 전류(ΔIα)를 측정함으로써, 제 1 데이터와 제 2 데이터의 적화 연산의 결과가 얻어진다.
또한 위의 설명에서는 메모리 셀(MC[1, 1], MC[2, 1], MCref[1], 및 MCref[2])에 주목하였지만, 메모리 셀(MC 및 MCref)의 개수는 임의의 수로 할 수 있다. 메모리 셀(MC 및 MCref)의 행수 m을 임의의 수 i로 한 경우, 차분 전류(ΔIα)는 이하에서 나타내는 식으로 나타내어질 수 있다.
ΔIα=2kΣiVW[i, 1]VX[i] (E17)
메모리 셀(MC 및 MCref)의 열수 n을 늘리면, 병렬로 실행되는 적화 연산의 횟수를 늘릴 수 있다.
상술한 바와 같이, 반도체 장치(MAC)를 사용하여 제 1 데이터와 제 2 데이터의 적화 연산을 수행할 수 있다. 또한 도 17의 메모리 셀(MC 및 MCref)의 구성을 사용함으로써, 더 적은 개수의 트랜지스터로 적화 연산 회로를 형성할 수 있다. 이로써, 반도체 장치(MAC)의 회로 규모를 축소할 수 있다.
반도체 장치(MAC)를 신경망에서의 연산에 사용하는 경우, 메모리 셀(MC)의 행수 m을 하나의 뉴런에 공급되는 입력 데이터의 개수에 대응시키고, 메모리 셀(MC)의 열수 n을 뉴런의 개수에 대응시킬 수 있다. 예를 들어 도 15의 (A)의 중간층(HL)에서 반도체 장치(MAC)를 사용한 적화 연산을 수행하는 경우에 대하여 고찰한다. 이 경우, 메모리 셀(MC)의 행수 m은 입력층(IL)으로부터 공급되는 입력 데이터의 개수(입력층(IL)의 뉴런의 개수)로 설정하고, 메모리 셀(MC)의 열수 n은 중간층(HL)의 뉴런의 개수로 설정할 수 있다.
또한 반도체 장치(MAC)를 사용하는 신경망의 구성에 특별한 한정은 없다. 예를 들어 반도체 장치(MAC)는 합성곱 신경망(CNN), 순환 신경망(RNN), 오토인코더(autoencoder), 및 볼츠만 머신(RBM(restricted Boltzmann machine)을 포함함) 등에 사용할 수도 있다.
상술한 바와 같이, 반도체 장치(MAC)를 사용하여 신경망의 적화 연산을 수행할 수 있다. 또한 셀 어레이(CA)에 도 17에 도시된 메모리 셀(MC 및 MCref)을 사용함으로써, 연산의 정확도가 향상되거나, 소비전력이 저감되거나, 회로 규모가 축소된 집적 회로를 제공할 수 있다.
본 실시형태는 다른 실시형태 및 실시예 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 발명의 일 형태의 표시 장치를 사용할 수 있는 전자 기기의 예에는, 표시 장치, 퍼스널 컴퓨터, 기록 매체가 제공된 화상 기억 장치 또는 화상 재생 장치, 휴대 전화기, 게임기(휴대용 게임기를 포함함), 휴대 정보 단말기, 전자책 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어 카 오디오 플레이어 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 포함된다. 도 20의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 20의 (A)는 하우징(971), 표시부(973), 조작 키(974), 스피커(975), 통신용 접속 단자(976), 및 광 센서(977) 등을 포함하는 텔레비전을 도시한 것이다. 표시부(973)는 입력 조작이 가능한 터치 센서를 포함한다. 본 발명의 일 형태에 따른 표시 장치를 표시부(973)에 사용함으로써, 품질이 높은 표시를 할 수 있다.
도 20의 (B)는 하우징(901), 표시부(902), 표시부(903), 및 센서(904) 등을 포함하는 정보 처리 단말기를 도시한 것이다. 표시부(902 및 903)는 하나의 표시 패널을 사용하여 형성되고 가요성을 갖는다. 하우징(901)도 가요성을 갖고, 도 20의 (B)에 도시된 바와 같이 구부러진 상태로 사용할 수 있으며, 태블릿 단말기와 같이 평판 형상으로 사용할 수 있다. 센서(904)는 하우징(901)의 형상을 감지할 수 있고, 예를 들어 하우징(901)이 구부러진 경우에 표시부(902 및 903)의 표시를 전환할 수 있다. 본 발명의 일 형태에 따른 표시 장치를 표시부(902 및 903)에 사용함으로써, 품질이 높은 표시를 할 수 있다.
도 20의 (C)는 하우징(961), 셔터 버튼(962), 마이크로폰(963), 스피커(967), 표시부(965), 조작 키(966), 줌 레버(968), 및 렌즈(969) 등을 포함하는 디지털 카메라를 도시한 것이다. 본 발명의 일 형태에 따른 표시 장치를 표시부(965)에 사용함으로써, 품질이 높은 표시를 할 수 있다.
도 20의 (D)는 대형 표시부(922)를 갖는 디지털 사이니지를 도시한 것이다. 이 디지털 사이니지는 예를 들어 기둥(921)의 측면에 설치할 수 있다. 본 발명의 일 형태에 따른 표시 장치를 표시부(922)에 사용함으로써, 품질이 높은 표시를 할 수 있다.
도 20의 (E)는 하우징(951), 표시부(952), 조작 버튼(953), 외부 접속 포트(954), 스피커(955), 마이크로폰(956), 및 카메라(957) 등을 포함하는 휴대 전화기를 도시한 것이다. 이 휴대 전화기의 표시부(952)는 터치 센서를 포함한다. 손가락 또는 스타일러스 등으로 표시부(952)를 터치함으로써, 전화 걸기 및 문자 입력 등의 조작을 수행할 수 있다. 하우징(951) 및 표시부(952)는 가요성을 갖고 도 20의 (E)에 도시된 바와 같이 구부러진 상태로 사용할 수 있다. 본 발명의 일 형태에 따른 표시 장치를 표시부(952)에 사용함으로써, 품질이 높은 표시를 할 수 있다.
도 20의 (F)는 하우징(911), 표시부(912), 스피커(913), 및 카메라(919) 등을 포함하는 휴대 정보 단말기를 도시한 것이다. 표시부(912)의 터치 패널 기능에 의하여 정보의 입출력을 할 수 있다. 본 발명의 일 형태에 따른 표시 장치를 표시부(912)에 사용함으로써, 품질이 높은 표시를 할 수 있다.
본 실시형태는 다른 실시형태 및 실시예 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태에 따른 표시 장치를 제작한 결과에 대하여 설명한다.
도 21은 표시 장치와 같은 공정을 통하여 제작된 OS 트랜지스터(W/L이 3μm/3μm인 CAAC-IGZO FET)의 ID-VG 특성(Vds=0.1V, 5.1V)을 나타낸 것이다. 트랜지스터는 노멀리 오프이고, 오프 상태 전류는 측정 기기의 측정 하한 이하이다.
도 22는 화소의 회로도이다. 화소 회로는 5개의 트랜지스터, 2개의 용량 소자, 및 표시 소자 OLED를 포함한다. 모든 트랜지스터가 프런트 게이트에 전기적으로 접속된 백 게이트를 갖는다. 이하에서 구동 방법에 대하여 설명한다. 가중치(보정 데이터에 상당함)를 기록하는 기간과, 표시 데이터(화상 데이터에 상당함)를 기록하는 기간은 서로 겹치지 않는다.
<가중치(보정 데이터)의 기록>
도 23의 (A)는 가중치를 저장 노드에 기록하기 위한 타이밍 차트를 나타낸 것이다. 가중치를 기록할 때 표시 소자 OLED는 광을 방출하지 않아도 되기 때문에, 트랜지스터(M5)는 오프로 하였다. 트랜지스터(M1, M3, 및 M4)를 온으로 하여 기준 전압(Vr), 고정 전위(V0), 및 가중치의 전위(Vw)를 공급하였다.
<표시 데이터(화상 데이터)의 기록>
도 23의 (B)는 표시 데이터를 기록하기 위한 타이밍 차트를 나타낸 것이다. 여기서, 가중치는 재기록하지 않기 때문에, 트랜지스터(M4)를 오프로 하고 트랜지스터(M1)를 온으로 함으로써 표시 데이터(Vdata)를 공급하였다. 표시 소자 OLED를 구동하는 트랜지스터(M2)의 게이트 전압(Vg)은 식(1)으로 산출된다. 용량 소자(Cw)와 용량 소자(Cs)의 용량값이 Cw>>Cs의 관계에 있으면, 게이트 전압(Vg)은 식(2)으로 나타내어진다. 바꿔 말하면, 표시 데이터(Vdata)에 가중치(Vw-Vr)가 가산된다.
[수학식 1]
Figure pct00001
[수학식 2]
Figure pct00002
<시뮬레이션 결과>
도 24는 가중치의 값을 변화시킨 경우의 트랜지스터(M2)의 게이트 전압(Vg)의 변화를 나타낸 것이며, 이 변화는 회로 시뮬레이션 소프트웨어 SPICE에 의하여 산출하였다. 가중치의 값을 증가시킴으로써, 게이트 전압(Vg)이 증가하였다.
<넓은 다이내믹 레인지 표시>
트랜지스터(M2)의 게이트 전압(Vg)은 표시 데이터(Vdata)의 전위와 가중치(Vw)의 전위의 합으로 나타내어질 수 있다. 그러므로 소스 드라이버(열 드라이버에 상당함)의 출력 전압 이상의 전압을 트랜지스터(M2)의 게이트에 인가할 수 있다. 이 동작은 표시 화상에 높은 휘도가 요구되는 경우에 유리하다. 제작된 표시 장치의 용량 소자(Cw)의 용량 대 용량 소자(Cs)의 용량의 비율은 4:1로 하였다. Vr=V0=0V를 만족시킬 때, 트랜지스터(M2)의 게이트에 인가되는 전압(Vg)은 식(3)으로 나타내어질 수 있다.
[수학식 3]
Figure pct00003
소스 드라이버의 최대 출력 전압이 5V인 경우, 트랜지스터(M2)의 게이트 전압(Vg)의 이상적인 값은 9V에 달한다. 트랜지스터(M2)의 게이트 전압(Vg)을 4.5V로 하는 경우에는, 2.5V의 전압을 소스 드라이버로부터 출력한다. 그러므로 요구되는 데이터 전압을 저감할 수 있다. 1프레임에서 가중치(Vw)와 표시 데이터(Vdata)를 교대로 기록하기 위해서는 동작 주파수를 높일 필요가 있지만, 전압이 저감되는 효과에 기인하여 전체적인 소비전력은 저감된다.
<패널의 사양>
제작된 표시 장치(패널)의 사양을 표 1에 열거하였다. 구성 요소로서 OS 트랜지스터(CAAC-IGZO)를 포함하는 스캔 드라이버(행 드라이버)를 화소 회로와 같은 기판 위에 형성하였다. 표시 소자 OLED는 백색 광을 방출하는 탠덤 구조를 갖고, 탠덤 구조와 컬러 필터의 조합을 사용한 착색 방식을 채용하였다.
사양
스크린 대각선 4.86인치
구동 방법 액티브 매트릭스
해상도 720×1280
화소 피치 84μm×84μm
화소 밀도 302ppi
개구율 43.70%
화소의 배치 RGB 스트라이프
착색 방식 백색 탠덤 OLED+컬러 필터
발광 방식 톱 이미션
소스 드라이버 COG
스캔 드라이버 집적
<결과>
도 25의 (A)는 가중치로서 입력된 열기구의 화상 데이터만을 표시한 패널 스크린의 사진이다. 도 25의 (B)는 표시 데이터로서 입력된 얼룩말의 화상 데이터만을 표시한 패널 스크린의 사진이다. 도 25의 (C)는 가중치로서 입력된 열기구의 화상 데이터에 표시 데이터로서 입력된 얼룩말의 화상 데이터를 부가하여 표시한 패널 스크린의 사진이다. 이와 같이, 가중치로서 기록된 화상 데이터는 표시 데이터로서 입력된 화상 데이터와 겹쳐졌다. 이는 화소의 저장 노드에서 가중치가 정상적으로 유지된다는 것을 시사한다.
다음으로, 풀 화이트 표시(full-white display)를 위한 데이터를 가중치로서 기록하고, 풀 화이트 표시를 위한 데이터와 같은 것을 표시 데이터로서 입력함으로써 표시된 화상의 휘도를 측정하였다. 표 2에 나타낸 바와 같이, 더 높은 휘도가 실현되었다. 이 결과는, 소스 드라이버의 출력 전압 이상의 전압을 트랜지스터(M2)의 게이트에 인가할 수 있으므로, 더 높은 휘도의 표시가 가능해진다는 것을 보여준다.
표시 데이터만 가중치가 부여된 데이터+표시 데이터
구동 트랜지스터의 게이트 전압[V] 5 9
휘도[cd/m2] 263 876
본 실시예는 다른 실시형태 등에서 기재한 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태에 따른 표시 장치에 외부 보정 회로를 제공한 예에 대하여 설명한다.
EL 소자를 포함하는 표시 장치에서는, 구동 트랜지스터의 특성의 편차 및 저하가 표시에 크게 영향을 미친다. 그러므로 구동 트랜지스터의 전류의 편차를 보정하는 회로를 제공하는 것이 바람직하다.
본 실시예에서는, 전류의 판독 정확도를 높인 외부 보정 회로를 포함하는 EL 표시 장치를 제작한 결과에 대하여 설명한다. 상기 외부 보정 회로는, 차동 방식 또는 2개의 차동쌍 방식(two-differential-pair method)의 입력을 사용한 소스 드라이버를 포함한 적분 회로를 포함한다.
도 26은 표시 장치와 같은 공정을 통하여 제작된 OS 트랜지스터(W/L이 4μm/6μm인 CAAC-IGZO FET)의 ID-VG 특성(Vds=0.1V, 10V)을 나타낸 것이다. 트랜지스터는 노멀리 오프이고, 오프 상태 전류는 측정 기기의 측정 하한 이하이다.
외부 보정 회로의 보정 정확도를 높이기 위해서는, 구동 트랜지스터의 전류를 정확하게 측정할 필요가 있다. 그러나 게이트 드라이버가 사용하는 전원 등으로부터의 코먼 모드 노이즈(common-mode noise)의 영향을 외부 보정 회로가 받으면, 전류의 측정 정확도가 저하된다. 코먼 모드 노이즈를 취소하기 위하여, 예를 들어 터치 센서의 센싱 회로에는 차동 입력 방식의 적분 회로가 사용된다.
도 27 및 도 28은 외부 보정 회로와 EL 패널의 인터페이스 부분을 도시한 것이다. 외부 보정 회로는 적분 회로, A/D 컨버터(ADC), 및 화상 처리 회로를 포함하고, 적분 회로 및 ADC는 소스 드라이버 IC칩에 포함되어 있다. 배선(MONI[N])에 접속된 화소의 구동 트랜지스터의 전류를 측정하기 전에, 외부 보정 회로는 배선(MONI[N])에 RESET 신호를 공급하여 배선(MONI[N-1], MONI[N], 및 MONI[N+1]) 등의 전압을 VREF로 설정한다.
도 27에 도시된 적분 회로는 입력이 차동 방식이고, 도 28에 도시된 적분 회로는 입력이 2개의 차동쌍 방식이다. 이들 적분 회로는 모두 코먼 모드 노이즈를 취소할 수 있다. 또한 EL 패널 측의 트랜지스터로서는 오프 상태 전류가 매우 낮은 OS 트랜지스터를 사용하기 때문에, 특별한 저장 용량을 제공하거나 전원을 제어하지 않아도 전류 측정 중의 기준 전위를 유지할 수 있다.
도 29에서와 같이 하나의 전원선을 2개의 화소(부화소)로 공유하는 화소 레이아웃을 채용하는 경우에는, 도 28에 도시된 2개의 차동쌍 방식을 채용하면 높은 정확도로 노이즈가 취소된다.
도 30은 화소 및 소스 드라이버의 구성을 도시한 블록도이다. EL 소자를 포함하는 표준적인 구동 회로에, 특성의 편차를 보정하는 전압 데이터를 유지하기 위한 메모리가 가산부를 통하여 추가적으로 제공되어 있다. 상기 메모리는 OS 트랜지스터를 포함하고, OS 메모리라고 한다. 상기 화소는 배선 Monitor로부터 구동 트랜지스터의 전류값을 판독하고 측정할 수 있다. 측정한 전류값을 사용하여 구동 트랜지스터의 특성의 편차를 보정하는 전압 데이터를 작성하고, 가중치(Vw)로서 화상 데이터(Vdata)에 가산함으로써, 트랜지스터 특성의 편차에 기인하는 표시 불균일이 저감된다.
다음으로, 화소의 구동 방법에 대하여 설명한다. 가중치(Vw)의 기록, 화상 데이터(Vdata)의 기록, 및 전류의 판독은 다른 기간에 수행된다. 가중치(Vw) 및 화상 데이터(Vdata)의 기록 시에는, 배선 Monitor에 고정 전위(V0)가 입력된다.
<가중치(Vw)의 기록>
가중치(Vw)는, EL 소자의 구동 회로에 포함되는 트랜지스터 및 메모리에 포함되는 트랜지스터를 온으로 하는 게이트 신호(G1 및 G2), 기준 전압(Vr), 및 고정 전위(V0)를 공급하여 메모리에 기록된다.
<화상 데이터(Vdata)의 기록>
표시 데이터(Vdata)는, EL 소자의 구동 회로에 포함되는 트랜지스터를 온으로 하는 게이트 신호(G1)를 공급하여 상기 구동 회로에 기록된다. 이때, EL 소자의 구동 트랜지스터의 게이트에 인가되는 전압(Vg)은, 메모리의 저장 용량이 충분히 크면 "Vw-Vr"에 "Vdata"를 가산하여 얻어지는 값이다. 즉, 화상 데이터(Vdata)에 "Vw-Vr"의 가중치가 가산되기 때문에, 특성의 편차를 보정하는 전압 데이터를 가중치(Vw)로서 공급함으로써 보정이 수행된다.
<전류의 판독>
전류의 판독 시에는, 우선 EL 소자의 구동 회로에 포함되는 트랜지스터 및 메모리에 포함되는 트랜지스터에 일정한 게이트 신호를 공급함으로써 구동 트랜지스터를 온으로 한다. 이때, 구동 트랜지스터로부터 배선 Monitor에 흐르는 전류를 선택 회로를 통하여 소스 드라이버 IC칩 내의 전류 감시 회로(current monitoring circuit)로부터 판독할 수 있다.
<시스템 전체>
먼저, 전류 감시 회로에 의하여 화소의 전류를 측정한다. 다음으로, 측정한 전류값으로부터 보정 데이터를 작성하고, 화소 내의 OS 메모리에 기록하고, 화상 데이터를 보정 데이터에 가산한다. OS 메모리는 몇 초 간격으로 리프레시되기 때문에, 외부의 계산을 낮은 주파수로 수행할 수 있다. 따라서 전류 감시 회로에 의하여 측정된 데이터는 소프트웨어 처리에 의하여 보정 데이터로 변환될 수 있고, 이 보정 데이터는 몇 초 간격으로 데이터 드라이버부로부터 화소 내의 OS 메모리에 기록된다. 데이터 드라이버부는 입력부, 래치, 레벨 시프터, D/A 컨버터, 및 앰프 등의 각종 회로로 구성되고, 선택 회로를 통하여 화소 회로에 전기적으로 접속될 수 있다. 이 시스템은 계산을 저속으로 수행하는 전용의 주변 회로가 필요하지 않으므로, 비용이 삭감된다.
도 31의 (A) 내지 (C)는 별개로 제작된 고해상도 패널의 스크린 중앙 부근에서의 적색 표시용 부화소(160×360)에 관하여, 구동 트랜지스터의 전류를 측정함으로써 얻은 결과를 나타낸 것이다. X좌표 및 Y좌표는 전류를 측정한 화소의 좌표를 나타낸다. 회색의 명암은 측정한 전류를 AD 변환한 후에 얻어지는 계조값을 나타낸다.
도 31의 (A)는 적분 회로에 데이터를 입력하기 위한 싱글 엔디드 방식의 결과를 나타낸 것이고, 게이트선 방향에서 노이즈의 영향이 크게 관측되었다. 도 31의 (B) 및 (C)에는 각각 차동 방식 및 2개의 차동쌍 방식의 결과를 나타내었다. 도 31의 (B) 및 (C)의 양쪽으로부터 코먼 노드 노이즈가 취소된다는 것이 시사된다. 이 결과를 푸리에 변환하고 비교함으로써, 2개의 차동쌍 방식은 차동 방식보다 약 0.5% 노이즈를 억제한다는 것이 밝혀졌다.
제작된 표시 장치(EL 패널)의 사양은 실시예 1에서 기재한 표 1과 같다. 구성 요소로서 OS 트랜지스터(CAAC-IGZO)를 포함하는 스캔 드라이버를 화소 회로와 같은 기판 위에 형성하였다. COG에 의하여 실장된 소스 드라이버에는 상기 외부 보정 회로가 포함된다. 표시 소자 OLED는 백색 광을 방출하는 탠덤 구조를 갖고, 탠덤 구조와 컬러 필터의 조합을 사용한 착색 방식을 채용하였다.
도 32의 (A) 및 (B)는 새로운 외부 보정 시스템을 사용한 화상 보정 후의 표시의 결과를 나타낸 것이다. 도 32의 (A)는 외부 보정을 하지 않은 회색 표시를 나타낸 것이고, 표시 영역 오른쪽에 뚜렷한 표시 불균일이 관측된다. 가중치로서는 흑색이 기록되었다. 도 32의 (B)는 외부 보정을 한 회색 표시를 나타낸 것이고, 균일한 표시가 수행되어 불균일이 관측되지 않는다. 가중치로서는 전류 측정 결과로부터 작성한 보정 화상이 기록되었다.
도 33의 (A) 및 (B)는 2차원 색채 휘도계(Konica Minolta, Inc. 제조의 CA-2500)에 의하여 휘도의 편차를 측정한 결과를 나타낸 것이다. 도 33의 (A)는 보정을 수행하지 않은 경우의 휘도 분포를 나타낸 것이고, 도 33의 (B)는 보정을 수행한 경우의 휘도 분포를 나타낸 것이다. 이들 결과는 외부 보정에 의하여 휘도가 균일하게 보정된다는 것을 입증한다.
도 34에는 low gray, gray, 및 white의 화상의 표시 사진과, 2차원 색채 휘도계에 의하여 측정한 결과에 관하여, 보정한 표시와 보정하지 않은 표시 사이에서 비교한 것을 나타내었다. 가중치로서 기록하는 보정 데이터는 모든 표시에서 같게 하였다. 보정한 표시는 휘도에 상관없이 상대적으로 표시 불균일이 적었다.
도 35의 (A), (B), 및 (C)는 화소 내의 메모리를 사용한 표시의 응용예를 나타낸 것이다. 가중치(Vw)로서 캡션 텍스트 데이터(도 35의 (A))를 기록하고, 표시 데이터로서 공작의 화상 데이터(도 35의 (B))를 기록하고, 표시를 수행함으로써, 도 35의 (C)에서와 같이 2개의 화상이 서로 겹친 표시가 얻어졌다. 표시 데이터를 바꾼 경우에도, 가중치(Vw)로서 기록한 텍스트는 변화되지 않고 표시될 수 있다. 이는 메모리에서 가중치(Vw)가 정상적으로 유지된다는 것을 시사한다.
상기 결과는, 제작된 표시 장치에 포함되는 외부 보정 회로가 EL 소자의 구동 트랜지스터의 전류를 정확하게 측정하였다는 것을 보여준다. 또한 측정한 전류로부터 보정 데이터를 작성하고 이 보정 데이터의 전압을 가중치(Vw)로서 화소 내에서 유지함으로써, 구동 트랜지스터의 특성의 편차가 보정되었다.
본 실시예는 다른 실시형태 등에서 기재한 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
10: 화소, 10a: 화소, 10b: 화소, 10c: 화소, 10d: 화소, 11b: 화소, 12: 행 드라이버, 13: 열 드라이버, 14: 회로, 15: 열 드라이버, 16: 회로, 101: 트랜지스터, 102: 트랜지스터, 103: 용량 소자, 104: EL 소자, 105: 트랜지스터, 111: 트랜지스터, 112: 트랜지스터, 113: 용량 소자, 121: 배선, 122: 배선, 124: 배선, 125: 배선, 126: 배선, 128: 전원선, 129: 공통 배선, 130: 배선, 141: 스위치, 142: 스위치, 143: 스위치, 144: 스위치, 215: 표시부, 221a: 주사선 구동 회로, 231a: 신호선 구동 회로, 232a: 신호선 구동 회로, 241a: 공통선(common line) 구동 회로, 723: 전극:, 726: 절연층, 728: 절연층, 729: 절연층, 741: 절연층, 742: 반도체층, 744a: 전극, 744b: 전극, 746: 전극, 755: 불순물, 771: 기판, 772: 절연층, 810: 트랜지스터, 811: 트랜지스터, 820: 트랜지스터, 821: 트랜지스터, 825: 트랜지스터, 842: 트랜지스터, 843: 트랜지스터, 844: 트랜지스터, 845: 트랜지스터, 846: 트랜지스터, 847: 트랜지스터, 901: 하우징, 902: 표시부, 903: 표시부, 904: 센서, 911: 하우징, 912: 표시부, 919: 카메라, 921: 기둥, 922: 표시부, 951: 하우징, 952: 표시부, 953: 조작 버튼, 954: 외부 접속 포트, 955: 스피커, 956: 마이크로폰, 957: 카메라, 961: 하우징, 962: 셔터 버튼, 963: 마이크로폰, 965: 표시부, 966: 조작 키, 967: 스피커, 968: 줌 레버, 969: 렌즈, 971: 하우징, 973: 표시부, 974: 조작 키, 975: 스피커, 976: 통신용 접속 단자, 977: 광 센서, 1000: DOSRAM, 1001: 메모리 셀, 1002: 센스 앰프부(sense amplifier portion), 1003: 셀 어레이부, 4001: 기판, 4005: 실재, 4006: 기판, 4010: 트랜지스터, 4011: 트랜지스터, 4014: 배선, 4015: 전극, 4017: 전극, 4018: FPC, 4019: 이방성 도전층, 4020: 용량 소자, 4021: 전극, 4030: 전극층, 4031: 전극층, 4041: 인쇄 회로 기판, 4042: 집적 회로, 4102: 절연층, 4103: 절연층, 4104: 절연층, 4110: 절연층, 4111: 절연층, 4112: 절연층, 4200: 입력 장치, 4210: 터치 패널, 4227: 전극, 4228: 전극, 4237: 배선, 4238: 배선, 4239: 배선, 4263: 기판, 4272b: FPC, 4273b: IC, 4510: 격벽(bank), 4511: 발광층, 4513: 발광 소자, 4514: 충전재
본 출원은 2017년 8월 31일에 일본 특허청에 출원된 일련 번호 2017-166757의 일본 특허 출원, 2017년 11월 30일에 일본 특허청에 출원된 일련 번호 2017-230388의 일본 특허 출원, 2018년 2월 22일에 일본 특허청에 출원된 일련 번호 2018-029271의 일본 특허 출원, 및 2018년 5월 17일에 일본 특허청에 출원된 일련 번호 2018-095317의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (13)

  1. 화소를 포함하는 표시 장치로서,
    상기 화소는,
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 표시 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 용량 소자의 한쪽 전극에 전기적으로 접속되고,
    상기 제 1 용량 소자의 다른 쪽 전극은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제 3 트랜지스터의 게이트, 및 상기 제 2 용량 소자의 한쪽 전극에 전기적으로 접속되고,
    상기 제 2 용량 소자의 다른 쪽 전극은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 그리고 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 표시 소자에 전기적으로 접속되는, 표시 장치.
  2. 화소를 포함하는 표시 장치로서,
    상기 화소는,
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 표시 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 용량 소자의 한쪽 전극에 전기적으로 접속되고,
    상기 제 1 용량 소자의 다른 쪽 전극은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제 3 트랜지스터의 게이트, 및 상기 제 2 용량 소자의 한쪽 전극에 전기적으로 접속되고,
    상기 제 2 용량 소자의 다른 쪽 전극은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 그리고 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 표시 소자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 보정 데이터를 공급하는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 화상 데이터를 공급하는 제 2 배선에 전기적으로 접속되는, 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 트랜지스터의 채널 형성 영역은 In 및 Zn을 포함한 금속 산화물을 포함하는, 표시 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터의 각각의 채널 형성 영역은 In 및 Zn을 포함한 금속 산화물을 포함하는, 표시 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터의 각각은 백 게이트를 포함하는, 표시 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 전원선에 전기적으로 접속되는, 표시 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 표시 소자는 EL 소자인, 표시 장치.
  8. 제 1 항에 있어서,
    상기 화소는 제 5 트랜지스터를 더 포함하고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 용량 소자의 상기 다른 쪽 전극 및 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 보정 데이터를 생성하는 제 1 회로에 전기적으로 접속되는, 표시 장치.
  9. 화소를 포함하는 표시 장치로서,
    상기 화소는,
    제 1 데이터를 저장하고, 상기 제 1 데이터를 제 2 데이터에 부가하여 제 3 데이터를 생성하는 메모리 회로; 및
    상기 제 3 데이터에 기초하여 화상을 표시하는 표시 소자를 포함하는, 표시 장치.
  10. 표시 장치로서,
    제 1 부화소, 제 2 부화소, 및 제 3 부화소를 각각 포함하는 제 1 화소, 제 2 화소, 및 제 3 화소; 및
    제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하고,
    상기 제 1 화소는 상기 제 2 화소에 제 1 방향으로 인접하고,
    상기 제 1 화소는 상기 제 3 화소에 상기 제 1 방향에 수직인 제 2 방향으로 인접하고,
    상기 제 1 스위치의 한쪽 단자는 제 1 배선을 통하여 상기 제 1 화소의 상기 제 1 부화소에 전기적으로 접속되고,
    상기 제 1 스위치의 다른 쪽 단자는 제 2 배선을 통하여 상기 제 2 화소의 상기 제 1 부화소에 전기적으로 접속되고,
    상기 제 2 스위치의 한쪽 단자는 제 3 배선을 통하여 상기 제 1 화소의 상기 제 2 부화소에 전기적으로 접속되고,
    상기 제 2 스위치의 다른 쪽 단자는 제 4 배선을 통하여 상기 제 2 화소의 상기 제 2 부화소에 전기적으로 접속되고,
    상기 제 3 스위치의 한쪽 단자는 제 5 배선을 통하여 상기 제 1 화소의 상기 제 3 부화소에 전기적으로 접속되고,
    상기 제 3 스위치의 다른 쪽 단자는 제 6 배선을 통하여 상기 제 2 화소의 상기 제 3 부화소에 전기적으로 접속되고,
    상기 제 4 스위치의 한쪽 단자는 제 7 배선을 통하여 상기 제 1 화소의 상기 제 1 부화소 내지 상기 제 3 부화소에 전기적으로 접속되고,
    상기 제 4 스위치의 다른 쪽 단자는 제 8 배선을 통하여 상기 제 3 화소의 상기 제 1 부화소 내지 상기 제 3 부화소에 전기적으로 접속되는, 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 1 배선, 상기 제 2 배선, 상기 제 3 배선, 상기 제 4 배선, 상기 제 5 배선, 및 상기 제 6 배선의 각각은 화상 데이터를 공급하고,
    상기 제 7 배선은 상기 제 1 화소의 상기 제 1 부화소 내지 상기 제 3 부화소를 선택하고,
    상기 제 8 배선은 상기 제 3 화소의 상기 제 1 부화소 내지 상기 제 3 부화소를 선택하는, 표시 장치.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제 1 부화소 내지 상기 제 3 부화소는 다른 색의 광을 방출하는, 표시 장치.
  13. 전자 기기로서,
    제 1 항, 제 2 항, 제 9 항, 및 제 10 항 중 어느 한 항에 따른 표시 장치를 포함하는, 전자 기기.
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