KR20200062001A - 관통공이 매립된 절연성기판의 제조방법 - Google Patents

관통공이 매립된 절연성기판의 제조방법 Download PDF

Info

Publication number
KR20200062001A
KR20200062001A KR1020190002370A KR20190002370A KR20200062001A KR 20200062001 A KR20200062001 A KR 20200062001A KR 1020190002370 A KR1020190002370 A KR 1020190002370A KR 20190002370 A KR20190002370 A KR 20190002370A KR 20200062001 A KR20200062001 A KR 20200062001A
Authority
KR
South Korea
Prior art keywords
insulating substrate
plating
buried
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020190002370A
Other languages
English (en)
Other versions
KR102178158B1 (ko
Inventor
이효종
김상혁
Original Assignee
동아대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동아대학교 산학협력단 filed Critical 동아대학교 산학협력단
Publication of KR20200062001A publication Critical patent/KR20200062001A/ko
Application granted granted Critical
Publication of KR102178158B1 publication Critical patent/KR102178158B1/ko
Assigned to 이효종 reassignment 이효종 권리의 전부이전등록 Assignors: 동아대학교 산학협력단
Assigned to 주식회사 이켐코아 reassignment 주식회사 이켐코아 권리의 전부이전등록 Assignors: 이효종
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H01L21/76877—
    • H01L21/2885—
    • H01L21/76873—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/46—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a liquid
    • H10P14/47—Electrolytic deposition, i.e. electroplating; Electroless plating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/042—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers
    • H10W20/043—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers for electroplating

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

본 발명의 일 양태는, 적어도 1 이상의 관통공이 포함된 패턴을 갖는 절연성기판의 일면을 전기전도성층을 포함하는 전극판의 전기전도성층 상에 위치시켜 적층체를 형성시키는 적층단계; 전기전도성 금속이온 또는 금속을 포함하는 도금조에 상기 적층체를 위치시키는 설정단계; 상기 도금조에 전류를 인가하여, 전기전도성 금속을 포함하는 매립층이 미리 설정된 두께로 상기 관통공 내에 형성된 것인 매립적층체를 마련하는 도금단계; 그리고 상기 매립적층체에서 상기 절연성 기판과 상기 전극기판을 분리하여 매립된 관통공이 포함된 패턴을 갖는 절연성기판인 매립기판을 제조하는 분리단계를 포함하여, 12개의 관통공을 기준으로 평가한 상기 매립층 두께의 표준편차는 두께 평균값의 4 % 이하인, 관통공이 매립된 절연성기판의 제조방법 등을 제공한다.

Description

관통공이 매립된 절연성기판의 제조방법{METHOD FOR PREPARING AN INSULATIVE SUBSTRATE COMPRISING METAL LAYER FILLED IN VIA HOLE}
본 발명은 관통공이 매립된 절연성기판의 제조방법 등에 관한 것으로, 더욱 상세하게는, 절연성 기판에 형성되는 관통공에 금속 함유 전기전도성층을 매립하기 위한 금속 매립 방법 등에 관한 것이다.
이미 PCB 기판은 쓰루홀 도금(through hole electroplating)을 통해 기판의 양면에 회로를 형성하여 다층 배선을 제작하여 사용하고 있으며, 세라믹 기판, Si 기판 등의 전기적 회로를 구성하는 절연기판(insulating substrate)에서도 사용되고 있다. 이러한 관통형 비아를 금속물질로 채우는 이유는 전기적으로 도전성을 확보하여 기판의 상하부 및 다른 기판과의 전기적 연결을 가능하게 함과 동시에 줄열(joule heating)에 의해 기판의 온도가 올라가 전자소자의 동작특성의 열화를 방지하기 위해 효과적으로 열을 방출(heat dissipation or sink) 시킬 수 있는 구조물이 필요하기 때문이다.
Si 기판에 사용되는 대표적 기술로는 TSV(through silicon via)가 있으며 이는 원기둥 모양의 via pattern을 형성하고 스퍼터링 등의 건식증착 방법을 통해 비아 내부에 씨드층을 형성하고 전기도금을 통해 패턴을 채운 다음에 CMP(chemical mechanical polishing)를 통해 불필요한 부분을 제거 및 Si 기판의 후면 연마과정을 통해 상하단부가 연결된 방법을 사용하고 있으나, 스퍼터링 공정 및 CMP 공정 등의 고가의 공정 설비 및 공정 비용이 요구되는 방법이며, 유연성 기판 등에서는 Ag(또는 Cu) paste 등을 통해 채우고 적절한 열처리를 통해서 전기적 통전성을 확보하는 공정이 사용되고 있으나 전기적 비저항이 높고 고가의 금속 분말을 이용해야 하는 문제점이 있다.
JP 2012-195465 A
본 발명의 목적은 쓰루홀 도금, TSV 도금, Ag/Cu paste 공정에 비해 비교적 공정 비용이 저렴하고 단순한 방법을 통해 기판의 상하단의 전기적 통전이 가능한 방법을 제공하는 것이다.
본 발명의 다른 목적은 보다 간소화된 단계로 절연성기판에 비교적 일정한 두께 특성을 갖는 전기전도성층을 쓰루비아, 쓰루홀 등으로 지칭되는 관통홀 내에 선택적으로 형성하는 방법을 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위한, 본 발명의 일 양태는, 적어도 1 이상의 관통공이 포함된 패턴을 갖는 절연성기판의 일면을 전기전도성층을 포함하는 전극판의 전기전도성층 상에 위치시켜 적층체를 형성시키는 적층단계; 전기전도성 금속이온 또는 금속을 포함하는 도금조에 상기 적층체를 위치시키는 설정단계; 상기 도금조에 전류를 인가하여, 전기전도성 금속을 포함하는 매립층이 미리 설정된 두께로 상기 관통공 내에 형성된 것인 매립적층체를 마련하는 도금단계; 그리고 상기 매립적층체에서 상기 절연성 기판과 상기 전극기판을 분리하여 매립된 관통공이 포함된 패턴을 갖는 절연성기판인 매립기판을 제조하는 분리단계;를 포함하여, 12개의 관통공을 기준으로 평가한 상기 매립층 두께의 표준편차는 두께 평균값의 4 % 이하인, 관통공이 매립된 절연성기판의 제조방법을 제공한다.
전술한 목적을 달성하기 위한, 본 발명의 다른 일 양태는, 관통패턴이 형성된 영역을 가지는 절연성 기판에 STS 음극에 부착하는 단계와, 황산구리도금액상에서 양극과 음극에 전류를 가해 관통패턴이 형성된 영역에 구리를 채우는 단계와, STS 음극을 박리하여 구리가 채워진 관통패턴이 형성된 Si 기판을 제조하는 단계를 포함하는 절연성 기판의 관통 비아의 금속 매립 방법을 제공한다.
본 발명의 관통공이 매립된 절연성기판의 제조방법 등은 효율적인 방법으로 절연성기판의 관통공에 전기전도성 매립층 등을 형성하여, 절연기판의 상하부전기적 통전 특성, 절연기판 자체 또는 상기 절연기판의 상부 또는 하부 배치되는 소자와 전기배선 등으로부터 발생하는 열을 방출하는 열방출 특성이 우수한 기판을 효율적으로 제조할 수 있다.
도 1은 본 발명의 관통공이 매립된 절연성기판의 제조방법을 설명하는 개념도.
도 2는 본 발명의 실시예에서 제조한 매립기판을 위에서 관찰한 사진(a)과 단면을 전자현미경으로 관찰한 사진(b).
도 3은 본 발명의 실시예에서 제조한 매립기판의 1번 내지 12번 관통공에 매립된 매립층의 두께를 측정한 결과를 보여주는 그래프.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
본 발명에서 ppm은 중량을 기준으로 계산한 값이다.
도 1은 본 발명의 관통공이 매립된 절연성기판(300)의 제조방법을 설명하는 개념도이다. 이하, 도 1을 참조하여 본 발명의 일 양태에 따른 관통공이 매립된 절연성기판(300)의 제조방법을 설명한다.
본 발명의 관통공이 매립된 절연성기판(300)의 제조방법은, 적층단계, 설정단계, 도금단계, 그리고 분리단계를 포함하여, 12개의 관통공(110)을 기준으로 평가한 상기 매립층(310) 두께의 표준편차가 두께 평균값의 4 % 이하인 관통공(110)이 매립된 절연성기판(100)을 제조한다.
상기 적층단계는, 적어도 1 이상의 관통공(110)이 포함된 패턴을 갖는 절연성기판의 일면(101)을 전기전도성층(210)을 포함하는 전극판(200)의 전기전도성층(210) 상에 위치시켜 적층체(290)를 형성하는 단계이다.
본 명세서에서, 상기 관통공(110)은 절연성기판(100)의 일면의 일점과 타면의 일점을 서로 연결되는 홀을 의미하는 것으로, 쓰루홀 또는 비아홀을 포함하는 의미로 적용된다.
상기 패턴은 절연성기판(100) 상에 형성되는 패턴이라면 제한없이 적용되며, 예를들어 집적회로(3D IC 등)의 기판에 형성되는 전도성 패턴을 포함한다.
상기 절연성기판(100)은 전기전도성을 갖는 기판을 의미하며, 집적회로에 포함되는 절연성기판으로, Si 기판 등이 적용될 수 있다.
상기 전극판(200)은 도금 과정에서 금속이온이 증착되도록 유도하는 전극일 수 있고, 예를 들어 스테인레스스틸, 티타늄, 철 등이 함유된 전극이 적용될 수 있다.
상기 전기전도성층(210)은, 상기 절연성기판의 일면(101)과 접착층을 통해 또는 직접 접하며, 상기 절연성기판에 포함되어 있는 관통공(110)에 의하여 이하 설명하는 도금액 등과 접할 수 있고, 도금과정을 통해 관통공(110) 내에 매립층(310)이 형성되도록 유도할 수 있다. 또한, 후술하는 분리단계에서 매립적층체(390)로부터 전극기판(220)을 용이하게 분리할 수 있도록 도와 매립기판(매립된 관통공이 포함된 패턴을 갖는 절연성기판, 300)을 보다 용이하게 회수할 수 있도록 돕는 역할도 할 수 있다.
상기 전기전도성층(210)은 이후 설명하는 도금과정에서 매립층 형성을 위한 시드를 포함하는 것이 좋다. 구체적으로, 상기 전기전도성층(210)은 전기전도성이 있어 도금진행을 유도하는 층일 수 있고, 이와 동시에 금속 매립층 형성의 시드의 역할을 하거나 시드를 포함하는 층일 수 있다.
상기 전극판(200)은 상기 전기전도성층(210) 하에 스테인레스스틸층, 티타늄층, 또는 철함유금속층을 갖는 전극기판이 위치하는 것일 수 있다.
상기 전기전도성층으로는 예를 들어 크롬산화물층, 티타늄산화물층, 이리듐산화물층 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다.
상기 설정단계는 전기전도성 금속이온 또는 금속을 포함하는 도금조(미도시)에 상기 적층체(290)를 위치시키는 단계이다.
상기 도금조는 상기 적층체(290)에 포함되는 전극판(200)과 함께 적용되도록 배치되는 전극(미도시)을 더 포함하며, 그 내부에 위치하는 도금액(미도시)을 포함한다.
상기 적층체에 포함되는 전극판(200)이 음극으로 적용되며, 양극으로 적용되는 전극은 예를 들어 백금 전극, 산화철 전극, 탄소 전극 등의 불용성 전극이나 인을 0.02 내지 0.07 중량%로 함유하는 함인동 전극이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 도금액은 금속이온 또는 금속을 함유하며, 도금 속도 조절을 위한 도금억제제를 함께 포함할 수 있다. 상기 도금억제제는 도금 표면에 흡착하여 과전압을 유도하고 도금핵 생성을 촉진하는 일종의 억제제 역할을 한다.
상기 도금억제제로는 폴리에틸렌 글리콜계 도금억제제, 예를 들어, 폴리옥시에틸렌-폴리옥시프로필렌 글리콜, 폴리프로필렌 글리콜, 벤조트리아졸 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다.
상기 폴리에틸렌 글리콜계 도금억제제는 중량평균분자량이 1,000 내지 20,000 달톤인 것일 수 있고, 1,000 내지 10,000 달톤인 것일 수 있으며, 1,000 내지 5,000 달톤인 것일 수 있고, 이러한 도금억제제가 상기 도금액에 적용되는 경우 작은 크기의 관통공에서도 적절한 도금억제효과를 얻기에 좋다.
상기 도금액에는 도금억제제를 1,000 ppm 이하로 포함할 수 있고, 1 내지 1,000 ppm으로 포함할 수 있으며, 10 내지 700 ppm으로 포함할 수 있다. 이러한 범위로 상기 도금억제제를 상기 도금액에 포함하는 경우, 관통공(110)에 전기전도성 금속을 함유하는 매립층(310)이 적절한 속도와 특성으로 도금되도록 유도할 수 있다.
후술하는 것처럼, 상기 금속이온 또는 금속으로 구리이온 또는 구리가 적용되는 경우, 예시적으로 상기 도금액은 황산구리 0.1 내지 1 mol/L, 전도보조제로 황산 0.5 내지 3 mol/L, 염소이온으로 1 내지 130 ppm, 그리고 도금억제제 10 내지 700 ppm을 포함할 수 있다. 또한 상기 도금액은 상기 미세화첨가제를 1 내지 300 ppm 함유할 수 있다.
상기 도금단계는, 상기 도금조에 전류를 인가하여, 전기전도성 금속을 포함하는 것인 미리 설정된 두께의 매립층(310)이 상기 관통공(110) 내에 형성되어 마련되는 매립적층체(390)를 얻는 단계이다.
상기 매립층(310)에 포함되는 전기전도성 금속은 구리, 금, 은, 니켈, 아연, 납, 주석, 코발트 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 포함한다. 예시적으로, 경제성, 작업성, 편의성 등을 고려하면 상기 매립층은 구리를 함유하는 것이 좋다. 또한, 상기 전기전도성 금속은 필요에 따라 유기 첨가제들을 함께 적용할 수 있으며, 적용되는 전기전도성 금속에 적합한 유기 첨가제들은 공지의 것이 제한 없이 적용될 수 있다.
상기 매립층(310)이 구리를 함유하거나 구리로 이루어진 경우, 상기 도금액은 구리도금액이 적용될 수 있다. 상기 구리도금액은 예시적으로 황산구리도금액, 피로인산 구리도금액, 붕불화 구리도금액, 또는 시안화 구리도금액이 있다.
상기 매립층(310)이 구리를 제외한 위에서 언급한 다른 금속이 함유되거나 다른 금속으로 이루어지는 경우, 해당 금속에 적합한 공지의 도금액 및/또는 유기 첨가제가 적용될 수 있다.
상기 매립층(310)은 관통공(110) 내부에 상기 관통공(110)의 내주면과 접하며 형성되는 것으로, 상기 매립층(310)에 포함되는 금속의 결정립 크기를 조절하고자 하는 경우, 미세화 첨가제를 적용할 수 있다.
상기 미세화 첨가제는 구체적으로 폴리옥시에틸렌-폴리옥시프로필렌 글리콜, 비스-(3-술포프로필)디설파이드, 또는 3-머캅토-1-프로판 술포닉산이 적용될 수 있으며, 상기 미세화 첨가제는 예를 들어 상기 도금액 전체를 기준으로 1 내지 300 ppm의 함량으로 적용될 수 있다. 또한, 유기 첨가제인 미세화 첨가제를, 예를 들어 Janus Green B를 0.1 내지 1 mM로 적용할 수 있다.
상기 도금단계는, 위에서 설명한 적층체(290)에 포함된 전극(음극, 전극판, 200)과 도금조에 위치하는 전극(양극, 미도시)에 인가되는 전압에 의하여, 도금액 등을 흐르는 전류로 유도되는 금속이온의 금속화 반응에 의해, 전기전도성층과 도금액이 직접 접하는 부분에 매립층(310)을 형성한다.
본 발명에서는 상기 전기전도성층(210)의 하단에는 전극기판(220)이 위치하고, 상기 전기전도성층(210)의 상단에는 관통공(110)을 제외한 부분에 절연성기판(100)이 위치하므로, 관통공에 선택적으로 도금 진행이 가능하다. 즉, 상기 절연성기판의 일면(관통공 부분을 제외함, 101)과 상기 전기전도성층(210)은 밀착되어 도금액과 직접 접하지 않고, 따라서 금속의 도금이 진행되지 않는다.
그러나, 본 발명의 발명자들은, 이러한 과정에서 의도하지 않게 관통공의 외각부분과 전기전도성층이 만나는 계면에서 관통공 이외의 부분에 금속도금이 진행될 수 있다는 문제를 확인했다. 또한, 이러한 문제점은 전극판(200)의 표면 조도를 낮춤으로써 해결할 수 있다는 점도 확인하였다.
구체적으로, 상기 전극판(200)의 전기전도성층(210)이 위치하는 면에서의 제곱평균제곱근조도(Sq) 값은 0.1 내지 300 nm일 수 있다. 더 구체적으로 상기 전극판(200)의 전기전도성층(210)이 위치하는 면에서의 Sq 값은 1 내지 100 nm일 수 있다.
이렇게 Sq 값이 작은 전극판(200)을 본 발명에 적용하는 경우, 전극판(200), 구체적으로 전기전도성층(210)과 절연성기판(100) 사이에 발생할 수 있는 의도하지 않은 미세한 공간 발생을 줄이고, 불필요한 도금층 형성을 막을 수 있으며, 특히 절연성기판의 일면(101) 상에 위치하는 관통공(110)의 외연과 전극판 특히 전기전도성층(210)과의 사이에서 의도하지 않는 형태로 형성되는 도금층 형성을 최소화시킬 수 있다.
상기 전극기판(220)에 사용되는 재료로, 스테인레스스틸, 티타늄, 이리듐 등이 적용될 수 있다는 것은 위에서 설명한 것과 같다. 그리고 상기 전극기판 상에 형성되어 전극판에 포함되는 전기전도성층(210)은 위에서 말한 전극기판(220)의 자연적인 표면산화에 의해서 또는 별도의 산화 또는 적층 과정을 통해 형성될 수 있다.
다만, 상기 전극기판(220)의 일면이 위에서 말한 것처럼 낮은 표면조도를 가져야 상기 전극기판(220)의 일면 상에 위치하는 전기전도성층(210)도 낮은 표면조도를 가질 수 있으므로, 필요에 따라 상기 적층단계 이전에 전극기판(220)의 표면조도를 낮추는 평단화단계가 더 포함될 수 있다. 상기 평탄화단계는 상기 전극기판(220)의 표면조도를 낮추는 방법이라면 적용될 수 있고 예를 들어 화학기계적 평탄화 방식이 적용될 수 있다.
상기 평탄화단계를 거친 또는 거치지 않은 전극기판(220)은 절연성기판(100)과 최대한 밀착될 수 있는 표면을 갖는 것이 좋으며, 구체적으로 상기 절연성기판(100)의 소 옹스트롬 수준의 낮은 표면조도에 대응되는 표면조도를 갖는 것이 좋다. 이렇게 표면 조도가 낮은 특성을 갖는 전극기판(220)을 적용하면, 전극기판(220)과 절연성기판(100) 사이의 미세한 틈으로 도금액이 유입되는 것을 막을 수 있고, 이러한 틈 사이에서 도금이 실질적으로 진행되지 않도록 제어할 수 있다.
상기 전극기판(220)의 예시로 STS(stainless steel, STS 304, 316 등)의 재질을 사용할 수 있다. 상기 STS는 표면에 얇은 크롬산화막이 존재하여 통전성이 있으며 구리 도금층의 핵성성 및 성장이 가능하고 도금후에 음극으로부터의 박리가 손쉽게 된다는 장점이 있다.
상기 도금단계는 구체적으로 20 내지 60 ℃의 상기 도금조 내의 온도 조건 하에 10 내지 100 ㎃/㎠의 전류밀도로 전류를 인가하며 진행될 수 있다.
상기 도금단계는 교반하며 진행될 수 있으며, 예를 들어 magnetic bar에 의한 교반, paddle에 의한 교반, 도금액 flow 및 노즐(nozzle) 분사에 의한 교반, 피도금체 자체 움직임에 의한 교반, 공기 교반 등의 방식으로 교반이 진행될 수 있다.
상기 분리단계는 상기 매립적층체(390)에서 상기 절연성기판(100)과 상기 전극기판(220)을 분리하여 매립된 관통공이 포함된 패턴을 갖는 절연성기판인 매립기판(300)을 제조하는 단계이다.
구체적으로 상기 매립적층체(390)는 매립층(310)이 관통공(110) 내에 형성된 절연성기판(100)과 전극판(전기전도성층과 전극기판 포함, 200)을 포함하는데, 이 때 분리가 비교적 용이한 전극기판(220)을 상기 매립적층체(390)에서 분리하여, 매립된 관통공이 포함된 패턴을 갖는 절연성기판인 매립기판(300)을 제조한다. 즉, 매립기판(300)은 전기전도성층(210)을 포함할 수도, 필요에 따라 제거하여 전기전도성층(210)을 포함하지 않을 수도 있다.
이렇게 형성된 매립기판(300)은 상기 매립기판에 포함된 매립층의 두께(Th)가 비교적 일정하게 형성될 수 있다. 구체적으로, 12개의 관통공(110)을 기준으로 평가한 상기 매립층 두께(Th)의 표준편차는 두께 평균값의 4 % 이하일 수 있고, 구체적으로 3 % 이내일 수 있으며, 1 내지 2.8 %일 수 있다. 이러한 표준편자 값은 두께 상당히 균일한 두께의 매립층(310)을 도금의 방식으로 얻을 수 있다는 점을 보여주는 결과이다.
또한, 상기 매립기판(300)은 상기 전기전도성층(210)과 상기 절연성기판(100) 사이 즉, 관통공이 매립된 절연성기판의 일면 상에 형성될 수 있는 도금층 형성이 최소화되거나 실질적으로 없어, 타면 상의 도금층 제거를 위한 별도의 공정이 불필요하다는 장점도 갖는다.
본 발명의 다른 일 실시예에 따른 절연성 기판의 관통비아의 금속 매립 방법은 관통패턴이 형성된 Si 기판을 STS 음극에 부착하는 단계와, 황산동 도금액상에서 양극과 음극에 전류를 가해 Si 기판의 관통패턴이 형성된 영역에 선택적으로 구리를 채우는 단계와, 음극으로부터 박리하여 구리가 채워진 관통패턴이 형성된 Si 기판을 제조하는 단계를 포함한다.
이하, 구체적인 실시예를 통해 본 발명을 보다 구체적으로 설명한다. 하기 실시예는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명의 범위가 이에 한정되는 것은 아니다.
1. 도금을 위한 적층체의 제조
평균직경 수십 내지 백 ㎛인 관통공이 다수개 형성된 패턴화된 Si 기판을 준비하고, 그 표면에 얇은 크롬산화막이 형성되어 있는 표면조도 수십 nm 내지 수㎛의 STS(stainless steel substrate) 음극을 기계적 방법으로 최대한 밀착을 하되, 필요시 표면연마를 진행하여 STS 음극의 표면을 실리콘 기판과 동등 수준의
Figure pat00001
의 표면조도를 갖도록 하였다.
2. 관통공에 매립층의 형성
위의 1에서 제조한 적층체를 황산구리도금액이 담겨있는 도금조 내에 위치시키고 구리도금을 진행했다. 이 때, 적층체에 포함된 STS가 음극으로 작용하여 관통공 내에 선택적으로 구리 매립층을 형성하였다.
구체적으로, 도금액은 황산구리도금액이 적용되었다. 상기 황산구리도금액은 황산구리 0.1 내지 1 mol/L, 황산 0.5 내지 3 mol/L, 염소이온이 1 내지 130 ppm이 포함되도록 염화수소를 포함하는 조성을 포함하는 것에, 유기첨가제로는 도금억제제로 PEG(수평균분자량 3,350 달톤)을 10 내지 700 ppm이 되도록 첨가하여 적용했다. 도금조나 양극은 구리도금에 통상 적용되는 소재의 것이 적용되었다.
도금의 진행은 상기 도금액이 온도가 20 내지 60 ℃로 유지되도록 하면서, 전류밀도가 10 내지 100 ㎃/㎠가 되도록 전압을 인가하고, magnetic bar로 교반하며 진행되었다.
상기 도금과정으로 약 240 um의 매립층을 형성된 매립적층체를 제조했다.
3. 전극기판과 분리 및 두께 측정
상기 매립적층체로부터 전극기판인 스테인레스 층을 제거하여 관통공이 매립된 절연성기판인 매립기판을 얻었다.
상기 매립기판을 위에서 관찰한 결과를 도 2의 (a)에 나타냈다. 매립기판에각 관통공들이 잘 매립되어 있는 것을 확인할 수 있었다.
상기 매립적층체는 절단되어 단면을 전자현미경으로 관찰했고, 그 결과는 도 2의 (b)에 나타냈다. 도 2의 (b)를 참고하면, 각 관통공에 매립층이 거의 일정한 두께로 형성되어 있는 것을 확인할 수 있었고, 상기 절연성기판과 전기전도성층 사이에 도금층은 거의 형성되지 않았음을 확인할 수 있었다.
상기 매립기판에서 12개의 관통공에서 측정한 매립층의 두께(Th)를 각각 측정하여 도 3에 나타냈다. 각 매립층의 두께(Th)는 평균 240 um로 나타났고, 표준편차는 5.98 um로 나타나, 평균값 대비 2.5 % 수준의 표준편차를 보여서 비교적 균일하게 매립층이 형성되었음을 확인할 수 있었다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 절연성기판 101: 절연성기판의 일면
110: 관통공
200: 전극판 210: 전기전도성층
220: 전극기판 290: 적층체
300: 매립기판, 관통공이 매립된 절연성기판
310: 매립층 390: 매립적층체
Th: 매립층의 두께

Claims (9)

  1. 적어도 1 이상의 관통공이 포함된 패턴을 갖는 절연성기판의 일면을, 전기전도성층을 포함하는 전극판의 전기전도성층 상에 위치시켜 적층체를 형성하는 적층단계; 전기전도성인 금속이온 또는 금속을 포함하는 도금조에 상기 적층체를 위치시키는 설정단계; 상기 도금조에 전류를 인가하여, 전기전도성 금속을 포함하는 매립층이 미리 설정된 두께로 상기 관통공 내에 형성된 것인 매립적층체를 마련하는 도금단계; 그리고 상기 매립적층체에서 상기 절연성 기판과 상기 전극기판을 분리하여 매립된 관통공이 포함된 패턴을 갖는 절연성기판인 매립기판을 제조하는 분리단계;를 포함하여,
    12개의 관통공을 기준으로 평가한 상기 매립층 두께의 표준편차가 두께 평균값의 4 % 이하인, 관통공이 매립된 절연성기판의 제조방법.
  2. 제1항에 있어서,
    상기 전극판의 전기전도성층이 위치하는 면에서의 제곱평균제곱근조도(Sq) 값은 0.1 내지 300 nm인 것인, 관통공이 매립된 절연성기판의 제조방법.
  3. 제1항에 있어서,
    상기 전기전도성층은 상기 매립층 형성의 시드를 포함하는, 관통공이 매립된 절연성기판의 제조방법.
  4. 제3항에 있어서,
    상기 전기전도성층은 크롬산화물층, 티타늄산화물층, 이리듐산화물층 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나인, 관통공이 매립된 절연성기판의 제조방법.
  5. 제1항에 있어서,
    상기 매립층에 포함되는 전기전도성 금속은 구리, 금, 은, 니켈, 아연, 납, 주석, 코발트 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 포함하는, 관통공이 매립된 절연성기판의 제조방법.
  6. 제1항에 있어서,
    상기 도금조에 포함되는 금속이온 또는 금속은 도금액에 함유된 형태로 포함되며, 상기 도금액에는 도금억제제를 1,000 ppm 이하로 더 포함하는, 관통공이 매립된 절연성기판의 제조방법.
  7. 제6항에 있어서,
    상기 도금억제제는 폴리옥시에틸렌-폴리옥시프로필렌 글리콜, 폴리프로필렌 글리콜, 벤조트리아졸 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 포함하고, 상기 도금액은 결정립 크기를 제어하는 미세화 첨가제로 비스-(3-술포프로필)디설파이드, 또는 3-머캅토-1-프로판 술포닉산을 포함하는, 관통공이 매립된 절연성기판의 제조방법.
  8. 제1항에 있어서,
    상기 매립층은 전기전도성 금속으로 구리를 포함하고,
    상기 도금조에 포함되는 도금액은, 황산구리 0.1 내지 1 mol/L, 전도보조제로 황산 0.5 내지 3 mol/L, 염소이온으로 1 내지 130 ppm, 그리고 도금억제제 10 내지 700 ppm을 포함하는, 관통공이 매립된 절연성기판의 제조방법.
  9. 제1항에 있어서,
    상기 도금단계는 20 내지 60 ℃의 상기 도금조 내의 온도 조건 하에 10 내지 100 ㎃/㎠의 전류밀도로 전류를 인가하며 진행되는, 관통공이 매립된 절연성기판의 제조방법.
KR1020190002370A 2018-11-26 2019-01-08 관통공이 매립된 Si 기판의 제조방법 Active KR102178158B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180147642 2018-11-26
KR20180147642 2018-11-26

Publications (2)

Publication Number Publication Date
KR20200062001A true KR20200062001A (ko) 2020-06-03
KR102178158B1 KR102178158B1 (ko) 2020-11-12

Family

ID=71087705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190002370A Active KR102178158B1 (ko) 2018-11-26 2019-01-08 관통공이 매립된 Si 기판의 제조방법

Country Status (1)

Country Link
KR (1) KR102178158B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240099519A (ko) * 2022-12-21 2024-07-01 (재)한국나노기술원 3차원 소자 제작을 위한 미세 관통 전극이 형성된 투명 기판 및 그 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547701A (ja) * 1991-08-13 1993-02-26 Dainippon Printing Co Ltd 微細パターンの形成方法
JP2002198390A (ja) * 2000-10-20 2002-07-12 Sumitomo Special Metals Co Ltd 転写用はんだバンプシートおよびその製造方法、ならびに半導体装置およびプリント基板の製造方法
JP2008021739A (ja) * 2006-07-11 2008-01-31 Shinko Electric Ind Co Ltd 基板の製造方法
KR20090110712A (ko) * 2008-04-18 2009-10-22 성균관대학교산학협력단 알루미늄 호일을 이용한 관통형 전극 형성방법
JP2012124253A (ja) * 2010-12-07 2012-06-28 Canon Inc 貫通電極基板及びその製造方法
JP2012195465A (ja) 2011-03-17 2012-10-11 Canon Inc 貫通電極基板及びその製造方法
JP2014095104A (ja) * 2012-11-07 2014-05-22 Toppan Printing Co Ltd めっきによる貫通孔の銅充填方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547701A (ja) * 1991-08-13 1993-02-26 Dainippon Printing Co Ltd 微細パターンの形成方法
JP2002198390A (ja) * 2000-10-20 2002-07-12 Sumitomo Special Metals Co Ltd 転写用はんだバンプシートおよびその製造方法、ならびに半導体装置およびプリント基板の製造方法
JP2008021739A (ja) * 2006-07-11 2008-01-31 Shinko Electric Ind Co Ltd 基板の製造方法
KR20090110712A (ko) * 2008-04-18 2009-10-22 성균관대학교산학협력단 알루미늄 호일을 이용한 관통형 전극 형성방법
JP2012124253A (ja) * 2010-12-07 2012-06-28 Canon Inc 貫通電極基板及びその製造方法
JP2012195465A (ja) 2011-03-17 2012-10-11 Canon Inc 貫通電極基板及びその製造方法
JP2014095104A (ja) * 2012-11-07 2014-05-22 Toppan Printing Co Ltd めっきによる貫通孔の銅充填方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240099519A (ko) * 2022-12-21 2024-07-01 (재)한국나노기술원 3차원 소자 제작을 위한 미세 관통 전극이 형성된 투명 기판 및 그 제조 방법

Also Published As

Publication number Publication date
KR102178158B1 (ko) 2020-11-12

Similar Documents

Publication Publication Date Title
CN102318041B (zh) 用于电沉积铜的工艺，在穿硅通孔(tsv)中的芯片间、芯片到晶片间和晶片间的互连
CN103730445A (zh) 具有双晶铜线路层的电路板及其制作方法
CN106298634A (zh) 一种定向生长纳米孪晶铜的通孔填充方法及其应用
TW201127231A (en) Metal deposition
MXPA00005871A (es) ELECTRODEPOSICION DE METALES EN RECESOS PEQUEnOS USANDO CAMPOS ELECTRICOS MODULADOS.
TW201220968A (en) Multilayer wiring board
CN101263247A (zh) 用于使用金属涂布基底表面的电镀组合物
JP2010171170A (ja) 銅回路配線基板およびその製造方法
TW201125038A (en) Metal deposition
JP2011520039A (ja) 電着組成物、及び、該組成物を用いた半導体基板のコーティング方法
KR20220047373A (ko) 고밀도 인터커넥트 인쇄 회로 기판의 제조 시퀀스 및 고밀도 인터커넥트 인쇄 회로 기판
TW200529328A (en) Electroplating apparatus
TW201201322A (en) Seed layer deposition in microscale features
KR102178158B1 (ko) 관통공이 매립된 Si 기판의 제조방법
US6841458B2 (en) Dopant interface formation
JPH11298141A (ja) 電子装置の製造方法
KR101239430B1 (ko) 전해 연마를 이용한 기판의 평탄화 방법 및 이를 포함하는 반도체 소자의 제조 방법
JP4472673B2 (ja) 銅配線の製造方法及び銅めっき用電解液
JP5671317B2 (ja) 貫通電極基板及びその製造方法
JP4429585B2 (ja) 選択的絶縁方法及び貫通ビアを備えた実装基板
US12293966B2 (en) Conductive structure including copper-phosphorous alloy and a method of manufacturing conductive structure
JP2002368384A (ja) 配線基板または半導体回路の製造方法
KR100472856B1 (ko) 반도체 소자의 금속 배선 형성 방법
TWI653364B (zh) 免熱處理製備超大晶粒銅之方法、電解液、包含超大晶粒銅之銅箔及電子元件連接結構
KR20240176568A (ko) 유리 관통 비아형 금속배선 형성방법 및 이를 이용한 인터포저의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R11 Change to the name of applicant or owner or transfer of ownership requested

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R11-ASN-PN2301 (AS PROVIDED BY THE NATIONAL OFFICE)

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

R14 Transfer of ownership recorded

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R14-ASN-PN2301 (AS PROVIDED BY THE NATIONAL OFFICE)

R18 Changes to party contact information recorded

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R18-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P14 Amendment of ip right document requested

Free format text: ST27 STATUS EVENT CODE: A-5-5-P10-P14-NAP-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

P14-X000 Amendment of ip right document requested

St.27 status event code: A-5-5-P10-P14-nap-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R11 Change to the name of applicant or owner or transfer of ownership requested

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R11-ASN-PN2301 (AS PROVIDED BY THE NATIONAL OFFICE)

P16 Ip right document amended

Free format text: ST27 STATUS EVENT CODE: A-5-5-P10-P16-NAP-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

P16-X000 Ip right document amended

St.27 status event code: A-5-5-P10-P16-nap-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

R14 Transfer of ownership recorded

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R14-ASN-PN2301 (AS PROVIDED BY THE NATIONAL OFFICE)