KR20200083373A - 광검출 소자 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 화소 사이즈를 작게 할 수 있도록 하는 광검출 소자 및 그 제조 방법에 관한 것이다.
광검출 소자는 매트릭스형상으로 배치된 복수의 화소를 구비한다. 각 화소는 화소의 경계 근방의 외주부에 형성된 제1 도전형의 제1 반도체층과, 평면시에서 제1 반도체층의 내측에 형성된, 제1 도전형과 반대의 제2 도전형의 제2 반도체층을 구비하고, 역바이어스 전압이 인가된 때에 제1 반도체층과 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되도록 구성된다. 본 기술은 예를 들면, 포토 카운터 등에 적용할 수 있다.

Description

광검출 소자 및 그 제조 방법
본 기술은 광검출 소자 및 그 제조 방법에 관한 것으로, 특히, 화소 사이즈를 작게 할 수 있도록 한 광검출 소자 및 그 제조 방법에 관한 것이다.
PN 접합에 역바이어스 전압을 인가할 때에 생기는 전자 설붕(electron avalanche)을 이용한 고속이면서 고감도의 포토 다이오드인 애벌란시 포토 다이오드(이하, APD라고 칭한다)는 일반적으로, 고전계 영역이 평면 방향으로 형성되고, 고전계 영역의 횡방향에 가드 링이 마련되는 (예를 들면, 특허 문헌 1, 2 참조).
특허 문헌 1 : 일본 특개2015-41746호 공보 특허 문헌 2 : 일본 특개2013-48278호 공보
그렇지만, 평면 방향으로 고전계 영역을 형성하는 구조에서는 화소 사이즈를 작게 하는 것에 한계가 있다.
본 기술은 이와 같은 상황을 감안하여 이루어진 것이고, 화소 사이즈를 작게 할 수 있도록 하는 것이다.
본 기술의 제1의 측면의 광검출 소자는 매트릭스형상으로 배치된 복수의 화소를 구비하고, 상기 화소는 화소 경계 근방의 외주부에 형성된 제1 도전형의 제1 반도체층과, 평면시에서 상기 제1 반도체층의 내측에 형성된, 상기 제1 도전형과 반대의 제2 도전형의 제2 반도체층을 구비하고, 역바이어스 전압이 인가된 때에 상기 제1 반도체층과 상기 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되도록 구성된 광검출 소자이다.
본 기술의 제1의 측면에서는 매트릭스형상으로 배치된 복수의 화소가 마련되고, 상기 화소에는 화소 경계 근방의 외주부에 형성된 제1 도전형의 제1 반도체층과, 평면시에서 상기 제1 반도체층의 내측에 형성된, 상기 제1 도전형과 반대의 제2 도전형의 제2 반도체층이 마련되고, 역바이어스 전압이 인가된 때에 상기 제1 반도체층과 상기 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되도록 구성된다.
본 기술의 제2의 측면의 광검출 소자의 제조 방법은 매트릭스형상으로 배치되는 화소의 경계 근방의 외주부에 제1 도전형의 제1 반도체층을 형성하고, 평면시에서 상기 제1 반도체층의 내측에 상기 제1 도전형과 반대의 제2 도전형의 제2 반도체층을 형성하고, 역바이어스 전압이 인가된 때에 상기 제1 반도체층과 상기 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되도록 구성된 광검출 소자의 제조 방법.
본 기술의 제2의 측면에서는 매트릭스형상으로 배치되는 화소의 경계 근방의 외주부에 제1 도전형의 제1 반도체층이 형성되고, 평면시에서 상기 제1 반도체층의 내측에 상기 제1 도전형과 반대의 제2 도전형의 제2 반도체층이 형성되고, 역바이어스 전압이 인가된 때에 상기 제1 반도체층과 상기 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되도록 구성된다.
광검출 소자는 독립한 장치라도 좋고, 다른 장치에 조립된 모듈이라도 좋다.
본 기술의 제1 및 제2의 측면에 의하면, 화소 사이즈를 작게 할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제1 실시의 형태의 구성례를 도시하는 도면.
도 2는 제1 실시의 형태에서 이면 조사형인 경우의 단면도.
도 3은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제2 실시의 형태의 구성례를 도시하는 도면.
도 4는 제2 실시의 형태에서 테이퍼형상의 분리부를 갖는 경우의 단면도.
도 5는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제3 실시의 형태의 구성례를 도시하는 도면.
도 6은 제3 실시의 형태에서 테이퍼형상의 분리부를 갖는 경우의 단면도.
도 7은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제4 실시의 형태의 구성례를 도시하는 도면.
도 8은 도 3의 포토 다이오드 어레이에 제4 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 9는 도 4의 포토 다이오드 어레이에 제4 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 10은 도 5의 포토 다이오드 어레이에 제4 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 11은 도 6의 포토 다이오드 어레이에 제4 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 12는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제5 실시의 형태의 구성례를 도시하는 도면.
도 13은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제6 실시의 형태의 구성례를 도시하는 도면.
도 14는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제7 실시의 형태의 구성례를 도시하는 도면.
도 15는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제8 실시의 형태의 구성례를 도시하는 도면.
도 16은 도 3의 포토 다이오드 어레이에 제8 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 17은 도 5의 포토 다이오드 어레이에 제8 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 18은 도 9의 포토 다이오드 어레이에 제8 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 19는 도 11의 포토 다이오드 어레이에 제8 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 20은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제9 실시의 형태의 구성례를 도시하는 도면.
도 21은 도 16의 포토 다이오드 어레이에 제9 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 22는 도 17의 포토 다이오드 어레이에 제9 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 23은 도 18의 포토 다이오드 어레이에 제9 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 24는 도 19의 포토 다이오드 어레이에 제9 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 25는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제10 실시의 형태의 구성례를 도시하는 도면.
도 26은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제11 실시의 형태의 구성례를 도시하는 도면.
도 27은 도 21의 포토 다이오드 어레이에 제11 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 28은 도 22의 포토 다이오드 어레이에 제11 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 29는 도 23의 포토 다이오드 어레이에 제11 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 30은 도 24의 포토 다이오드 어레이에 제11 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도.
도 31은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제12 실시의 형태의 구성례를 도시하는 도면.
도 32는 제12 실시의 형태에서 이면 조사형인 경우의 단면도.
도 33은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제13 실시의 형태의 구성례를 도시하는 도면.
도 34는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제14 실시의 형태의 구성례를 도시하는 도면.
도 35는 제14 실시의 형태의 기타의 구성례를 도시하는 도면.
도 36은 제14 실시의 형태의 기타의 구성례를 도시하는 도면.
도 37은 제14 실시의 형태의 기타의 구성례를 도시하는 도면.
도 38은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제15 실시의 형태의 구성례를 도시하는 도면.
도 39는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제16 실시의 형태의 구성례를 도시하는 도면.
도 40은 판독 회로 영역이 복수 화소에서 공유되는 경우의 구성례를 도시하는 도면.
도 41은 제1의 제조 방법을 설명하는 도면.
도 42는 제2의 제조 방법을 설명하는 도면.
도 43은 제3의 제조 방법을 설명하는 도면.
도 44는 제4의 제조 방법을 설명하는 도면.
도 45는 제5의 제조 방법을 설명하는 도면.
도 46은 제6의 제조 방법을 설명하는 도면.
도 47은 제7의 제조 방법을 설명하는 도면.
도 48은 제7의 제조 방법을 설명하는 도면.
이하, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1 실시의 형태(광검출 소자의 기본 구성례)
2. 제2 실시의 형태(분리부를 구비하는 구성례)
3. 제3 실시의 형태(분리부를 구비하는 이면 조사형의 구성례)
4. 제4 실시의 형태(내측에 저농도 N형 반도체층을 구비하는 구성례)
5. 제5 실시의 형태(기판 표면에 STI를 구비하는 구성례)
6. 제6 실시의 형태(애노드 및 캐소드를 대각으로 떨어지게 한 구성례)
7. 제7 실시의 형태(STI와 애노드 및 캐소드를 대각으로 배치한 구성례)
8. 제8 실시의 형태(인접 종방향으로 저농도 N형 반도체층을 구비하는 구성례)
9. 제9 실시의 형태(인접 종방향으로 저농도 P형 반도체층을 구비하는 구성례)
10. 제10 실시의 형태(N형 반도체층이 전위 구배를 갖는 구성례)
11. 제11 실시의 형태(깊이 방향의 일부에 고전계 영역을 구비하는 구성례)
12. 제12 실시의 형태(화소마다 OCL을 구비하는 구성례)
13. 제13 실시의 형태(1화소에 복수의 OCL을 구비하는 구성례)
14. 제14 실시의 형태(복수 화소에 1개의 OCL을 구비하는 구성례)
15. 제15 실시의 형태(인접 화소의 신호를 공유하는 구성례)
16. 제16 실시의 형태(신호를 게이트 제어하는 구성례)
17. 제1의 제조 방법(이온 주입으로 형성하는 제조 방법)
18. 제2의 제조 방법(이온 주입과 고상 확산으로 형성하는 제조 방법)
19. 제3의 제조 방법(고농도 기판과 고상 확산으로 형성하는 제조 방법)
20. 제4의 제조 방법(2회의 고상 확산으로 형성하는 제조 방법)
21. 제5의 제조 방법(1회의 고상 확산으로 형성하는 제조 방법)
22. 제6의 제조 방법(표면부터 트렌치 형성하고, 이온 주입하는 제조 방법)
23. 제7의 제조 방법(이면부터 트렌치 형성하고, 이온 주입하는 제조 방법)
24. 정리
<1. 제1 실시의 형태>
도 1은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제1 실시의 형태의 구성례를 도시하고 있다.
도 1의 A는 포토 다이오드 어레이(1)의 반도체 기판(반도체층)의 평면도이고, 도 1의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 1의 A는 반도체 기판의 표면측(전면측)에 상당하는 도 1의 B의 단면도에서의 하면의 평면도이고, 도 1의 B는 도 1의 A의 X-X선에서의 단면도이다.
도 1의 포토 다이오드 어레이(1)는 화소(10)가 3×3의 매트릭스형상으로 배치되어 구성되고, 각 화소(10)에는 애벌란시 포토 다이오드(이하, APD라고 칭한다)가 형성되어 있다. 도 1의 A에서 파선은 각 화소(10)의 경계를 도시하고 있다.
또한, 도 1의 포토 다이오드 어레이(1)는 3×3의 9개의 화소로 구성되어 있는데, 행방향 및 열방향의 배열수 및 화소의 총수는 이것으로 한정되지 않고 임의이다.
포토 다이오드 어레이(1)의 각 화소(10)는 제1 도전형의 제1 반도체층(21)과, 제2 도전형의 제2 반도체층(22)을 구비한다.
보다 구체적으로는 도 1의 B에 도시되는 바와 같이 각 화소(10)에서, 화소 경계를 포함하는 경계 근방의 외주부에 제1 도전형의 제1 반도체층(21)이 형성되고, 제1 도전형의 제1 반도체층(21)의 내측에 제1 도전형과 반대의 도전형인 제2 도전형의 제2 반도체층(22)이 형성되어 있다.
제1 도전형으로서는 P형 및 N형의 어느것도 취할 수 있고, 예를 들면, 제1 도전형을 P형으로 하면, 제2 도전형은 N형이 되고, 제1 도전형을 N형으로 하면, 제2 도전형은 P형이 된다.
이하에서는 제1 도전형을 P형으로 하고, 제2 도전형을 N형으로 한 경우에 관해 설명하고, 이해를 용이하게 하기 위해 제1 반도체층(21)을 P+형 제1 반도체층(21), 제2 반도체층(22)을 N+형 제2 반도체층(22)과 같이 도전형과 불순물 농도를 부가하여 기술한다. 후술하는 기타의 반도체층에 관해서도 마찬가지로 한다.
또한, 불순물 농도에 관해서는 P형인 경우, "P++", "P+", "P", "P-"와 같이 기술하고, "P++"의 불순물 농도가 가장 높고, "P++", "P+", "P", "P-"의 순서로 불순물 농도가 낮은 것을 나타낸다. N형인 경우에 관해서도 마찬가지로, "N++", "N+", "N", "N-"와 같이 기술하고, "N++"의 불순물 농도가 가장 높고, "N++", "N+", "N", "N-"의 순서로 불순물 농도가 낮은 것을 나타낸다.
도 1의 B의 단면도의 하면에 상당하는 반도체 기판의 표면의, 화소(10)의 중앙부에는 역바이어스 전압을 인가할 때의 캐소드가 되는 콘택트(23)(이하, 캐소드 콘택트(23)라고 한다)가, 고농도의 N형의 확산층(N++)으로 형성되어 있다. 또한, 기판의 표면의, 화소(10)의 경계부에는 역바이어스 전압을 인가할 때의 애노드가 되는 콘택트(24)(이하, 애노드 콘택트(24)라고 한다)가, 고농도의 P형의 확산층(P++)으로 형성되어 있다.
도 1의 A에 도시되는 바와 같이 애노드 콘택트(24)는 화소(10)의 경계부에 따라 격자형상(格子狀)으로 형성되어 있고, 화소 단위로는 분리되어 있지 않음에 대해 캐소드 콘택트(23)가, 화소(10)의 중앙부에 화소 단위로 형성되어 있다. 광전 변환된 광신호는 캐소드 콘택트(23)로부터 출력된다.
포토 다이오드 어레이(1)를 구성하는 각 화소(10)의 애노드 및 캐소드에 브레이크다운 전압보다도 높은 역바이어스 전압을 인가하면, 애벌란시 증배(avalanche multiplication)가 일어나는 영역인 고전계 영역(25)이 도 1의 B에 도시되는 바와 같이 반도체 기판의 깊이 방향으로 형성된다. N+형 제2 반도체층(22)은 단면시에서, P+형 제1 반도체층(21) 내에 세로로 길게 형성되어 있기 때문에 고전계 영역(25)이 장방형의 장변측에 형성된다. 화소 내에 입사된 포톤은 N+형 제2 반도체층(22)에서 광전 변환되어 정공(캐리어)이 되고, 정공은 횡방향으로 이동하여 고전계 영역(25)에서 증배된다.
고전계 영역(25)이 반도체 기판의 깊이 방향으로 세로로 길게 형성되기 때문에 화소의 평면 사이즈가 작아진 경우에도, 기판 깊이 방향으로, 충분한 고전계 영역을 확보할 수 있다. 또한, 고전계 영역(25)이 종방향으로 형성됨으로써, 가드 링을 횡방향으로 형성하지 않아도, 에지의 브레이크다운을 회피하는 것이 가능해진다. 따라서 도 1의 포토 다이오드 어레이(1)의 구조에 의하면, 가드 링이 불필요하여 충분한 고전계 영역을 확보하면서, 화소 사이즈를 작게 할 수 있다.
또한, N+형 제2 반도체층(22)이 세로로 길게 형성되어 있기 때문에 포톤의 도달부터 증배될 때까지의 거리는 장방형의 N+형 제2 반도체층(22)의 단변에 평행한 방향의 이동이 되어, 짧아진다. 이에 의해 지터 특성을 개선할 수 있다.
또한, 도 1의 포토 다이오드 어레이(1)에서, 광이 입사되는 면은 반도체 기판의 표면(전면) 또는 이면(후면)의 어느쪽으로도 할 수 있지만, 광의 입사면을, 반도체 기판의 이면측(후면측)으로 하는 이면 조사형인 경우에는 도 2에 도시되는 바와 같이 이면 계면에서의 암전류의 발생을 억제하기 위한 고정 전하막(28)을 이면측 계면에 형성하는 것이 바람직하다. 이 고정 전하막(28)은 예를 들면, HfO2, Al2O3 등의 막으로 형성할 수 있다.
<2. 제2 실시의 형태>
도 3은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제2 실시의 형태의 구성례를 도시하고 있다.
도 3의 A는 포토 다이오드 어레이(1)의 반도체 기판의 평면도이고, 도 3의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 3의 평면도 및 단면도에서의 반도체 기판의 표리의 관계는 제1 실시의 형태와 마찬가지로 한다.
도 3에서는 도 1에 도시한 제1 실시의 형태와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략하고, 제2 실시의 형태가 제1 실시의 형태와 다른 부분에 관해 설명한다.
제2 실시의 형태에서는 도 1에 도시한 제1 실시의 형태와 비교하면, 도 3의 A 및 B에 도시되는 바와 같이 화소(10)의 경계에 실리콘 산화막(SiO2) 등의 절연막(41)과, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등의 금속막(42)으로 이루어지는 분리부(43)가 새롭게 형성되어 있다. 분리부(43)는 인접하는 화소 사이를 절연 분리한다. 고전계 영역(25)은 분리부(43)에 인접하여 형성된다.
분리부(43)를 반도체 기판에 형성함으로써, 절연막(41)과 반도체 기판과의 계면에 발생하는 암전류가 우려되지만, 분리부(43)를 P+형 제1 반도체층(21) 내에 형성함으로써, 계면에 기인하는 암전류를 억제할 수 있다. 또한, 분리부(43)를 화소 경계에 마련함에 의해 크로스토크의 발생도 억제할 수 있다.
따라서 화소 경계에 분리부(43)를 마련함에 의해 미세 화소에서 문제가 되는 크로스토크와 계면의 암전류에 기인하는 다크 카운트 레이트(이하, DCR라고 칭한다)를 저감할 수 있다.
분리부(43)는 금속막(42)을 생략하고, 절연막(41)만으로 형성하여도 좋지만, 절연막(41)의 내부에 금속막(42)을 마련함으로써, 차광성을 향상시킬 수 있다. 또한, 금속막(42)에 애노드와 동전위의 전압을 인가하면, P+형 제1 반도체층(21)과의 계면에서 발생하는 암전류를 더욱 억제할 수 있다.
또한, 도 3의 포토 다이오드 어레이(1)에서도, 광이 입사되는 면은 반도체 기판의 표면 또는 이면의 어느 쪽도 좋다. 이면 조사형인 경우에는 도 2와 마찬가지로, 고정 전하막(28)을 반도체 기판의 이면측 계면에 형성하는 것이 바람직하다.
또한, 분리부(43)의 단면 형상은 도 4와 같이 이면측과 표면측의 평면 영역 면적이 다른 테이퍼형상으로 되어 있어도 좋다.
도 4는 절연막(41) 및 금속막(42)을 매립하기 위한 트렌치를 표면측부터 형성하는 경우의 분리부(43)의 형성례를 도시하고 있고, 이 경우, 분리부(43)의 단면 형상은 이면측부터 표면측으로 갈수록 평면 영역 면적이 커지는 아래로 넓어지는 테이퍼형상이 된다. 반대로, 도시는 생략하지만, 절연막(41) 및 금속막(42)을 매립하기 위한 트렌치를 이면측부터 형성하는 경우에는 분리부(43)의 단면 형상은 이면측부터 표면측으로 갈수록 평면 영역 면적이 작아지는 아래로 오므라지는 테이퍼형상이 된다.
<3. 제3 실시의 형태>
도 5는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제3 실시의 형태의 구성례를 도시하고 있다.
도 5의 A는 포토 다이오드 어레이(1)의 반도체 기판의 평면도이고, 도 5의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 5의 평면도 및 단면도에서의 반도체 기판의 표리의 관계는 제1 실시의 형태와 마찬가지로 한다.
도 5에서는 도 3에 도시한 제2 실시의 형태와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략하고, 제3 실시의 형태가 제2 실시의 형태와 다른 부분에 관해 설명한다.
도 5에 도시되는 포토 다이오드 어레이(1)는 도 3에 도시한 제2 실시의 형태에 관한 포토 다이오드 어레이(1)를 이면 조사형으로 특화한 구조이고, 도 3의 구성에 대해 고정 전하막(29)이 새롭게 추가되어 있다.
고정 전하막(29)은 반도체 기판의 이면측 계면에 형성되고, 이면측 계면에서 발생하는 암전류를 억제할 수 있다. 분리부(43)가 있는 부분에서는 고정 전하막(29)은 P+형 제1 반도체층(21)과 절연막(41) 사이에 형성되어 있고, 분리부(43)와 P+형 제1 반도체층(21)의 계면에서 발생하는 암전류를 억제한다.
분리부(43)의 단면 형상은 제2 실시의 형태와 마찬가지로 테이퍼형상으로 되어 있어도 좋다. 분리부(43)의 단면 형상을 테이퍼형상으로 하는 경우에는 절연막(41) 및 금속막(42)을 매립하기 위한 트렌치를 이면측부터 형성하기 때문에 도 6과 같이 아래로 오므라지는 테이퍼형상이 된다.
<4. 제4 실시의 형태>
도 7은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제4 실시의 형태의 구성례를 도시하고 있다.
도 7의 A는 포토 다이오드 어레이(1)의 반도체 기판의 평면도이고, 도 7의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 7의 A의 평면도는 도 7의 B의 Y-Y선에서의 평면도이다.
도 7의 B에 도시되는 단면도에서는 반도체 기판의 이면 계면에 암전류 억제를 위한 고정 전하막(28)이 형성되어 있고, 도 7은 이면 조사형의 구성례를 도시하고 있다.
도 2에 도시한 제1 실시의 형태의 이면 조사형의 구성에서는 캐소드 콘택트(23)에 접속되는 N+형 제2 반도체층(22)이 영역 내에서 균일하면서 고농도의 N형 불순물 영역으로 형성되어 있다.
이에 대해 도 7에 도시되는 제4 실시의 형태에서는 캐소드 콘택트(23)에 접속되는 N+형 제2 반도체층(22)의 내측에 그보다도 저농도의 N형(N-)의 제3 반도체층(61)(이하, N-형 제3 반도체층(61)이라고 한다)가 형성되어 있다. N-형 제3 반도체층(61)은 도 7의 A에 도시되는 바와 같이 평면시에서, 고농도의 N+형 제2 반도체층(22)의 내측에서, 화소(10)의 중앙부에 형성되어 있다.
도 7의 제4 실시의 형태의 기타의 구성은 도 2에 도시한 제1 실시의 형태의 이면 조사형의 구성과 같기 때문에 설명을 생략한다.
제4 실시의 형태와 같이 평면시에서 화소 중앙부에 저농도의 N-형 제3 반도체층(61)을 배치하고, 그 외측, 환언하면, PN 접합이 배치되는 방향으로, 고농도의 N+형 제2 반도체층(22)을 배치함에 의해 평면 방향으로 형성되는 전위 구배(포텐셜 구배)에 의해 입사광의 광전 변환에 의해 발생한 전하를 고농도의 N+형 제2 반도체층(22)에 효율적으로 취입할 수 있다.
또한, 이와 같이 캐소드 콘택트(23)에 접속되는 N형 불순물 영역을, 고농도의 N+형 제2 반도체층(22)과, 그 내측의 N-형 제3 반도체층(61)으로 구성하는 구조는 상술한 제2 및 제3 실시의 형태에도 적용할 수 있다.
도 8은 도 3에 도시한 분리부(43)를 갖는 제2 실시의 형태의 포토 다이오드 어레이(1)에 제4 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도이다.
도 8에서는 도 3에 도시한 포토 다이오드 어레이(1)의 N+형 제2 반도체층(22)의 내측에 N-형 제3 반도체층(61)가 추가되어 있다.
도 9는 도 4에 도시한 테이퍼형상의 분리부(43)를 갖는 제2 실시의 형태의 포토 다이오드 어레이(1)에 제4 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도이다.
도 9에서는 도 3에 도시한 포토 다이오드 어레이(1)의 N+형 제2 반도체층(22)의 내측에 N-형 제3 반도체층(61)가 추가되어 있다. 또한, 도 8 및 도 9는 이면 조사형의 예이고, 이면측 계면에 고정 전하막(28)도 형성되어 있다.
도 10은 도 5에 도시한 고정 전하막(29)을 갖는 제3 실시의 형태의 포토 다이오드 어레이(1)에 제4 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도이다.
도 10에서는 도 5에 도시한 포토 다이오드 어레이(1)의 N+형 제2 반도체층(22)의 내측에 N-형 제3 반도체층(61)가 추가되어 있다.
도 11은 도 6에 도시한 테이퍼형상의 분리부(43)를 갖는 제3 실시의 형태의 포토 다이오드 어레이(1)에 제4 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도이다.
도 11에서는 도 6에 도시한 포토 다이오드 어레이(1)의 N+형 제2 반도체층(22)의 내측에 N-형 제3 반도체층(61)가 추가되어 있다.
도 8 내지 도 11의 어느 구성에서도, 평면 방향으로 형성되는 전위 구배에 의해 입사광의 광전 변환에 의해 발생한 전하를 고농도의 N+형 제2 반도체층(22)에 효율적으로 취입할 수 있다.
또한, 도 8 내지 도 11은 모두, 이면 조사형의 예이지만, 표면 조사형에 적용하는 것도 물론 가능하다.
<5. 제5 실시의 형태>
도 12는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제5 실시의 형태의 구성례를 도시하고 있다.
도 12의 A는 포토 다이오드 어레이(1)의 반도체 기판의 평면도이고, 도 12의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 12의 평면도 및 단면도에서의 반도체 기판의 표리의 관계는 제1 실시의 형태와 마찬가지로 한다.
도 12에서는 상술한 제1 내지 제4 실시의 형태와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략하고, 다른 부분에 관해 설명한다.
도 12의 B의 단면도를 도 8에 도시한 제4 실시의 형태의 단면도와 비교하면, 제5 실시의 형태에서는 반도체 기판의 표면측에 STI(Shallow Trench Isolation)(63)가 새롭게 추가되어 있다. STI(63)는 P+형 제1 반도체층(21)에 접속되는 애노드 콘택트(24)와, N+형 제2 반도체층(22)에 접속되는 캐소드 콘택트(23)를 전기적으로 분리한다. 또한, STI(63)는 고전계 영역(25)을 형성하는 P+형 제1 반도체층(21)과 N+형 제2 반도체층(22)의 계면이 반도체 기판의 표면에 접하는 것을 회피한다. 이에 의해 반도체 기판의 표면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다.
또한, 도 12에 도시한 구성례에서는 기판 표면의 캐소드 콘택트(23)와 STI(63)의 사이에 N+형 제2 반도체층(22)이 배치되어 있는데, 기판 표면의 캐소드 콘택트(23)와 애노드 콘택트(24)의 사이를 전부 STI(63)로 형성하여 N+형 제2 반도체층(22)이 기판 표면에 노출되지 않는 구성으로 하여도 좋다.
<6. 제6 실시의 형태>
도 13은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제6 실시의 형태의 구성례를 도시하고 있다.
도 13의 A는 포토 다이오드 어레이(1)의 반도체 기판의 평면도이고, 도 13의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 13의 A는 반도체 기판의 표면측에 상당하는 도 13의 B의 단면도에서의 하면의 평면도이고, 도 13의 B는 도 13의 A의 Z-Z선에서의 단면도이다.
도 13에서는 상술한 제1 내지 제5 실시의 형태와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략하고, 다른 부분에 관해 설명한다.
도 13의 B의 단면도를 도 8에 도시한 제4 실시의 형태의 단면도와 비교하면, 도 8에서는 애노드 콘택트(24)가, 화소 경계에 형성되는 양측의 분리부(43) 각각에 인접하여 형성되어 있음에 대해 도 13에서는 애노드 콘택트(24)가, 양측의 분리부(43)의 일방에만 인접하여 형성되어 있다. 그리고, 캐소드 콘택트(23)가, 화소(10)의 중앙부가 아니라, 애노드 콘택트(24)가 형성되지 않은 쪽의 분리부(43)측으로 시프트하여 배치되어 있다.
도 13의 A의 평면도에서 보면, 애노드 콘택트(24)는 사각형의 화소(10)의 하나의 모서리(도 13의 A에서 좌상)의 분리부(43)에 접하여 배치되어 있고, 캐소드 콘택트(23)는 N+형 제2 반도체층(22)의 중앙부(화소 중앙부)보다, 애노드 콘택트(24)가 배치되어 있는 모서리와 대각에 있는 모서리에 가까운 위치로 시프트하여 배치되어 있다.
이와 같이 제6 실시의 형태에서는 캐소드 콘택트(23)와 애노드 콘택트(24)를 사각형의 화소(10)의 평면 영역 내의 대각 방향으로 배치함으로써, 화소 내의 가능한 범위에서 캐소드 콘택트(23)와 애노드 콘택트(24)의 거리를 떼어놓을 수 있다. 이에 의해 반도체 기판의 표면측에서, N형과 P형의 고농도층인 캐소드 콘택트(23)와 애노드 콘택트(24)가 접근함에 의해 고전계 영역(25)보다도 전계가 높아지는 것을 회피할 수가 있어서, 의도하지 않는 브레이크다운을 억제할 수 있다.
<7. 제7 실시의 형태>
도 14는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제7 실시의 형태의 구성례를 도시하고 있다.
도 14의 A는 포토 다이오드 어레이(1)의 반도체 기판의 평면도이고, 도 14의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 14의 A는 반도체 기판의 표면측에 상당하는 도 14의 B의 단면도에서의 하면의 평면도이고, 도 14의 B는 도 14의 A의 Z-Z선에서의 단면도이다.
도 14에서는 상술한 제1 내지 제6 실시의 형태와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략하고, 다른 부분에 관해 설명한다.
도 14의 제7 실시의 형태는 도 12의 제5 실시의 형태와, 도 13의 제6 실시의 형태의 양방의 특징적 구성을 구비하는 형태이다.
즉, 도 14의 제7 실시의 형태에서는 도 12의 제5 실시의 형태와 마찬가지로, STI(63)가 마련되어 있다. STI(63)는 반도체 기판의 표면측에 P+형 제1 반도체층(21)에 접속되는 애노드 콘택트(24)와, N+형 제2 반도체층(22)에 접속되는 캐소드 콘택트(23)를 전기적으로 분리한다. 또한, 도 14의 제7 실시의 형태에서는 도 13의 제6 실시의 형태와 마찬가지로, 캐소드 콘택트(23)와 애노드 콘택트(24)가, 사각형의 화소(10)의 평면 영역 내의 대각 방향으로 배치되어 있다.
이에 의해 반도체 기판의 표면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다. 또한, 반도체 기판의 표면측에서, 캐소드 콘택트(23)와 애노드 콘택트(24)가 접근함에 의해 고전계 영역(25)보다도 전계가 높아지는 것을 회피할 수가 있어서, 의도하지 않는 브레이크다운을 억제할 수 있다.
<8. 제8 실시의 형태>
도 15는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제8 실시의 형태의 구성례를 도시하고 있다.
도 15의 A는 포토 다이오드 어레이(1)의 반도체 기판의 평면도이고, 도 15의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 15의 A는 반도체 기판의 표면측에 상당하는 도 15의 B의 단면도에서의 하면의 평면도이고, 도 15의 B는 도 15의 A의 X-X선에서의 단면도이다.
도 15의 B에 도시되는 단면도에서는 반도체 기판의 이면측 계면에 암전류 억제를 위한 고정 전하막(28)이 형성되어 있고, 도 15는 이면 조사형의 구성례를 도시하고 있다.
도 15에 도시되는 제8 실시의 형태에서는 도 2에 도시한 제1 실시의 형태의 구성과 비교하여 N+형 제2 반도체층(22)과 반도체 기판의 표면과의 사이에 N+형 제2 반도체층(22)보다도 불순물 농도가 낮은 N형의 제4 반도체층(71)(이하, N-형 제4 반도체층(71)이라고 한다)이 형성되어 있다. 또한, N+형 제2 반도체층(22)과 반도체 기판의 이면과의 사이에 N+형 제2 반도체층(22)보다도 불순물 농도가 낮은 N형의 제5 반도체층(72)(이하, N-형 제5 반도체층(72)라고 한다)이 형성되어 있다. N-형 제4 반도체층(71)과 N-형 제5 반도체층(72)의 불순물 농도는 N+형 제2 반도체층(22)보다도 낮으면 좋고, 같은 농도일 필요는 없다.
N-형 제4 반도체층(71)은 평면 방향에서는 도 15의 A에 도시되는 바와 같이 N+형 제2 반도체층(22)과 P+형 제1 반도체층(21)의 사이에 동심 사각형상으로 형성되어 있다. N-형 제5 반도체층(72)은 접하는 N+형 제2 반도체층(22)과 같은 평면 영역에 형성되어 있다.
도 15의 제8 실시의 형태의 기타의 구성은 도 2에 도시한 제1 실시의 형태의 이면 조사형의 구성과 같기 때문에 설명을 생략한다.
N+형 제2 반도체층(22)과 반도체 기판의 표면과의 사이에 N+형 제2 반도체층(22)보다도 불순물 농도가 낮은 N-형 제4 반도체층(71)을 형성함에 의해 고전계 영역(25)을 형성하는 P+형 제1 반도체층(21)과 N+형 제2 반도체층(22)의 계면이 반도체 기판의 표면에 접하는 것을 회피한다. 이에 의해 반도체 기판의 표면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다.
N+형 제2 반도체층(22)과 반도체 기판의 이면과의 사이에 N+형 제2 반도체층(22)보다도 불순물 농도가 낮은 N-형 제5 반도체층(72)을 형성함에 의해 고전계 영역(25)을 형성하는 P+형 제1 반도체층(21)과 N+형 제2 반도체층(22)의 계면이 반도체 기판의 이면에 접하는 것을 회피한다. 이에 의해 반도체 기판의 이면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다.
또한, 이와 같이 N+형 제2 반도체층(22)의 기판 깊이 방향으로 인접하여 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)을 배치하는 구조는 상술한 기타의 실시의 형태에도 적용할 수 있다.
도 16은 도 3에 도시한 분리부(43)를 갖는 제2 실시의 형태의 포토 다이오드 어레이(1)에 제8 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도이다.
도 16에서는 도 3에 도시한 포토 다이오드 어레이(1)의 고전계 영역(25)을 형성하는 N+형 제2 반도체층(22)의 기판 깊이 방향의 길이가 짧아지고, N+형 제2 반도체층(22)의 기판 표면측과 이면측에 인접하여 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)이 추가되어 있다.
도 17은 도 5에 도시한 고정 전하막(29)을 갖는 제3 실시의 형태의 포토 다이오드 어레이(1)에 제8 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도이다.
도 17에서는 도 5에 도시한 포토 다이오드 어레이(1)의 고전계 영역(25)을 형성하는 N+형 제2 반도체층(22)의 기판 깊이 방향의 길이가 짧아지고, N+형 제2 반도체층(22)의 기판 표면측과 이면측에 인접하여 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)이 추가되어 있다.
도 18은 도 9에 도시한, 테이퍼형상의 분리부(43)와, 화소 중앙부에 저농도의 N-형 제3 반도체층(61)을 갖는 제4 실시의 형태의 포토 다이오드 어레이(1)에 제8 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도이다.
도 18에서는 도 9에 도시한 포토 다이오드 어레이(1)의 고전계 영역(25)을 형성하는 N+형 제2 반도체층(22)의 기판 깊이 방향의 길이가 짧아지고, N+형 제2 반도체층(22)의 기판 표면측과 이면측에 인접하여 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)이 추가되어 있다.
도 19는 도 11에 도시한 테이퍼형상의 분리부(43)와, 화소 중앙부에 저농도의 N-형 제3 반도체층(61)을 갖는 제4 실시의 형태의 포토 다이오드 어레이(1)에 제8 실시의 형태의 특징적 구성을 추가한 구성례를 도시하는 단면도이다.
도 19에서는 도 11에 도시한 포토 다이오드 어레이(1)의 고전계 영역(25)을 형성하는 N+형 제2 반도체층(22)의 기판 깊이 방향의 길이가 짧아지고, N+형 제2 반도체층(22)의 기판 표면측과 이면측에 인접하여 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)이 추가되어 있다.
도 16 내지 도 19의 어느 구성에서도, N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)을 마련함에 의해 반도체 기판의 표면 및 이면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다.
<9. 제9 실시의 형태>
도 20은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제9 실시의 형태의 구성례를 도시하고 있다.
제9 실시의 형태에 관해서는 도 15 내지 도 19에서 도시한 제8 실시의 형태와 비교하여 설명한다.
도 20에 도시되는 제9 실시의 형태에 관한 포토 다이오드 어레이(1)에서는 도 15에 도시한 제8 실시의 형태에서 N+형 제2 반도체층(22)의 기판 표면측과 기판 이면측에 인접하여 형성되어 있던 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)의 영역에 P+형 제1 반도체층(21)보다도 불순물 농도가 낮은 P형의 제6 반도체층(81)(이하, P-형 제6 반도체층(81)이라고 한다) 및 제7 반도체층(82)(이하, P-형 제7 반도체층(82)라고 한다)이 형성되어 있다.
또한, P-형 제6 반도체층(81)과 N+형 제2 반도체층(22)과의 사이에 저농도의 N형(N-형)의 제8 반도체층(83)(이하, N-형 제8 반도체층(83)이라고 한다)이 얇은 막두께로 삽입되어 있는데, 이 N-형 제8 반도체층(83)은 P-형 제6 반도체층(81)으로 치환하여도 좋다.
또한, P-형 제7 반도체층(82)의 평면 방향 내측에 저농도의 N형(N-형)의 제9 반도체층(84)(이하, N-형 제9 반도체층(84)라고 한다)이 형성되어 있는데, 이 N-형 제9 반도체층(84)은 P-형 제7 반도체층(82)으로 치환하여도 좋다.
도 21에 도시되는 제9 실시의 형태에 관한 포토 다이오드 어레이(1)는 도 16에 도시한 제8 실시의 형태의 구성례에 대응한다. 도 16의 N+형 제2 반도체층(22)의 기판 표면측과 이면측에 인접하여 형성되어 있던 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)이 도 21에서는 P-형 제6 반도체층(81) 및 P-형 제7 반도체층(82)과, N-형 제8 반도체층(83) 및 N-형 제9 반도체층(84)으로 치환되어 있다.
도 22에 도시되는 제9 실시의 형태에 관한 포토 다이오드 어레이(1)는 도 17에 도시한 제8 실시의 형태의 구성례에 대응한다. 도 17의 N+형 제2 반도체층(22)의 기판 표면측과 이면측에 인접하여 형성되어 있던 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)이 도 22에서는 P-형 제6 반도체층(81) 및 P-형 제7 반도체층(82)과, N-형 제8 반도체층(83) 및 N-형 제9 반도체층(84)으로 치환되어 있다.
도 23에 도시되는 제9 실시의 형태에 관한 포토 다이오드 어레이(1)는 도 18에 도시한 제8 실시의 형태의 구성례에 대응한다. 도 18의 N+형 제2 반도체층(22)의 기판 표면측과 이면측에 인접하여 형성되어 있던 N-형 제4 반도체층(71) 및 N-형 제5 반도체층(72)이 도 23에서는 P-형 제6 반도체층(81) 및 P-형 제7 반도체층(82)과, N-형 제8 반도체층(83) 및 N-형 제9 반도체층(84)으로 치환되어 있다. 또한, 도 23에서, N-형 제9 반도체층(84)은 동형 및 동농도의 N-형 제3 반도체층(61)으로서 도시되어 있다.
도 24에 도시되는 제9 실시의 형태에 관한 포토 다이오드 어레이(1)는 도 19에 도시한 제8 실시의 형태의 구성례에 대응한다. 도 19의 N+형 제2 반도체층(22)의 기판 표면측에 인접하여 형성되어 있던 N-형 제4 반도체층(71)이 도 24에서는 P-형 제6 반도체층(81)으로 치환되어 있다.
또한, 도 21 내지 도 23에서, N-형 제8 반도체층(83) 및-형 제9 반도체층(84)을 각각, P-형 제6 반도체층(81) 및 P-형 제7 반도체층(82)으로 치환하여도 좋은 점은 도 20과 마찬가지이다.
도 21 내지 도 24의 제9 실시의 형태에 의하면, N+형 제2 반도체층(22)과 반도체 기판의 표면과의 사이에 N+형 제2 반도체층(22)보다도 불순물 농도가 낮은 P-형 제6 반도체층(81)을 형성함에 의해 고전계 영역(25)을 형성하는 P+형 제1 반도체층(21)과 N+형 제2 반도체층(22)의 계면이 반도체 기판의 표면에 접하는 것을 회피한다. 이에 의해 반도체 기판의 표면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다.
N+형 제2 반도체층(22)과 반도체 기판의 이면과의 사이에 N+형 제2 반도체층(22)보다도 불순물 농도가 낮은 P-형 제7 반도체층(82)을 형성함에 의해 고전계 영역(25)을 형성하는 P+형 제1 반도체층(21)과 N+형 제2 반도체층(22)의 계면이 반도체 기판의 이면에 접하는 것을 회피한다. 이에 의해 반도체 기판의 이면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다.
<10. 제10 실시의 형태>
도 25는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제10 실시의 형태의 구성례를 도시하고 있다.
도 25의 A는 포토 다이오드 어레이(1)의 반도체 기판의 평면도이고, 도 25의 B는 포토 다이오드 어레이(1)의 반도체 기판의 단면도이다. 도 25의 A는 반도체 기판의 표면측에 상당하는 도 25의 B의 단면도에서의 하면의 평면도이고, 도 25의 B는 도 25의 A의 X-X선에서의 단면도이다.
도 25에 도시되는 제10 실시의 형태는 도 21에 도시한 제9 실시의 형태와 비교하여 N+형 제2 반도체층(22)의 영역 내의 농도 분포가 다르다.
구체적으로는 도 21에 도시한 제9 실시의 형태에서는 N+형 제2 반도체층(22)의 영역 내의 불순물 농도가, 균일하게 형성되어 있다.
이에 대해 도 25의 제10 실시의 형태에서는 기판 깊이 방향에 대해서는 기판 이면부터 기판 표면을 향하여 불순물 농도가 진하게 되어, 기판 표면에서, 캐소드 콘택트(23)의 불순물 농도가 된다. 또한, 기판 깊이 방향으로 직교하는 평면 방향에 대해서는 화소 중앙부로부터, 화소 경계를 향하여 불순물 농도가 진하게 되어, P+형 제1 반도체층(21)과 N+형 제2 반도체층(22)과의 계면에서는 고전계 영역(25)을 형성하는데 충분한 고농도로 되어 있다.
평면 방향으로 전위 구배를 형성함에 의해 도 7 등에서 도시한 제4 실시의 형태와 마찬가지로, 입사광의 광전 변환에 의해 발생한 전하를 고전계 영역(25)에 효율적으로 취입할 수 있다.
또한, 기판 깊이 방향으로 전위 구배를 형성함에 의해 고전계 영역(25)에서 증배된 전하를 캐소드 콘택트(23)에 효율적으로 수집할 수 있다.
<11. 제11 실시의 형태>
도 26은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제11 실시의 형태의 구성례를 도시하고 있다.
제11 실시의 형태에 관해서는 도 20 내지 도 24에서 도시한 제9 실시의 형태와 비교하여 설명한다.
도 26에 도시되는 제11 실시의 형태에 관한 포토 다이오드 어레이(1)에서는 도 20에 도시한 제9 실시의 형태에서, N+형 제2 반도체층(22)의 기판 이면측에 인접하여 형성되어 있던 P-형 제7 반도체층(82) 및 N-형 제9 반도체층(84)이 저농도의 N형(N-형)의 제10 반도체층(91)(이하, N-형 제10 반도체층(91)이라고 한다)으로 치환되어 있다. N-형 제10 반도체층(91)은 도 20의 P-형 제7 반도체층(82) 및 N-형 제9 반도체층(84)보다도, 기판 깊이 방향의 두께가 두껍게 형성되어 있고, 그 만큼, 고전계 영역(25)의 기판 깊이 방향의 영역 길이가 짧게 형성되어 있다.
이와 같이 고전계 영역(25)의 기판 깊이 방향의 영역 길이를 짧게 형성하고, 기판 표면 및 기판 이면부터 떨어지게 함으로서 고전계 영역(25)을 형성하는 P+형 제1 반도체층(21)과 N+형 제2 반도체층(22)의 계면이 반도체 기판의 표면 및 이면에 접하는 것을 회피한다. 이에 의해 반도체 기판의 표면 및 이면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다.
도 27에 도시되는 제11 실시의 형태에 관한 포토 다이오드 어레이(1)는 도 21에 도시한 제9 실시의 형태의 구성례에 대응한다. 도 21에서 N+형 제2 반도체층(22)의 기판 이면측에 인접하여 형성되어 있던 P-형 제7 반도체층(82) 및 N-형 제9 반도체층(84)이 도 27에서는 N-형 제10 반도체층(91)으로 치환되어 있다. 또한, 화소(10)의 경계에 형성되어 있는 분리부(43)가, 기판 표면측부터, 고전계 영역(25)의 기판 깊이 방향의 영역 길이에 대응하여 형성되어 있다.
도 28에 도시되는 제11 실시의 형태에 관한 포토 다이오드 어레이(1)는 도 22에 도시한 제9 실시의 형태의 구성례에 대응한다. 도 22에서 화소(10)의 경계에 형성되어 있는 분리부(43)가, 도 28에서는 기판 이면측부터, 고전계 영역(25)의 기판 깊이 방향의 영역 길이에 대응하여 형성되어 있다.
도 29에 도시되는 제11 실시의 형태에 관한 포토 다이오드 어레이(1)는 도 23에 도시한 제9 실시의 형태의 구성례에 대응한다. 도 23에서 N+형 제2 반도체층(22)의 기판 이면측에 인접하여 형성되어 있던 N-형 제3 반도체층(61) 및 P-형 제7 반도체층(82)이 도 29에서는 N-형 제10 반도체층(91)으로 치환되어 있다. 또한, 화소(10)의 경계에 형성되어 있는 분리부(43)가, 기판 표면측부터, 고전계 영역(25)의 기판 깊이 방향의 영역 길이에 대응하여 형성되어 있다.
도 30에 도시되는 제11 실시의 형태에 관한 포토 다이오드 어레이(1)는 도 24에 도시한 제9 실시의 형태의 구성례에 대응한다. 도 23에서 N+형 제2 반도체층(22)의 기판 이면측에 인접하여 형성되어 있던 N-형 제5 반도체층(72)이 도 30에서는 P-형 제7 반도체층(82)으로 치환되어 있다. 또한, 화소(10)의 경계에 형성되어 있는 분리부(43)가, 기판 이면측부터, 고전계 영역(25)의 기판 깊이 방향의 영역 길이에 대응하여 형성되어 있다.
도 26 내지 도 30의 제11 실시의 형태에 의하면, 고전계 영역(25)의 기판 깊이 방향의 영역 길이를 짧게 형성하고, 기판 표면 및 기판 이면부터 떨어지게 함으로서 고전계 영역(25)을 형성하는 P+형 제1 반도체층(21)과 N+형 제2 반도체층(22)의 계면이 반도체 기판의 표면 및 이면에 접하는 것을 회피한다. 이에 의해 반도체 기판의 표면 및 이면에서 발생하는 암전류가 증배되는 것을 억제할 수 있다. 고전계 영역(25)의 영역 면적이 작아질수록 DCR이 개선될 수 있기 때문에 DCR을 향상시킬 수 있다.
<12. 제12 실시의 형태>
도 31 내지 도 38에서 설명하는 제12 내지 제15 실시의 형태는 광의 입사면측에 OCL(On Chip Lenz)을 추가한 구성례를 도시하고 있다. 도 31 내지 도 38에서, 반도체 기판 내의 구성에 관해서는 도 21에 도시한 제9 실시의 형태의 구성을 채용한 예로 설명하지만, 기타의 실시의 형태의 구성도 채용 가능하다.
도 31은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제12 실시의 형태의 구성례를 도시하고 있다.
도 31의 A는 포토 다이오드 어레이(1)의 반도체 기판의 표면측의 평면도이고, 도 31의 B는 도 31의 A의 X-X선에서의 단면도이다.
도 31의 제12 실시의 형태에서는 배선층(102)이 형성된 반도체 기판의 표면측에 OCL(101)이 1화소 단위로 형성되어 있다. 따라서 도 31의 포토 다이오드 어레이(1)는 광의 입사면이 반도체 기판의 표면인 표면 조사형의 예이다. 또한, 도 31의 A의 평면도에서는 배선층(102)의 도시는 생략되어 있다.
이와 같이 광의 입사면측에 OCL(101)을 형성함으로써, 입사광을, 고전계 영역(25)에 효율적으로 취입할 수 있고, 감도를 향상시킬 수 있다.
도 32는 이면 조사형으로 한 경우의 제12 실시의 형태에 관한 포토 다이오드 어레이(1)의 구성례를 도시하고 있다.
제12 실시의 형태에서, 광의 입사면을 반도체 기판의 이면으로 한 경우, 이면의 고정 전하막(28)의 상면에 OCL(101)이 1화소 단위로 형성된다. 반도체 기판 이면의 화소 경계에는 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등의 금속재료를 사용한 화소 사이 차광막(103)도 마련되어 있다.
광의 입사면이 반도체 기판의 이면인 이면 조사형으로 한 경우에는 광로상에 배선층(102)이 존재하지 않기 때문에 배선층(102)에 의한 광의 비네팅(ケラレ)을 억제할 수 있고, 또한 감도를 향상시킬 수 있다.
<13. 제13 실시의 형태>
도 33은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제13 실시의 형태의 구성례를 도시하고 있다.
도 33의 A는 포토 다이오드 어레이(1)의 반도체 기판의 표면측의 평면도에 OCL을 겹친 도면이고, 도 33의 B는 도 33의 A의 X-X선에서의 단면도이다.
도 33의 제13 실시의 형태는 광의 입사면이 반도체 기판의 이면인 이면 조사형의 예이고, 도 32에 도시한 이면 조사형의 제12 실시의 형태와는 OCL의 구성이 다르다.
구체적으로는 도 32의 제12 실시의 형태에서는 1화소에 대해 1개의 OCL(101)이 형성되어 있었음에 대해 도 33의 제13 실시의 형태에서는 1화소에 대해 2×2(2행2열)의 4개의 OCL(111)이 형성되어 있다.
이와 같이 1화소에 대해 복수의 OCL(111)을 형성하는 구성으로 함으로써, 입사광을, 화소 경계의 부근에 형성되는 고전계 영역(25)에 모을 수 있다. 즉, 입사광을 고전계 영역(25)에 효율적으로 취입할 수 있기 때문에 감도를 향상시킬 수 있다.
또한, 도 33은 1화소에 대해 4개의 OCL(111)을 배치한 예이지만, 1화소에 대해 배치하는 OCL(111)의 개수 및 배열은 이것으로 한정되지 않고, 임의이다.
<14. 제14 실시의 형태>
도 34는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제14 실시의 형태의 구성례를 도시하고 있다.
도 34의 A는 포토 다이오드 어레이(1)의 반도체 기판의 표면측의 평면도에 OCL을 겹친 도면이고, 도 34의 B는 도 34의 A의 X-X선에서의 단면도이다.
도 34의 제14 실시의 형태는 광의 입사면이 반도체 기판의 이면인 이면 조사형의 예이고, 도 32에 도시한 이면 조사형의 제12 실시의 형태와는 OCL의 구성이 다르다.
구체적으로는 도 32의 제12 실시의 형태에서는 1화소에 대해 1개의 OCL(101)이 형성되어 있었음에 대해 도 34의 제14 실시의 형태에서는 2×2의 4화소에 대해 1개의 OCL(121)이 형성되어 있다.
이와 같이 복수 화소에 대해 1개의 OCL(121)을 형성하는 구성으로 함으로써, 고전계 영역(25)의 면적을 늘릴 수 있고, 광의 이용 효율을 향상시킬 수 있다.
또한, 포토 다이오드 어레이(1)를 복수 화소에 대해 1개의 OCL(121)을 형성하는 구성으로 한 경우, 도 35에 도시되는 바와 같이 1개의 OCL(121)의 하방의 분리부(43)에는 금속막(42)을 매립하지 않는 것이 바람직하다. 도 34와 도 35는 1개의 OCL(121)의 하방의 분리부(43)에 금속막(42)을 갖는지 아닌지만이 다르다. 2×2의 4화소에 대해 1개의 OCL(121)이 형성되는 배치인 경우, 도 34의 A에 도시되는 바와 같이 OCL(121)의 외주를 둘러싸는 2×2의 사각형의 분리부(43)에는 금속막(42)이 매립되어 있는데, OCL(121) 하방이 되는 2×2의 사각형의 내측의 분리부(43)에는 금속막(42)이 생략되어 있다. 이에 의해 OCL(121)에서 집광된 광의 비네팅을 억제할 수 있다.
도 34 및 도 35는 2×2의 4화소에 대해 1개의 OCL(121)을 배치한 예이지만, 1개의 OCL(121)을 배치하는 화소(10)의 개수 및 배열은 이것으로 한정되지 않고, 임의이다.
예를 들면, 도 36은 1×2(1행2열)의 2화소에 대해 1개의 OCL(121)을 배치한 예를 도시하고 있다. 이 경우, 1개의 OCL(121)의 평면 형상이 개략 장방형이 된다.
도 36에서도, 1개의 OCL(121)의 외주를 둘러싸는 1×2화소의 사각형의 분리부(43)에는 금속막(42)이 매립되어 있는데, OCL(121) 하방이 되는 1×2화소의 사각형의 내측의 분리부(43)에는 금속막(42)이 생략되어 있다. 이에 의해 OCL(121)에서 집광된 광의 비네팅(vignetting)을 억제할 수 있다.
또한, 복수 화소에 대해 1개의 OCL(121)을 배치하는 경우의 화소(10)의 평면 형상도, 정방형 이외의 형상, 예를 들면, 장방형이나 원형이라도 좋다.
도 37은 화소(10)의 평면 형상이 장방형이고, 장방형의 화소(10)의 2화소에 대해 1개의 OCL(121)을 배치한 예를 도시하고 있다. 이 경우, 1개의 OCL(121)의 평면 형상이 개략 정방형이 된다.
도 37에서도, 1개의 OCL(121)의 외주를 둘러싸는 1×2화소의 사각형의 분리부(43)에는 금속막(42)이 매립되어 있는데, OCL(121) 하방이 되는 1×2화소의 사각형의 내측의 분리부(43)에는 금속막(42)이 생략되어 있다. 이에 의해 OCL(121)에서 집광된 광의 비네팅을 억제할 수 있다.
<15. 제15 실시의 형태>
도 38은 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제15 실시의 형태의 구성례를 도시하고 있다.
도 38의 A는 포토 다이오드 어레이(1)의 반도체 기판의 표면측의 평면도에 OCL을 겹친 도면이고, 도 38의 B는 도 38의 A의 X-X선에서의 단면도이다.
도 38의 제14 실시의 형태는 1화소마다 1개의 OCL(101)이 형성된 이면 조사형의 포토 다이오드 어레이(1)인 도 32의 제12 실시의 형태와, 반도체 기판의 표면측에 형성된 배선층(102) 내의 구성이 다르다.
구체적으로는 도 38의 배선층(102)에서는 2×2의 4화소에서 광전 변환된 광신호가, 1화소의 신호로서 출력되도록 2×2의 4화소 단위로, 캐소드 콘택트(23)끼리가 접속됨과 함께, 애노드 콘택트(24)끼리가 접속되어 있다.
이와 같이 인접하는 복수 화소로 하나의 신호 출력으로 함으로써, 고감도화를 도모할 수 있다.
<16. 제16 실시의 형태>
도 39는 본 기술을 적용한 광검출 소자로서의 포토 다이오드 어레이의 제16 실시의 형태의 구성례를 도시하고 있다.
도 39에 도시되는 제16 실시의 형태는 도 17에 도시한 제8 실시의 형태의 구성에 판독 회로 영역을, 반도체 기판의 표면측에 추가한 구성이다.
구체적으로는 도 39의 제16 실시의 형태에서는 도 17에 도시한 제8 실시의 형태에서의 N-형 제4 반도체층(71)이 확장되어 있고, 그 N-형 제4 반도체층(71) 내에 N-형 제4 반도체층(71)과 반대의 도전형(P형)의 낮은 불순물 농도로, 웰(151)(이하, P-형 웰(151)이라고 한다)이 형성되어 있다. P-형 웰(151)에는 2개의 소스·드레인 영역(152)과 게이트 전극(153)으로 이루어지는 트랜지스터(Tr1)가 형성되어 있다. 2개의 소스·드레인 영역(152)의 일방은 도면 중, 우측의 캐소드 콘택트(23)와 접속되어 있다. 도면 중, 좌측의 캐소드 콘택트(23)는 부도시의 P-형 웰(151)의 트랜지스터(Tr1)와 접속되어 있다.
이와 같이 복수의 트랜지스터로 이루어지는 판독 회로 영역과 고전계 영역(25)을 기판 깊이 방향으로 세로로 쌓음으로써 판독 회로 영역과 고전계 영역(25)을 평면 방향으로 나열한 구성과 비교하여 면적 이용 효율을 높이고, 화소 사이즈를 작게 할 수 있다.
판독 회로 영역은 복수 화소에서 공유되어도 좋다.
도 40은 판독 회로 영역이 복수 화소에서 공유되는 경우의 구성례를 도시하고 있다.
도 40의 A는 판독 회로 영역이 복수 화소에서 공유되는 경우의 포토 다이오드 어레이(1)의 반도체 기판의 단면도이고, 도 40의 B는 판독 회로 영역이 복수 화소에서 공유되는 경우의 포토 다이오드 어레이(1)의 평면도이다. 도 40의 A의 단면도는 도 40의 B의 1점쇄선으로 도시되는 부분에 상당한다.
도 40의 A에 도시되는 바와 같이 도 39에서의 트랜지스터(Tr1)의 2개의 소스·드레인 영역(152)의 일방이 N+형 제2 반도체층(22)으로 치환되고, N+형 제2 반도체층(22)의 상면에 암전류 억제를 위한 피닝층(171)이 형성되어 있다. 피닝층(171)은 N+형 제2 반도체층(22)과 반대의 도전형인 P형의 반도체층으로 형성된다. 트랜지스터(Tr1)의 게이트 전극(153)에 공급되는 전압을 제어함에 의해 N+형 제2 반도체층(22)에 대한 신호의 축적과 판독이 전환된다.
도 40의 B에 도시되는 바와 같이 트랜지스터(Tr1)는 2×2(2행2열)의 4화소의 중앙부에 배치되고, 4화소에서 공유된다. 또한, 4×2(4행2열)의 8화소의 네모퉁이에 애노드 콘택트(24)가 배치되고, 4×2의 8화소의 중앙부에 P-형 웰(151)의 전압을 제어하는 콘택트(172)가 배치된다. 콘택트(172)에는 예를 들면, 0 등의 소정의 전압이 공급된다. 4×2의 8화소의 외주부에는 신호 판독용의 트랜지스터(Tr1) 이외의 복수의 제어용 트랜지스터(Tr2)가 배치된다.
이와 같이 판독 회로 영역과 고전계 영역(25)을 기판 깊이 방향으로 세로로 쌓는 구성에 있어서, 판독 회로 영역을 복수 화소에서 공유함으로써, 더욱 면적 이용 효율을 높이고 화소 사이즈를 작게 할 수 있다.
<17. 제1의 제조 방법>
다음에 도 41을 참조하여 포토 다이오드 어레이(1)의 반도체 기판에 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)을 형성하는 제1의 제조 방법에 관해 설명한다. 이 제1의 제조 방법은 예를 들면, 도 1 및 도 2에 도시한 제1 실시의 형태에 적용할 수 있다.
처음에 인(P) 등의 N형 불순물의 이온 주입을 반도체 기판의 깊이 방향으로 복수회 행함에 의해 N+형의 웰(211)(이하, N+형 웰(211)이라고 한다)이 형성된다.
다음에 P+형 제1 반도체층(21)의 형성 영역에 맞추어서 패터닝된 마스크(212)를 이용하여 보론(B) 등의 P형 불순물의 이온 주입을 반도체 기판의 깊이 방향으로 복수회 행함에 의해 P+형 제1 반도체층(21)이 형성된다. P+형 제1 반도체층(21)이 형성되는 영역은 예를 들면, 도 1의 A의 평면도와 같이 화소(10)의 경계 및 그 부근의 외주부에 상당한다. 형성된 P+형 제1 반도체층(21) 이외의 N+형 웰(211)의 영역이 N+형 제2 반도체층(22)이 된다. 이상에 의해 반도체 기판의 깊이 방향으로 고전계 영역(25)을 형성할 수 있다.
반도체 기판의 깊이 방향으로 이온 주입을 복수회 행함에 의해 N+형 웰(211) 및 P+형 제1 반도체층(21)을 형성하는 방법에서는 도 41에서 농담으로 도시되는 바와 같이 N+형 웰(211) 및 P+형 제1 반도체층(21)의 각 영역에서 깊이 방향으로 농도차가 발생하는데, N+형 웰(211)의 불순물 농도는 예를 들면 1015 내지 1017/㎤ 정도로 제어되는 것이 바람직하다. 또한, P+형 제1 반도체층(21)의 불순물 농도로서는 N+형 웰(211)의 불순물 농도보다도 높은 농도가 바람직하다.
그 후, 이면측 계면의 전 영역에 P형 불순물이 이온 주입됨에 의해 이면측 계면의 전 영역에 P+형 제1 반도체층(21)이 형성되다. 또한, P형 불순물의 이온 주입은 이면측 계면의 전 영역이 아니라, 마스크를 이용하여 N+형 제2 반도체층(22)의 영역만이라도 좋다. 또는 또한, 도 2에 도시한 바와 같이 이면측 계면에 암전류 억제를 위한 고정 전하막(28)을 형성하는 경우에는 고정 전하막(28)에 정공이 축적되기 때문에 이면측 계면의 전 영역을 P+형 제1 반도체층(21)으로 하지 않고, 고정 전하막(28)을 추가 형성하여도 좋다.
다음에 반도체 기판의 표면측 계면에 캐소드 콘택트(23) 및 애노드 콘택트(24)가 형성된다.
이상과 같이 하여 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)을 형성할 수 있다.
<18. 제2의 제조 방법>
다음에 도 42를 참조하여 포토 다이오드 어레이(1)의 반도체 기판에 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)을 형성하는 제2의 제조 방법에 관해 설명한다. 이 제2의 제조 방법은 도 3의 제2 실시의 형태와 같이 화소(10)의 경계에 분리부(43)를 마련하는 경우에 적용할 수 있다.
처음에 인(P) 등의 N형 불순물의 이온 주입을 반도체 기판의 깊이 방향으로 복수회 행함에 의해 N+형의 웰(221)(이하, N+형 웰(221)이라고 한다)이 형성된다.
다음에 N+형 웰(221) 내의 화소(10)의 경계 및 그 부근의 외주부에 상당하는 영역의 기판 깊이 방향으로, P형의 이온을 포함하는 산화막(222)이 매립되고, 열확산에 의해 P+형 제1 반도체층(21)이 형성된다. 형성된 P+형 제1 반도체층(21) 이외의 N+형 웰(221)의 영역이 N+형 제2 반도체층(22)이 된다. 이상에 의해 반도체 기판의 깊이 방향으로 고전계 영역(25)을 형성할 수 있다.
N+형 웰(221)의 불순물 농도는 예를 들면 1015 내지 1017/㎤ 정도로 제어되는 것이 바람직하다. 또한, P+형 제1 반도체층(21)의 불순물 농도로서는 N+형 웰(221)의 불순물 농도보다도 높은 농도가 바람직하다. 열확산에 의해 형성된 P+형 제1 반도체층(21)은 기판 깊이 방향에 직교하는 횡방향으로, 캐리어 이동에 영향이 없는 범위 내에서 농도차가 발생하여도 좋다.
그 후의 공정은 도 41을 참조하여 설명한 제1의 제조 방법과 마찬가지이다.
즉, 이면측 계면의 전 영역, 또는 N+형 제2 반도체층(22)의 영역에만, P형 불순물이 이온 주입되고, 이면측 계면의 전 영역에 P+형 제1 반도체층(21)이 형성된다. 또는 또한, 이면측 계면의 전 영역을 P+형 제1 반도체층(21)으로 하는 공정은 생략되고, 이면 계면에 고정 전하막(28)이 형성된다. 그리고, 반도체 기판의 표면측 계면에 캐소드 콘택트(23) 및 애노드 콘택트(24)가 형성된다.
산화막(222)은 분리부(43)를 구성하는 절연막(41)으로서 그대로 남겨진다. 분리부(43)로서 절연막(41)의 내측에 금속막(42)을 마련하는 경우에는 또한, 절연막(41)으로서의 산화막(222)의 일부를 개구하여 금속재료가 매립된다.
<19. 제3의 제조 방법>
다음에 도 43을 참조하여 포토 다이오드 어레이(1)의 반도체 기판에 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)을 형성하는 제3의 제조 방법에 관해 설명한다. 이 제3의 제조 방법도, 화소(10)의 경계에 분리부(43)를 마련하는 경우의 제조 방법이다.
도 42에서 설명한 제2의 제조 방법에서는 최초에 인(P) 등의 N형 불순물의 이온 주입을 반도체 기판의 깊이 방향으로 복수회 행함에 의해 N+형 웰(221)을 형성하였다. 제3의 제조 방법에서는 반도체 기판에 N+형 웰(221)을 형성하는 대신에 고농도의 N형(N+)의 반도체 기판(231)이 사용된다. 그 이외의 방법은 도 41에서 설명한 제2의 제조 방법과 마찬가지이다.
N+형의 반도체 기판(231)의 불순물 농도는 예를 들면 1015 내지 1017/㎤ 정도로 제어되는 것이 바람직하고, P+형 제1 반도체층(21)의 불순물 농도로서는 N+형의 반도체 기판(231)의 불순물 농도보다도 높은 농도가 바람직하다. 열확산에 의해 형성된 P+형 제1 반도체층(21)은 기판 깊이 방향에 직교하는 횡방향으로, 캐리어 이동에 영향이 없는 범위 내에서 농도차가 발생한다.
그 후의 공정은 도 41에서 설명한 제1의 제조 방법과 마찬가지이다.
<20. 제4의 제조 방법>
다음에 도 44를 참조하여 포토 다이오드 어레이(1)의 반도체 기판에 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)을 형성하는 제4의 제조 방법에 관해 설명한다. 이 제4의 제조 방법도, 화소(10)의 경계에 분리부(43)를 마련하는 경우의 제조 방법이다.
처음에 반도체 기판(261)에 대해 화소(10)의 경계 및 그 부근의 외주부에 상당하는 영역의 기판 깊이 방향으로, N형의 이온을 포함하는 제1 산화막(262)이 매립되고, 열확산에 의해 N+형의 반도체층(263)이 형성된다.
다음에 형성된 N형의 이온을 포함하는 제1 산화막(262)이 제거되고, 그 제거된 부분에 P형의 이온을 포함하는 제2 산화막(264)이 매립되고, 열확산에 의해 P+형의 반도체층(21)이 형성된다. 형성된 P+형 제1 반도체층(21) 이외의 N+형의 반도체층(263)의 영역이 N+형 제2 반도체층(22)이 된다. 이상에 의해 반도체 기판의 깊이 방향으로 고전계 영역(25)을 형성할 수 있다.
N+형 제2 반도체층(22)의 불순물 농도는 예를 들면 1015 내지 1017/㎤ 정도로 제어되는 것이 바람직하고, P+형 제1 반도체층(21)의 불순물 농도로서는 N+형 제2 반도체층(22)의 불순물 농도보다도 높은 농도가 바람직하다. 열확산에 의해 형성된 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)은 기판 깊이 방향에 직교하는 횡방향으로, 캐리어 이동에 영향이 없는 범위 내에서 농도차가 발생하여도 좋다.
그 후의 공정은 도 41에서 설명한 제1의 제조 방법과 마찬가지이다.
<21. 제5의 제조 방법>
다음에 도 45를 참조하여 포토 다이오드 어레이(1)의 반도체 기판에 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)을 형성하는 제5의 제조 방법에 관해 설명한다. 이 제5의 제조 방법도, 화소(10)의 경계에 분리부(43)를 마련하는 경우의 제조 방법이다.
처음에 반도체 기판(261)에 대해 화소(10)의 경계 및 그 부근의 외주부에 상당하는 영역의 기판 깊이 방향으로, N형의 이온을 포함하는 제1 산화막(262)이 매립된다.
다음에 반도체 기판(261)에 대해 화소(10)의 경계 및 그 부근의 외주부에 상당하는 영역의 기판 깊이 방향으로, P형의 이온을 포함하는 제2 산화막(264)이 매립된다. P형의 이온을 포함하는 제2 산화막(264)이 매립되는 영역은 N형의 이온을 포함하는 제1 산화막(262)을 매립한 영역과 다른 영역이고, N형의 이온을 포함하는 제1 산화막(262)이 매립된 영역과, P형의 이온을 포함하는 제2 산화막(264)이 매립된 영역의 각각이 분리부(43)의 절연막(41)의 영역에 대응한다.
다음에 열확산을 행함에 의해 P+형의 반도체층(21)과 N+형 제2 반도체층(22)이 형성된다. 이상에 의해 반도체 기판의 깊이 방향으로 고전계 영역(25)을 형성할 수 있다.
N+형 제2 반도체층(22)의 불순물 농도는 바람직하게는 예를 들면 1015 내지 1017/㎤ 정도로 제어되고, P+형 제1 반도체층(21)의 불순물 농도로서는 N+형 제2 반도체층(22)의 불순물 농도보다도 높은 농도가 바람직하다. 열확산에 의해 형성된 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)은 기판 깊이 방향에 직교하는 횡방향으로, 캐리어 이동에 영향이 없는 범위 내에서 농도차가 발생하여도 좋다.
그 후의 공정은 도 41에서 설명한 제1의 제조 방법과 마찬가지이다.
<22. 제6의 제조 방법>
다음에 도 46을 참조하여 포토 다이오드 어레이(1)의 반도체 기판에 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)을 형성하는 제6의 제조 방법에 관해 설명한다. 이 제6의 제조 방법은 도 9에 도시한 제4 실시의 형태와 같이 테이퍼형상의 분리부(43)를 기판 표면측부터 파들어가 형성하는 경우의 제조 방법이다.
처음에 도 46의 A에 도시되는 바와 같이 저농도의 N형(N-)의 반도체 기판(281)의 표면측부터 소정의 깊이로 파들어감에 의해 트렌치(282)가 형성된다. 트렌치(282)는 표면측의 개구면적이 넓고, 저부가 되는 이면측의 개구면적이 좁은 테이퍼형상으로 제작된다.
다음에 도 46의 B에 도시되는 바와 같이 트렌치(282)의 측면부터, 인(P) 등의 N형 불순물의 이온 주입을 행함에 의해 N+형 제2 반도체층(22)이 트렌치(282)의 측면에 따라 형성된다.
다음에 도 46의 C에 도시되는 바와 같이 트렌치(282)의 측면부터, N+형 제2 반도체층(22)보다도 얕은 기판 내에 보론(B) 등의 P형 불순물의 이온 주입을 행함에 의해 P+형 제1 반도체층(21)이 형성된다. 이온 주입에는 예를 들면, 플라즈마 도핑에 의해 얕게 타입(打入)함으로써, 전계를 보다 붙이기 쉽게 할 수 있다.
다음에 도 46의 D에 도시되는 바와 같이 트렌치(282)의 내부에 산화막(41)을 매립함에 의해 분리부(43)가 형성된다. 분리부(43)로서 금속막(42)도 마련하는 경우에는 산화막(41)을 매립한 후에 산화막(41)의 일부를 개구하여 금속막(42)이 매립된다.
그 후의 공정은 도 41에서 설명한 제1의 제조 방법과 마찬가지이다.
<23. 제7의 제조 방법>
다음에 도 47 및 도 48을 참조하여 포토 다이오드 어레이(1)의 반도체 기판에 P+형 제1 반도체층(21) 및 N+형 제2 반도체층(22)을 형성하는 제7의 제조 방법에 관해 설명한다. 이 제7의 제조 방법은 도 24에 도시한 제9 실시의 형태와 같이 테이퍼형상의 분리부(43)를 기판 이면측부터 파들어가 형성하는 경우의 제조 방법이다.
테이퍼형상의 분리부(43)를 기판 이면측부터 파들어가 형성하는 경우, 예를 들면, 도 47의 A에 도시되는 바와 같이 저농도의 N형(N-)의 반도체 기판(301)의 표면측에 캐소드 콘택트(23), 애노드 콘택트(24), 애노드 콘택트(24)의 주위의 P-형 제6 반도체층(81) 등이 최초에 형성된다. 그 후, 캐소드 콘택트(23) 및 애노드 콘택트(24) 등이 형성되는 기판 표면상에 배선층(302)이 형성된다.
배선층(302)을 형성한 후, 도 47의 B에 도시되는 바와 같이 반도체 기판(301)의 상하가 반전되고, 반도체 기판(301)의 이면측부터, 소정의 깊이로 트렌치(311)가 형성된다.
다음에 도 47의 C에 도시되는 바와 같이 트렌치(311)의 측면부터, 인(P) 등의 N형 불순물의 이온 주입을 행함에 의해 N+형 제2 반도체층(22)이 형성된다.
다음에 도 48의 A에 도시되는 바와 같이 트렌치(311)의 측면부터, N+형 제2 반도체층(22)보다도 얕은 기판 내에 보론(B) 등의 P형 불순물의 이온 주입을 행함에 의해 P+형 제1 반도체층(21)이 형성된다. 이온 주입에는 예를 들면, 플라즈마 도핑에 의해 얕게 타입함으로써, 전계를 보다 붙이기 쉽게 할 수 있다.
다음에 도 48의 B에 도시되는 바와 같이 트렌치(311)의 측면 및 저면과, 트렌치(311)가 형성되지 않은 반도체 기판(301)의 이면 계면에 고정 전하막(29)이 형성된다. 이 고정 전하막(29)은 예를 들면, HfO2, Al2O3 등의 막이 된다.
다음에 도 48의 C에 도시되는 바와 같이 트렌치(311)의 내부에 산화막(41)이 매립되어, 분리부(43)가 형성된다. 분리부(43)로서 금속막(42)도 마련하는 경우에는 산화막(41)을 매립한 후에 산화막(41)의 일부를 개구하여 금속막(42)이 매립된다.
이상과 같이 하여 기판 이면측부터 형성하는 테이퍼형상의 분리부(43)를 갖는 포토 다이오드 어레이(1)를 제조할 수 있다.
<24. 정리>
이상 설명한 바와 같이 제1 내지 제16 실시의 형태에 관한 포토 다이오드 어레이(1)는 매트릭스형상으로 배치된 복수의 화소(10)를 구비하고, 화소 경계 근방의 외주부에 형성된 제1 도전형(예를 들면, P형)의 제1 반도체층(P+형 제1 반도체층(21))과, 평면시에서 제1 반도체층의 내측에 형성된, 제1 도전형과 반대의 제2 도전형(예를 들면, N형)의 제2 반도체층(N+형 제2 반도체층(22))을 구비하고, 역바이어스 전압이 인가된 때에 제1 반도체층과 제2 반도체층으로서 형성되는 고전계 영역(25)이 기판의 깊이 방향으로 형성되도록 구성된다.
기판 깊이 방향(종방향)으로 고전계 영역(25)을 형성하기 때문에 가드 링을 마련하지 않고서, 평면 방향으로 소면적으로 고전계 영역(25)을 형성할 수 있기 때문에 화소 사이즈를 작게 할 수 있다.
또한, 포토 다이오드 어레이(1)에서, 화소 경계에 분리부(43)를 형성한 경우에는 전기적 및 광학적인 크로스토크를 저감할 수 있다.
고전계 영역(25)이 기판의 깊이 방향으로 형성되는 제1 도전형(예를 들면, P형)의 제1 반도체층(P+형 제1 반도체층(21))과, 제2 도전형(예를 들면, N형)의 제2 반도체층(N+형 제2 반도체층(22))은 상술한 제1 내지 제7의 제조 방법의 어느 하나를 이용하여 형성할 수 있다.
기판 깊이 방향(종방향)으로 고전계 영역(25)을 형성 가능한 APD를 매트릭스형상으로 배치한 포토 다이오드 어레이(1)는 예를 들면, 포토 카운터나, TOF(Time of Flight) 센서의 수광 소자로 사용할 수 있다.
본 기술의 실시의 형태는 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
예를 들면, 상술한 복수의 실시의 형태의 전부 또는 일부를 조합시킨 형태를 채용할 수 있다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 본 명세서에 기재된 것 이외의 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 매트릭스형상으로 배치된 복수의 화소를 구비하고,
상기 화소는, 화소 경계 근방의 외주부에 형성된 제1 도전형의 제1 반도체층과,
평면시에서 상기 제1 반도체층의 내측에 형성된, 상기 제1 도전형과 반대의 제2 도전형의 제2 반도체층을 구비하고,
역바이어스 전압이 인가된 때에 상기 제1 반도체층과 상기 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되도록 구성된 광검출 소자.
(2) 화소 경계에 인접하는 화소 사이를 절연 분리하는 분리부를 더 구비하고,
상기 고전계 영역은 상기 분리부에 인접하여 형성되도록 구성된 상기 (1)에 기재된 광검출 소자.
(3) 평면시에서 상기 제2 반도체층의 내측에 상기 제2 반도체층보다도 불순물 농도가 낮은 상기 제2 도전형의 제3 반도체층을 더 구비하는 상기 (1) 또는 (2)에 기재된 광검출 소자.
(4) 상기 제2 반도체층은 상기 기판의 표면을 향하여 불순물 농도가 진해지는 전위 구배를 갖는 상기 (1) 내지 (3)의 어느 하나에 기재된 광검출 소자.
(5) 상기 제2 반도체층의 상기 기판의 깊이 방향으로 인접하여 불순물 농도가 낮은 상기 제1 도전형 또는 상기 제2 도전형의 제4 반도체층을 또한 구비하는 상기 (1) 내지 (4)의 어느 하나에 기재된 광검출 소자.
(6) 상기 제4 반도체층은 상기 제2 반도체층에 대해 상기 기판의 표면측에 인접하고, 상기 제2 도전형인 상기 (5)에 기재된 광검출 소자.
(7) 상기 제4 반도체층은 상기 제2 반도체층에 대해 상기 기판의 이면측에 인접하고, 상기 제2 도전형인 상기 (5) 또는 (6)에 기재된 광검출 소자.
(8) 상기 제4 반도체층은 상기 제2 반도체층에 대해 상기 기판의 표면측에 인접하고, 상기 제1 도전형인 상기 (5)에 기재된 광검출 소자.
(9) 상기 제4 반도체층은 상기 제2 반도체층에 대해 상기 기판의 이면측에 인접하고, 상기 제1 도전형인 상기 (5) 또는 (8)에 기재된 광검출 소자.
(10) 상기 기판의 표면에 형성된 상기 제1 도전형의 웰 내에 판독 회로를 또한 구비하는 상기 (1) 내지 (9)의 어느 하나에 기재된 광검출 소자.
(11) 상기 판독 회로는 복수의 화소에서 공유되는 상기 (10)에 기재된 광검출 소자.
(12) 상기 제2 반도체층에 인접하고, 또한, 상기 기판의 표면에 상기 제1 도전형의 제5 반도체층을 또한 구비하는 상기 (10) 또는 (11)에 기재된 광검출 소자.
(13) 상기 판독 회로는 게이트 전극을 제어함에 의해 신호의 축적과 판독을 전환하는 상기 (10) 내지 (12)의 어느 하나에 기재된 광검출 소자.
(14) 매트릭스형상으로 배치되는 화소의 경계 근방의 외주부에 제1 도전형의 제1 반도체층을 형성하고,
평면시에서 상기 제1 반도체층의 내측에 상기 제1 도전형과 반대의 제2 도전형의 제2 반도체층을 형성하고,
역바이어스 전압이 인가된 때에 상기 제1 반도체층과 상기 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되도록 구성된 광검출 소자의 제조 방법.
(15) 상기 제2 도전형의 웰 내의 상기 화소의 경계 근방의 외주부에 제1 도전형의 이온 주입을 행함에 의해 상기 외주부의 상기 제1 반도체층과, 그 내측의 상기 제2 반도체층을 형성하는 상기 (14)에 기재된 광검출 소자의 제조 방법.
(16) 상기 제2 도전형의 웰은 상기 기판에 이온 주입을 행함에 의해 형성되는 상기 (15)에 기재된 광검출 소자의 제조 방법.
(17) 상기 제2 도전형의 웰로서, 상기 제2 도전형의 상기 기판이 사용되는 상기 (15)에 기재된 광검출 소자의 제조 방법.
(18) 상기 제2 도전형의 이온을 포함한 제1 산화막을 매립하고, 열확산에 의해 상기 제2 반도체층을 형성한 후, 상기 제1 산화막을 제거하고, 그 제거된 부분에 상기 제1 도전형의 이온을 포함한 제2 산화막을 매립하고, 열확산에 의해 상기 제1 반도체층을 형성함에 의해 상기 외주부의 상기 제1 반도체층과, 그 내측의 상기 제2 반도체층을 형성하는 상기 (15)에 기재된 광검출 소자의 제조 방법.
(19) 상기 제1 도전형의 이온을 포함한 제1 산화막을 매립하고, 상기 제2 도전형의 이온을 포함한 제2 산화막을 상기 제1 산화막과는 다른 영역에 매립하고, 열확산에 의해 상기 제1 반도체층과 상기 제2 반도체층을 형성함에 의해 상기 외주부의 상기 제1 반도체층과, 그 내측의 상기 제2 반도체층을 형성하는 상기 (15)에 기재된 광검출 소자의 제조 방법.
(20) 상기 기판의 상기 화소의 경계에 상기 기판의 소정의 깊이까지 파들어간 트렌치를 형성하고, 상기 트렌치의 측면부터 상기 제1 도전형의 이온 주입과 상기 제2 도전형의 이온 주입을 행함으로써, 상기 외주부의 상기 제1 반도체층과, 그 내측의 상기 제2 반도체층을 형성하는 상기 (15)에 기재된 광검출 소자의 제조 방법.
1 : 포토 다이오드 어레이 10 : 화소
21 : 제1 반도체층(P+형 제1 반도체층)
22 : 제2 반도체층(N+형 제2 반도체층)
23 : 콘택트(캐소드 콘택트) 24 : 콘택트(애노드 콘택트)
25 : 고전계 영역 28, 29 : 고정 전하막
41 : 산화막 42 : 금속막
43 : 분리부
61 : 제3 반도체층(N-형 제3 반도체층)
71 : 제4 반도체층(N-형 제4 반도체층)
72 : 제5 반도체층(N-형 제5 반도체층)
81 : 제6 반도체층(P-형 제6 반도체층)
82 : 제7 반도체층(P-형 제7 반도체층)
83 : 제8 반도체층(N-형 제9 반도체층)
91 : 제10 반도체층(N-형 제10 반도체층)
151 : 웰(P-형 웰) 153 : 게이트 전극
171 : 피닝층 172 : 콘택트
211 : 웰(N+형 웰) 221 : 웰(N+형 웰)
222 : 산화막 231, 261 : 반도체 기판
262 : 제1 산화막 263 : 반도체층
264 : 제2 산화막 281 : 반도체 기판
282, 311 : 트렌치

Claims (20)

  1. 매트릭스형상으로 배치된 복수의 화소를 구비하고,
    상기 화소는,
    화소 경계 근방의 외주부에 형성된 제1 도전형의 제1 반도체층과,
    평면시에서 상기 제1 반도체층의 내측에 형성된, 상기 제1 도전형과 반대의 제2 도전형의 제2 반도체층을 구비하고,
    역바이어스 전압이 인가된 때에 상기 제1 반도체층과 상기 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되도록 구성된 것을 특징으로 하는 광검출 소자.
  2. 제1항에 있어서,
    화소 경계에 인접하는 화소 사이를 절연 분리하는 분리부를 더 구비하고,
    상기 고전계 영역은 상기 분리부에 인접하여 형성되도록 구성된 것을 특징으로 하는 광검출 소자.
  3. 제1항에 있어서,
    평면시에서 상기 제2 반도체층의 내측에 상기 제2 반도체층보다도 불순물 농도가 낮은 상기 제2 도전형의 제3 반도체층을 더 구비하는 것을 특징으로 하는 광검출 소자.
  4. 제1항에 있어서,
    상기 제2 반도체층은 상기 기판의 표면을 향하여 불순물 농도가 진해지는 전위 구배를 갖는 것을 특징으로 하는 광검출 소자.
  5. 제1항에 있어서,
    상기 제2 반도체층의 상기 기판의 깊이 방향으로 인접하여 불순물 농도가 낮은 상기 제1 도전형 또는 상기 제2 도전형의 제4 반도체층을 더 구비하는 것을 특징으로 하는 광검출 소자.
  6. 제5항에 있어서,
    상기 제4 반도체층은 상기 제2 반도체층에 대해 상기 기판의 표면측에 인접하고, 상기 제2 도전형인 것을 특징으로 하는 광검출 소자.
  7. 제5항에 있어서,
    상기 제4 반도체층은 상기 제2 반도체층에 대해 상기 기판의 이면측에 인접하고, 상기 제2 도전형인 것을 특징으로 하는 광검출 소자.
  8. 제5항에 있어서,
    상기 제4 반도체층은 상기 제2 반도체층에 대해 상기 기판의 표면측에 인접하고, 상기 제1 도전형인 것을 특징으로 하는 광검출 소자.
  9. 제5항에 있어서,
    상기 제4 반도체층은 상기 제2 반도체층에 대해 상기 기판의 이면측에 인접하고, 상기 제1 도전형인 것을 특징으로 하는 광검출 소자.
  10. 제1항에 있어서,
    상기 기판의 표면에 형성된 상기 제1 도전형의 웰 내에 판독 회로를 더 구비하는 것을 특징으로 하는 광검출 소자.
  11. 제10항에 있어서,
    상기 판독 회로는 복수의 화소에서 공유되는 것을 특징으로 하는 광검출 소자.
  12. 제10항에 있어서,
    상기 제2 반도체층에 인접하고, 또한, 상기 기판의 표면에 상기 제1 도전형의 제5 반도체층을 더 구비하는 것을 특징으로 하는 광검출 소자.
  13. 제12항에 있어서,
    상기 판독 회로는 게이트 전극을 제어함에 의해 신호의 축적과 판독을 전환하는 것을 특징으로 하는 광검출 소자.
  14. 매트릭스형상으로 배치되는 화소의 경계 근방의 외주부에 제1 도전형의 제1 반도체층을 형성하는 단계와,
    평면시에서 상기 제1 반도체층의 내측에 상기 제1 도전형과 반대의 제2 도전형의 제2 반도체층을 형성하는 단계와,
    역바이어스 전압이 인가된 때에 상기 제1 반도체층과 상기 제2 반도체층으로서 형성되는 고전계 영역이 기판의 깊이 방향으로 형성되는 단계를 포함하는 것을 특징으로 하는 광검출 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 도전형의 웰 내의 상기 화소의 경계 근방의 외주부에 제1 도전형의 이온 주입을 행함에 의해 상기 외주부의 상기 제1 반도체층과, 그 내측의 상기 제2 반도체층을 형성하는 것을 특징으로 하는 광검출 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 도전형의 웰은 상기 기판에 이온 주입을 행함에 의해 형성되는 것을 특징으로 하는 광검출 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 제2 도전형의 웰로서, 상기 제2 도전형의 상기 기판이 사용되는 것을 특징으로 하는 광검출 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 제2 도전형의 이온을 포함한 제1 산화막을 매립하고, 열확산에 의해 상기 제2 반도체층을 형성한 후, 상기 제1 산화막을 제거하고, 그 제거된 부분에 상기 제1 도전형의 이온을 포함한 제2 산화막을 매립하고, 열확산에 의해 상기 제1 반도체층을 형성함에 의해 상기 외주부의 상기 제1 반도체층과, 그 내측의 상기 제2 반도체층을 형성하는 것을 특징으로 하는 광검출 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 제1 도전형의 이온을 포함한 제1 산화막을 매립하고, 상기 제2 도전형의 이온을 포함한 제2 산화막을 상기 제1 산화막과는 다른 영역에 매립하고, 열확산에 의해 상기 제1 반도체층과 상기 제2 반도체층을 형성함에 의해 상기 외주부의 상기 제1 반도체층과, 그 내측의 상기 제2 반도체층을 형성하는 것을 특징으로 하는 광검출 소자의 제조 방법.
  20. 제14항에 있어서,
    상기 기판의 상기 화소의 경계에 상기 기판의 소정의 깊이까지 파들어간 트렌치를 형성하고, 상기 트렌치의 측면부터 상기 제1 도전형의 이온 주입과 상기 제2 도전형의 이온 주입을 행함으로써, 상기 외주부의 상기 제1 반도체층과, 그 내측의 상기 제2 반도체층을 형성하는 것을 특징으로 하는 광검출 소자의 제조 방법.
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