KR20200083395A - 비휘발성 메모리 장치 및 이의 제조 방법 - Google Patents

비휘발성 메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것으로, 본 발명이 해결하려는 과제는, 배선과 채널을 연결해주는 부분에서의 저항 및 저항 성분 등을 감소시키는 비휘발성 메모리 장치를 제공하는 것이다. 본 발명의 비휘발성 메모리 장치는, 기판, 상기 기판 상에, 제1 방향으로 적층된 복수의 하부 도전 전극을 포함하는 하부 적층 구조체, 상기 하부 적층 구조체 상에, 상부 도전 전극을 포함하는 상부 적층 구조체, 상기 하부 적층 구조체를 관통하여, 상기 제1 방향으로 연장되는 하부 채널막을 포함하는 하부 채널 구조체 및 상기 상부 적층 구조체를 관통하여, 상기 제1 방향으로 연장되는 상부 채널막을 포함하는 상부 채널 구조체를 포함하고, 상기 상부 채널막은 상기 하부 채널막과 접촉하고, 상기 하부 채널막과 상기 상부 채널막 사이의 경계에서, 상기 하부 채널막의 제2 방향으로의 폭은 상기 상부 채널막의 상기 제2 방향으로의 폭보다 크고, 상기 상부 채널막은 단결정 실리콘으로 형성되고, 상기 하부 채널막은 다결정 실리콘을 포함한다.

Description

비휘발성 메모리 장치 및 이의 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 본 발명은 상부 채널막이 단결정 실리콘으로 형성되는 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
메모리 셀을 수직으로 배치하는 3차원 메모리 장치는 세대가 거듭됨에 따라 채널막에서의 전기적 특성의 열화가 주요 이슈로 부각되고 있으며, 이를 극복하기 위해 다양한 공정이 개발되고 있다.
본 발명이 해결하려는 과제는, 스트링 선택 라인에 배치되는 채널막의 저항 및 저항 성분 등을 감소시키는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 스트링 선택 라인에 배치되는 채널막의 저항 및 저항 성분 등을 감소시키는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판, 기판 상에, 제1 방향으로 적층된 복수의 하부 도전 전극을 포함하는 하부 적층 구조체, 하부 적층 구조체 상에, 상부 도전 전극을 포함하는 상부 적층 구조체, 하부 적층 구조체를 관통하여, 제1 방향으로 연장되는 하부 채널막을 포함하는 하부 채널 구조체 및 상부 적층 구조체를 관통하여, 제1 방향으로 연장되는 상부 채널막을 포함하는 상부 채널 구조체를 포함하고, 상부 채널막은 하부 채널막과 접촉하고, 하부 채널막과 상부 채널막 사이의 경계에서, 하부 채널막의 제2 방향으로의 폭은 상부 채널막의 제2 방향으로의 폭보다 크고, 상부 채널막은 단결정 실리콘으로 형성되고, 하부 채널막은 다결정 실리콘을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 제조방법은, 기판 상에, 몰드 절연막 및 희생 절연막이 교대로 적층된 하부 몰드 구조체를 형성하고, 하부 몰드 구조체를 관통하고, 하부 채널막을 포함하는 하부 채널 구조체를 형성하고, 하부 몰드 구조체 상에, 상부 도전막을 포함하는 상부 몰드 구조체를 형성하고, 상부 몰드 구조체를 관통하고, 하부 채널막을 노출시키는 상부 채널 홀을 형성하고, 상부 채널 홀 내에, 하부 채널막과 접촉하는 프리 상부 채널막을 형성하고, 프로 상부 채널막은 비정질 실리콘으로 형성되고, 단결정화 공정을 통해 프리 상부 채널막을 변화시켜, 상부 채널 홀 내에 상부 채널막을 형성하는 것을 포함하고, 단결정화 공정은 MILC(metal induced lateral crystallization) 공정, 레이저 열 어닐링(laser thermal annealing) 공정 및 SEG(selective epitaxial growth) 공정 중 하나를 이용하는 비휘발성 메모리 장치의 제조 방법. 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 3a 내지 3d는 도 2의 P 영역을 설명하기 위한 다양한 도면들이다.
도 4a 및 4b는 도 2의 Q 영역을 설명하기 위한 다양한 도면들이다.
도 5는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 6a 내지 6d는 도 5의 P 영역을 설명하기 위한 다양한 도면들이다.
도 7은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 8 내지 13은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 1을 참고하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 비트 라인(BL0-BL2)과 직렬로 연결된 스트링 선택 트랜지스터(SST)을 포함할 수 있다. 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMCT)을 더 포함할 수 있다.
도면에는 도시하지 않았으나, 더미 셀(DMCT)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는 직렬 연결된 복수 개의 모스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 복수의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)는 비트 라인(BL0-BL2)과 스트링 선택 트랜지스터(SST) 사이에 배치되는 소거 제어 트랜지스터를 더 포함할 수 있다. 소거 제어 트랜지스터는 스트링 선택 트랜지스터(SST)와 직렬로 연결될 수 있다.
몇몇 실시예들에 따르면, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어될 수 있으며, 더미 셀들(DMCT)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인(SSL)은 전기적으로 서로 분리될 수 있다.
도면에 도시되지 않았지만, 셀 스트링(CSTR)이 소거 제어 트랜지스터를 포함할 경우, 소거 제어 트랜지스터들은 공통의 소거 제어 라인에 의해 제어될 수 있다. 소거 제어 트랜지스터들은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킨다. 즉, 소거 제어 트랜지스터들은 GIDL 트랜지스터일 수 있다.
도 2는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 3a 내지 3d는 도 2의 P 영역을 설명하기 위한 다양한 도면들이다. 도 4a 및 4b는 도 2의 Q 영역을 설명하기 위한 다양한 도면들이다.
도 2 내지 4b를 참고하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치는 기판(100), 하부 적층 구조체(ST_B), 상부 적층 구조체(ST_U), 하부 채널 구조체(CS_B), 단결정 실리콘으로 형성된 상부 채널막(130_U)를 포함하는 상부 채널 구조체(CS_U) 및 복수의 비트 라인(BL)들을 포함할 수 있다.
기판(100)은 실리콘 기판, 실리콘게르마늄 기판, 게르마늄 기판, SGOI(silicon germanium on insulator), SOI(silicon-on-insulator), GOI(Germanium-On-Insulator) 중 하나를 포함할 수 있다. 또는, 기판(100)은 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨 등과 같은 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
수평 도전 기판(150)은 기판(100) 상에 배치될 수 있다. 수평 도전 기판(150)은 공통 소오스 플레이트일 수 있다. 즉, 수평 도전 기판(150)은 도 1의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
수평 도전 기판(150)는 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다. 수평 도전 기판(150)가 도전성의 반도체막을 포함할 경우, 수평 도전 기판(150)는 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 수평 도전 기판(150)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 수평 도전 기판(150)는 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 포함할 수 있다.
적층 구조체(ST)는 수평 도전 기판(150) 상에 배치될 수 있다. 적층 구조체(ST)는 하부 적층 구조체(ST_B)와 상부 적층 구조체(ST_U)를 포함할 수 있다.
하부 적층 구조체(ST_B)는 제1 방향(D1)으로 적층된 복수의 하부 도전 전극들(GSL, WL0 - WLn, DWL)과 복수의 전극간 절연막(120, 125)을 포함할 수 있다. 전극간 절연막(120, 125)은 제1 방향(D1) 방향으로 이격된 하부 도전 전극들(GSL, WL0 - WLn, DWL) 사이에 배치된다.
복수의 하부 도전 전극들(GSL, WL0 - WLn, DWL)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL0 - WLn), 더미 워드 라인(DWL)을 포함할 수 있다. 접지 선택 라인(GSL), 복수의 워드 라인들(WL0 - WLn), 더미 워드 라인(DWL)은 기판(100) 상에 순차적으로 적층될 수 있다.
상부 적층 구조체(ST_U)는 하부 적층 구조체(ST_B) 상에, 제1 방향(D1)으로 적층된 상부 도전 전극(SSL)과 구조체간 절연막(126)을 포함할 수 있다. 구조체간 절연막(126)은 상부 도전 전극(SSL)과 하부 적층 구조체(ST_B)의 최상부에 배치된 하부 도전 전극, 예를 들어 더미 워드 라인(DWL) 사이에 배치된다.
도 2에서, 접지 선택 라인(GSL) 상에 5개의 워드 라인(WL0 - WLn)만을 도시하였지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 하부 적층 구조체(ST_B)의 최상부에 배치된 하부 도전 전극은 더미 워드 라인(DWL)인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 1의 셀 스트링(CSTR)이 더미 셀(DMCT)을 포함하지 않을 경우, 적층 구조체(ST)의 최상부에 배치된 하부 도전 전극은 워드 라인(WLn)일 수 있음은 물론이다.
하부 적층 구조체(ST_B)는 제1 하부 서브 적층 구조체(ST_B_1)와, 제1 하부 서브 적층 구조체(ST_B_1) 상의 제2 하부 서브 적층 구조체(ST_B_2)를 포함할 수 있다. 제1 하부 서브 적층 구조체(ST_B_1)는 접지 선택 라인(GSL)과 일부의 워드 라인들(WL0 - WLk)을 포함할 수 있다. 제2 하부 서브 적층 구조체(ST_B_2)는 나머지 워드 라인들(WLk+1 - WLn)과 더미 워드 라인(DWL)을 포함할 수 있다. 여기에서, n은 k보다 큰 자연수이다.
제1 하부 서브 적층 구조체(ST_B_1)의 최상부에 위치하는 워드 라인(WLk)과, 제2 하부 서브 적층 구조체(ST_B_2)의 최하부에 위치하는 워드 라인(WLk+1) 사이의 전극간 절연막(125)은 제1 하부 서브 적층 구조체(ST_B_1) 및 제2 하부 서브 적층 구조체(ST_B_2) 내의 전극간 절연막(120)의 두께보다 두껍다.
상부 도전 전극(SSL)은 상부 적층 구조체(ST_U) 상에 배치될 수 있다. 일 예로, 상부 도전 전극(SSL)은 도 1의 스트링 선택 라인의 역할을 할 수 있다. 상부 도전 전극(SSL)은 도 1의 스트링 선택 트랜지스터(SST)에 포함될 수 있다. 다른 예로, 상부 도전 전극(SSL)의 일부는 도 1의 스트링 선택 라인의 역할을 할 수 있다. 상부 도전 전극(SSL)의 나머지는 도 1에 도시되지 않았지만, 소거 제어 트랜지스터에 포함된 소거 제어 라인을 할 수도 있다. 상부 도전 전극(SSL)은 하부 도전 전극들(GSL, WL0 - WLn, DWL)의 두께보다 두껍다.
상부 도전 전극(SSL)은 하부 적층 구조체(ST_B)와 반대되는 상면과, 하부 적층 구조체(ST_B)와 마주보는 하면을 포함할 수 있다. 상부 도전 전극의 하면은 더미 워드 라인(DWL)을 바라본다. 상부 도전 전극의 하면과, 더미 워드 라인(DWL)의 상면 사이에, 구조체간 절연막(126)이 배치될 수 있다. 구조체간 절연막(126)은 제1 하부 서브 적층 구조체(ST_B_1) 및 제2 하부 서브 적층 구조체(ST_B_2) 내의 전극간 절연막(120)의 두께보다 두껍다.
하부 도전 전극(GSL, WL0 - WLn, DWL)은 상부 도전 전극(SSL)과 다른 물질을 포함한다. 예를 들어, 하부 도전 전극(GSL, WL0 - WLn, DWL)은 금속성 물질을 포함할 수 있고, 상부 도전 전극(SSL)은 반도체 물질을 포함할 수 있다. 하부 도전 전극(GSL, WL0 - WLn, DWL)은 상부 도전 전극(SSL)과 서로 다른 제조 공정에서 형성될 수 있다.
하부 도전 전극들(GSL, WL0 - WLn, DWL)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다. 도 3a 내지 도 4b에서, 하부 도전 전극(GSL, WL0 - WLn, DWL)은 다중막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
하부 도전 전극(GSL, WL0 - WLn, DWL)은 배리어 도전막(BML)과 필링 도전막(FML)을 포함할 수 있다. 필링 도전막(FML)은 수직 하부 채널막(130_BV) 상에 배치된다. 배리어 도전막(BML)은 필링 도전막(FML) 및 수직 하부 채널막(130_BV) 사이에 배치된다.
배리어 도전막(BML)은 금속, 금속 질화물, 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 예를 들어, 2차원 물질은 금속성 물질 및/또는 반도체성 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있다. 필링 도전막(FML)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다.
상부 도전 전극(SSL)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 및 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 또는, 상부 도전 전극(SSL)은 III-V 화합물 반도체 중 적어도 하나를 포함할 수 있다. 상부 도전 전극은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 상부 도전 전극(SSL)은 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 더 포함할 수 있다.
전극간 절연막(120, 125)과, 구조체간 절연막(126)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
채널 구조체(CS)는 제1 방향(D1)으로 연장된다. 채널 구조체(CS)는 하부 적층 구조체(ST_B) 및 상부 적층 구조체(ST_U)를 관통할 수 있다. 채널 구조체(CS)는 상부 적층 구조체(ST_U) 내에 배치되는 상부 채널 구조체(CS_U)와, 하부 적층 구조체(ST_B) 내에 배치되는 하부 채널 구조체(CS_B)를 포함할 수 있다.
상부 채널 구조체(CS_U)의 크기는 하부 채널 구조체(CS_B)의 크기보다 작다. 즉, 상부 채널 구조체(CS_U)의 제2 방향(D2)으로의 폭은 하부 채널 구조체(CS_B)의 제2 방향(D2)으로의 폭보다 작다. 즉, 상부 채널막(130_U)과 하부 채널막(130_B) 사이의 경계에서, 하부 채널막(130_B)의 제2 방향(D2)으로의 폭은 상부 채널막의 제2 방향(D2)으로의 폭보다 크다.
상부 채널 구조체(CS_U)는 비트 라인(BL)에서 하부 채널 구조체(CS_B)를 향해 제1 방향(D1)으로 멀어짐에 따라 제2 방향(D2)으로의 폭은 감소할 수 있다.
비트 라인 패드(BL_PAD)는 상부 채널 구조체(CS_U) 상에 배치된다. 비트 라인 패드(BL_PAD)는 도전성 물질을 포함할 수 있다. 예를 들어, 비트 라인 패드(BL_PAD)는 n형 불순물이 도핑된 반도체 물질을 포함할 수 있다.
하부 채널 구조체(CS_B)는 하부 채널막(130_B)과, 수직 절연 패턴(134)을 포함할 수 있다. 하부 채널막(130_B)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)을 포함할 수 있다. 수직 하부 채널막(130_BV)은 하부 채널 구조체(CS_B)의 측벽을 따라 제1 방향(D1)으로 연장될 수 있다. 수직 절연 패턴(134)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)에 의해 정의된 공간일 수 있다. 하부 채널막(130_B)은 하부 적층 구조체(ST_B)를 관통한다. 수직 하부 채널막(130_BV)은 공통 소스 라인의 역할을 하는 수평 도전 기판(150)과 전기적으로 연결될 수 있다.
채널 패드 패턴(CH_PAD)은 상부 채널막(130_U)과 수직 하부 채널막(130_BV) 사이에 위치할 수 있다. 채널 패드 패턴(CH_PAD)은 수직 하부 채널막(130_BV)과 상부 채널막(130_U)을 전기적으로 연결한다.
수직 하부 채널막(130_BV)은 제1 방향(D1)으로 연장되는 측벽부와, 수직 하부 채널막(130_BV)의 측벽부를 연결하는 바닥부를 포함할 수 있다. 수직 하부 채널막(130_BV)의 측벽부는 내부에 할로우 공간(hollow space)를 갖는 파이프 형상, 예를 들어, 원통 형상 또는 마카로니 형상을 가질 수 있다.
하부 채널막(130_B)은 하부 적층 구조체(ST_B) 내에 배치될 수 있다. 수직 하부 채널막(130_BV)은 적층 구조체(ST)에 포함된 워드 라인들(WL0 - WLn), 접지 선택 라인(GSL) 및 더미 워드 라인(DWL)의 측벽을 따라 연장될 수 있다.
상부 채널막(130_U)은 상부 적층 구조체(ST_U)를 관통하고, 비트 라인 패드(BL_PAD)와 접촉할 수 있다. 상부 채널막(130_U)과, 수직 하부 채널막(130_BV)은 각각 제1 방향(D1)으로 연장될 수 있다. 구조에 따라 제1 방향(D1)에 대해 기울기를 갖으면서 연장될 수 있다. 채널 패드 패턴(CH_PAD)은 제2 방향(D2)로 연장될 수 있다.
수직 하부 채널막(130_BV)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또는, 수직 하부 채널막(130_BV)은 금속 산화물 반도체 물질, 유기 반도체 물질 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수도 있다. 상부 채널막(130_U)은 단결정 실리콘으로 형성될 수 있다.
도 3a 내지 3d에서 하부 채널막(130_B)은 수직 하부 채널막(130_BV)의 상부에 위치하는 채널 패드 패턴(CH_PAD)을 포함할 수 있다. 채널 패드 패턴(CH_PAD)은 수직 하부 채널막(130_BV)과 상부 채널막(130_U) 사이에 위치할 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 채널 패드 패턴(CH_PAD)은 다결정 실리콘을 포함할 수 있다. 반면, 상부 채널막(130_U)은 단결정 실리콘을 포함할 수 있다.
채널 패드 패턴(CH_PAD)은 상부 채널막(130_U)과, 수직 하부 채널막(130_BV)을 전기적으로 연결한다. 채널 패드 패턴(CH_PAD)의 하면은 수직 하부 채널막(130_BV)과 연결되고, 채널 패드 패턴(CH_PAD)의 상면은 상부 채널막(130_U)의 하면과 연결된다.
채널 패드 패턴(CH_PAD)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 하부 채널막(130_BV)은 다결정 실리콘을 포함할 수 있다.
도 3a 및 도 3b를 참고하면, 상부 채널막(130_U)은 속이 채워진 기둥 형상일 수 있다.
도 3c 및 도 3d를 참고하면, 상부 채널 구조체(CS_U)는 수직 절연 패턴(134)을 포함할 수 있다. 수직 절연 패턴(134)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 상부 채널막(130_U)은 제1 방향(D1)으로 연장되는 측벽부와, 상부 채널막(130_U)의 측벽부를 연결하는 바닥부를 포함할 수 있다. 상부 채널막(130_U)의 측벽부는 내부에 할로우 공간(hollow space)를 갖는 파이프 형상, 예를 들어, 원통 형상 또는 마카로니 형상을 가질 수 있다.
몇몇 실시예에 따른 비휘발성 메모리 장치는, 채널 패드 패턴(CH_PAD)의 상면을 따라 연장된 실리사이드막(140)을 더 포함할 수 있다. 실리사이드막(140)은 상부 채널막(130_U)과 채널 패드 패턴(CH_PAD)의 경계에 위치할 수 있다. 상부 채널막(130_U)과 채널 패드 패턴(CH_PAD)의 경계는 상부 도전 전극(SSL)에 최인접하는 하부 도전 전극, 예를 들어 더미 워드 라인(DWL)의 상면과 상부 도전 전극(SSL)의 하면 사이에 위치할 수 있다. 실리사이드막(140)은 실리사이드 물질을 포함하고, 예를 들어, 니켈 실리사이드(NiSi), 팔라듐 실리사이드(PdSi), 백금 실리사이드(PtSi) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 3a 및 3c를 참고하면, 상부 채널막(130_U)과 채널 패드 패턴(CH_PAD)의 경계에서 실리사이드막(140)이 형성될 수 있다.
도 3b 및 도 3d를 참고하면, 실리사이드막(140)이 형성되지 않을 수 있다.
상부 채널 구조체(CS_U)는 상부 채널막(130_U) 및 상부 도전 전극(SSL)에 배치되는 상부 채널 절연막(132_UGI)을 포함할 수 있다. 하부 채널 구조체(CS_B)는 수직 하부 채널막(130_BV) 및 복수의 하부 도전 전극들(GSL, WL0 - WLn, DWL) 사이와, 하부 채널막(130_BV) 및 전극간 절연막(120) 사이에 배치되는 하부 채널 절연막(132_BGI)를 포함할 수 있다. 상부 채널 절연막(132_UGI) 및 하부 채널 절연막(132_BGI)은 상부 채널막(130_U) 및 수직 하부 채널막(130_BV)을 따라 연장될 수 있다.
도 2 내지 4b에서, 하부 채널 절연막(132_BGI)은 예를 들어, 수직 하부 채널막(130_BV) 상에 순차적으로 배치된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다. 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 터널 절연막(132a) 및 블로킹 절연막(132c)은 실리콘 산화물을 포함할 수 있다.
하부 도전 전극들(GSL, WL0 - WLn, DWL)과, 하부 채널 절연막(132_BGI) 사이에, 수평 절연 패턴(HP)이 배치될 수 있다. 수평 절연 패턴(HP)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 도시된 것과 달리, 수평 절연 패턴(HP)은 하부 도전 전극들(GSL, WL0 - WLn, DWL)과, 하부 채널 절연막(132_BGI) 사이에 배치되지 않을 수도 있다.
도 4a에서, 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 수직 하부 채널막(130_BV)의 하부에서 분리될 수 있다. 분리된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 수직 하부 채널막(130_BV)의 일부를 노출시킬 수 있다. 분리된 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c) 사이로, 수직 구조 지지막(110)이 배치될 수 있다. 수직 구조 지지막(110)은 수평 도전 기판(150)과 수직 하부 채널막(130_BV)을 전기적으로 연결시킬 수 있다. 수직 구조 지지막(110)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
도 4b에서, 수평 도전 기판(150)와 적층 구조체(ST) 사이에 수직 구조 지지막(110)이 배치되지 않을 수도 있다. 이와 같은 경우, 수직 하부 채널막(130_BV)의 측벽부가 노출되지 않고, 수직 하부 채널막(130_BV)의 바닥부가 노출될 수 있다. 수직 하부 채널막(130_BV)의 바닥부와 수평 도전 기판(150) 사이의 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)은 제거될 수 있다. 수직 하부 채널막(130_BV)의 바닥부를 통해, 수직 하부 채널막(130_BV)은 수평 도전 기판(150)과 전기적으로 연결될 수 있다.
도 2 내지 3d에서, 하부 채널 절연막(132_BGI)과 달리, 상부 채널 절연막(132_UGI)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 도면에는 상부 채널 절연막(132_UGI)은 단일막으로 도시하였지만, 이에 제한되는 것은 아니다. 상부 채널 절연막(132_UGI)은 다중막으로 형성될 수 있다. 일 예로, 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 상부 채널 절연막(132_UGI)의 적층 구조는 하부 채널 절연막(132_BGI)의 구조와 동일할 수 있다. 다른 예로, 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 상부 채널 절연막(132_UGI)은 실리콘 산화물 및 고유전율 절연막의 적층 구조를 포함할 수도 있다.
일 예로, 상부 채널 절연막(132_UGI)은 상부 도전 전극(SSL)과 접촉할 수 있다. 즉, 상부 채널 절연막(132_UGI)과 상부 도전 전극(SSL) 사이에, 금속성 도전 물질이 배치되지 않을 수 있다. 다른 예로, 상부 채널 절연막(132_UGI)은 상부 도전 전극(SSL) 사이에, 도전성 물질을 포함하는 도전성 라이너막이 더 배치될 수 있다.
또한, 하부 채널 절연막(132_BGI)은 상부 채널 절연막(132_UGI)과 직접 연결되지 않을 수 있다.
상부 도전 전극(SSL) 상에, 제1 내지 제3 층간 절연막(121, 122, 123) 이 순차적으로 배치될 수 있다. 제1 층간 절연막(121) 내에, 비트 라인 패드(BL_PAD)가 배치될 수 있다.
비트 라인(BL)은 상부 도전 전극(SSL) 상에 배치될 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 길게 연장될 수 있다. 비트 라인(BL)은 상부 채널막(130_U) 중 적어도 하나와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제3 층간 절연막(123) 상에 형성될 수 있다. 비트 라인(BL)은 비트 라인 플러그(BLPG)를 매개로 비트 라인 패드(BL_PAD)와 전기적으로 연결될 수 있다.
도 5는 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 6a 내지 6d는 도 5의 P 영역을 설명하기 위한 다양한 도면들이다. 설명의 편의상, 도 2 내지 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5 내지 도 6d를 참고하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치에서, 하부 채널막(130_B)은 단결정 실리콘으로 형성된 채널 패드 패턴(CH_PAD)을 포함할 수 있다. 하부 채널막(130_B)은 단정결 실리콘으로 형성된 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)을 포함한다.
채널 패드 패턴(CH_PAD)은 상부 채널막(130_U)과 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
채널 패드 패턴(CH_PAD)과 상부 채널막(130_U)은 통합 구조(integral structure)일 수 있다.
도 2 내지 도 3d와는 달리, 하부 채널 절연막(132_BGI)는 채널 패드 패턴(CH_PAD)의 측벽과 수직 하부 채널막(130_BV)의 측벽을 따라 제1 방향(D1)으로 연장될 수 있다. 구조에 따라 제1 방향(D1)에 대해 기울기를 갖으면서 연장될 수 있다.
도 6a 및 도 6c를 참고하면, 채널 패드 패턴(CH_PAD)의 하면을 따라 연장되는 실리사이드막(140)을 더 포함할 수 있다. 실리사이드막(140)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)의 경계에 위치할 수 있다.
도 6a 및 도 6b를 참고하면, 상부 채널막(130_U)은 속이 채워진 기둥 형상일 수 있다.
도 6c 및 도 6d를 참고하면, 상부 채널 구조체(CS_U)는 수직 절연 패턴(134)을 포함할 수 있다. 수직 절연 패턴(134)은 채널 패드 패턴(CH_PAD) 내에 형성될 수 있다. 수직 절연 패턴(134)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 상부 채널막(130_U)은 제1 방향(D1)으로 연장되는 측벽부를 포함할 수 있다. 채널 패드 패턴(CH_PAD)은 제1 방향(D1)으로 연장되는 측벽부, 채널 패드 패턴(CH_PAD)의 측벽부를 연결하는 바닥부 및 채널 패드 패턴(CH_PAD)의 측벽부와 상부 채널막(130_U)의 측벽부를 연결하는 연결부를 포함할 수 있다. 상부 채널막(130_U)의 측벽부와 채널 패드 패턴(CH_PAD)의 측벽부는 내부에 통 형상을 가질 수 있다.
도 6a 및 6c를 참고하면, 실리사이드막(140)은 채널 패드 패턴(CH_PAD)의 하면을 따라 연장될 수 있다. 즉, 실리사이드막(140)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)의 경계에 위치한다.
도 7은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2 내지 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치는 주변 로직 구조체(PS)와, 셀 어레이 구조체(CAS)를 포함할 수 있다.
주변 로직 구조체(PS)는 주변 회로(PTR)와, 하부 연결 배선체(PW)와 주변 로직 절연막(101)을 포함할 수 있다.
주변 회로(PTR)은 기판(100) 상에 형성될 수 있다. 주변 회로(PTR)는 셀 어레이 구조체(CAS)를 동작시키는 회로들일 수 있다.
주변 로직 절연막(101)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
하부 연결 배선체(PW)는 주변 로직 절연막(101) 내에 형성될 수 있다. 하부 연결 배선체(PW)는 주변 회로(PTR)와 연결될 수 있다.
셀 어레이 구조체(CAS)는 주변 로직 구조체(PS) 상에 배치될 수 있다. 셀 어레이 구조체(CAS)는 하부 적층 구조체(ST_B), 상부 도전 전극(SSL), 복수의 채널 구조체(CS) 및 복수의 비트 라인(BL)들을 포함할 수 있다.
수평 도전 기판(150)는 주변 로직 구조체(PS)의 상면을 따라 연장될 수 있다.
도시된 것과 달리, 주변 로직 구조체(PS)는 비트라인(BL) 상에 배치될 수 있다. 다르게 설명하면, 상부 도전 전극(SSL)과 주변 로직 구조체(PS) 사이에 비트 라인(BL)이 배치될 수 있다.
도 8 내지 13은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 8 내지 도 13은 도 2의 P 부분에 해당되는 도면일 수 있다.
도 8을 참고하면, 기판(100) 상에, 전극간 절연막(120) 및 희생 절연막(ILD_SC)이 교대로 적층된 몰드 구조체(MS)가 형성될 수 있다.
몰드 구조체(MS) 내에, 몰드 구조체(MS)를 관통하는 하부 채널 구조체(CS_B)가 형성될 수 있다. 하부 채널 구조체(CS_B)는 하부 채널막(130_B), 하부 채널 절연막(132_BGI) 및 수직 절연 패턴(134)을 포함한다. 하부 채널막(130_B)은 수직 하부 채널막(130_BV)과 채널 패드 패턴(CH_PAD)을 포함한다.
이어서, 하부 채널 구조체(CS_B) 상에, 구조체간 절연막(126), 상부 도전 전극(SSL) 및 제1 층간 절연막(121)이 순차적으로 적층된다.
상부 도전 전극(SSL) 내에 상부 채널 홀(CH_H)이 형성될 수 있다. 상부 채널 홀(CH_H)은 제1 층간 절연막(121), 상부 도전 전극(SSL) 및 구조체간 절연막(126)을 관통할 수 있다. 상부 채널 홀(CH_H)은 하부 채널 구조체(CS_B) 내의 채널 패드 패턴(CH_PAD)를 노출시킬 수 있다.
도 9를 참고하면, 상부 채널 홀(CH_H)의 측벽을 따라 상부 채널 절연막(132_UGI)이 형성될 수 있다. 도면에는 상부 채널 절연막(132_UGI)을 단일막으로 도시하였지만, 이에 제한되는 것은 아니다. 상부 채널 절연막(132_UGI)는 다중막일 수 있고, 하부 채널 절연막(132_UGI)과 동일한 적층 구조일 수 있다.
이어서, 상부 채널 홀(CH_H) 내에, 상부 채널 절연막(132_UGI) 상에, 프리 상부 채널막(130_PR)이 형성될 수 있다. 프리 상부 채널막(130_PR)은 비정질 실리콘으로 형성될 수 있다. 프리 상부 채널막(130_PR)은 상부 채널 홀(CH_H)의 내부를 채울 수 있다.
도 10을 참고하면, 프리 상부 채널막(130_PR)과 제1 층간 절연막(121) 상에 금속막(141)이 형성된다. 금속막(141)은 제2 방향(D2)로 연장된다. 금속막(141)은 예를 들어, 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다.
도 11을 참고하면, 실리사이드화 공정을 통해, 금속막(141)의 하부, 즉 금속막(141)과 프리 상부 채널막(130_PR) 사이에 실리사이드막(140)이 형성된다.
도 12를 참고하면, 실리사이드화 공정 후에 남아 있는 금속막(141)이 제거될 수 있다.
도 13을 참고하면, 단결정화 공정을 통해, 프리 상부 채널막(130_PR)은 상부 채널막(130_U)으로 변화될 수 있다.
단결정화 공정을 통해 형성된 상부 채널막(130_U)은 단결정 실리콘으로 형성된다. 단결정화 공정은 MILC(metal induced lateral crystallization) 공정을 이용할 수 있지만, 이에 제한되는 것은 아니다. MILC 공정을 이용하면, 실리사이드막(140)이 프리 상부 채널막(130_PR)의 측벽을 따라 내려가면서 비정질 실리콘이 단결정 실리콘으로 변화된다. 실리사이드막(140)은 하부 채널막(130_BV)과 프리 상부 채널막(130_PR)의 사이에서 멈추게 된다.
상술한 것과 달리, 단결정화 공정은 레이저 열 어닐링(laser thermal annealing) 공정을 이용할 수 있다. 이 경우에는 실리사이드막(140)이 형성되지 않을 수 있다.
도면에는 도시되지 않았지만, 도 3c 및 3d와 같은 비휘발성 메모리 장치를 제공하기 위해, 상부 프리 채널막(130_PR) 상에, 상부 채널 홀(CH_H)의 일부를 채우는 수직 절연 패턴(134)이 형성될 수 있다. 상부 프리 채널막(130_PR)은 제1 방향(D1)으로 연장되는 측벽부와, 상부 프리 채널막(130_PR)의 측벽부를 연결하는 바닥부를 포함할 수 있다. 상부 프리 채널막(130_PR)의 측벽부는 내부에 할로우 공간(hollow space)를 갖는 파이프 형상, 예를 들어, 원통 형상 또는 마카로니 형상을 가질 수 있다.
상부 프리 채널막(130_PR)의 측벽부와 바닥부는 위에서 상술한 단결정화 공정을 통해, 비정질 실리콘에서 단결정 실리콘으로 변화할 수 있다.
이어서, 도면에는 도시되지 않았지만, 수직 절연 패턴(134) 또는 상부 채널막(130_U) 상에, 상부 채널막(130_U)와 접촉하는 비트 라인 패드(BL_PAD)가 형성될 수 있다.
도 2를 참고하면, 제1 층간 절연막(121) 상에, 비트 라인 패드(BL_PAD)를 덮는 제2 층간 절연막(122)이 형성될 수 있다. 제2 층간 절연막(122) 상에 제3 층간 절연막(123)이 형성될 수 있다.
제3 층간 절연막(123) 상에 비트 라인(BL)이 형성될 수 있다.
이어서, 희생 절연막(ILD_SC)를 하부 도전 전극으로 교체할 수 있다.
도 6a와 같은 비휘발성 메모리 장치를 제공하기 위해, 도면에 도시되지 않았지만, 상부 채널 홀(CH_H)을 형성하기 전에 채널 패드 패턴(CH_PAD)이 형성되지 않을 수 있다. 즉, 채널 패드 패턴(CH_PAD)을 형성하기 전에 상부 채널 홀(CH_H)이 형성될 수 있다. 이 경우에는 상부 채널 홀(CH_H)이 하부 채널 구조체(CS_B)와 일부분 중첩될 수 있다. 상부 채널 홀(CH_H)은 하부 채널 구조체(CS_B)의 수직 절연 패턴(134)을 노출시킬 수 있다.
이어서, 상부 채널 구조체(CS_U)와 중첩되는 상부 채널 홀(CH_H)의 측벽을 따라 상부 채널 절연막(132_UGI)이 형성될 수 있다. 하부 채널 구조체(CS_B)와 중첩되는 상부 채널 홀(CH_H)의 측벽에는 상부 채널 절연막(132_UGI)이 형성되지 않을 수 있다.
이어서, 상부 채널 홀(CH_H) 내에 프리 상부 채널막(130_PR)이 형성될 수 있다. 프리 상부 채널막(130_PR)은 비정질 실리콘으로 형성될 수 있다.
이어서, 프리 상부 채널막(130_PR)과 제1 층간 절연막(121) 상에 금속막(141)이 형성된다.
이어서, 실리사이드화 공정을 통해, 금속막(141)의 하부, 즉 금속막(141)과 프리 상부 채널막(130_PR) 사이에 실리사이드막(140)이 형성된다.
이어서, 실리사이드화 공정 후에 남아 있는 금속막(141)이 제거될 수 있다.
이어서, 단결정화 공정을 통해, 프리 상부 채널막(130_PR)은 상부 채널막(130_U)으로 변화될 수 있다. 이 경우에는, 채널 패드 패턴(CH_PAD)이 단결정 실리콘으로 형성될 수 있다. 단결정화 공정은 MILC(metal induced lateral crystallization) 공정을 이용할 수 있지만, 이에 제한되는 것은 아니다.
MILC 공정을 이용하는 경우, 실리사이드막(140)은 프리 상부 채널막(130_PR)의 측벽을 따라 내려간다. 실리사이드막(140)은 채널 패드 패턴(CH_PAD)과 수직 하부 채널막(130_BV)의 경계에서 멈춘다. 실리사이드막(140)은 채널 패드 패턴(CH_PAD)의 하면을 따라 연장될 수 있다.
프리 상부 채널막(130_PR)을 형성한 후에, 금속막(141)을 형성하지 않고, 레이저 열 어닐링(laser thermal annealing) 공정을 이용하여 상부 채널막(130_U)을 형성할 수 있음은 물론이다.
도면에 도시되지 않았지만, 도 9와 달리, 상부 채널 홀(CH_H) 내부에 프리 상부 채널막(130_PR)이 형성되지 않을 수 있다. 프리 상부 채널막(130_PR)을 형성하지 않고, 상부 채널홀(CH_H) 내부에 상부 채널막(130_U)을 형성할 수 있다. 이 경우에는 SEG(selective epitaxial growth) 공정을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 ST: 적층 구조체
120: 절연막 CS: 채널 구조체
130_B: 하부 채널막 SSL: 상부 도전 전극
130_U: 상부 채널막 CH_PAD: 채널 패드 패턴
140: 실리사이드막 134: 수직 절연 패턴

Claims (10)

  1. 기판;
    상기 기판 상에, 제1 방향으로 적층된 복수의 하부 도전 전극을 포함하는 하부 적층 구조체;
    상기 하부 적층 구조체 상에, 상부 도전 전극을 포함하는 상부 적층 구조체;
    상기 하부 적층 구조체를 관통하여, 상기 제1 방향으로 연장되는 하부 채널막을 포함하는 하부 채널 구조체; 및
    상기 상부 적층 구조체를 관통하여, 상기 제1 방향으로 연장되는 상부 채널막을 포함하는 상부 채널 구조체를 포함하고,
    상기 상부 채널막은 상기 하부 채널막과 접촉하고,
    상기 하부 채널막과 상기 상부 채널막 사이의 경계에서, 상기 하부 채널막의 제2 방향으로의 폭은 상기 상부 채널막의 상기 제2 방향으로의 폭보다 크고,
    상기 상부 채널막은 단결정 실리콘으로 형성되고,
    상기 하부 채널막은 다결정 실리콘을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 상부 도전 전극은 다결정 실리콘 도전막을 포함하고,
    상기 하부 도전 전극은 금속성 도전막을 포함하는 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 복수의 하부 도전 전극은 상기 상부 도전 전극에 최인접하는 제1 하부 도전 전극을 포함하고,
    상기 하부 채널막과 상기 상부 채널막 사이의 경계는 상기 제1 하부 도전 전극의 상면과 상기 상부 도전 전극의 하면 사이에 위치하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 하부 채널막은 채널 패드 패턴을 포함하고,
    상기 채널 패드 패턴은 다결정 실리콘을 포함하는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 채널 패드 패턴의 상면을 따라 연장된 실리사이드막을 더 포함하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 하부 채널막은 채널 패드 패턴을 포함하고,
    상기 채널 패드 패턴은 단결정 실리콘을 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 채널 패드 패턴의 하면을 따라 연장된 실리사이드막을 더 포함하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 상부 채널 구조체는 상부 수직 절연 패턴을 더 포함하고,
    상기 상부 채널막은 상기 상부 수직 절연 패턴의 측벽을 따라 연장되는 비휘발성 메모리 장치.
  9. 제 1항에 있어서,
    상기 상부 채널막 상에 배치되고, 도핑된 불순물을 포함하는 비트 라인 패드를 더 포함하는 비휘발성 메모리 장치.
  10. 기판 상에, 몰드 절연막 및 희생 절연막이 교대로 적층된 하부 몰드 구조체를 형성하고,
    상기 하부 몰드 구조체를 관통하고, 하부 채널막을 포함하는 하부 채널 구조체를 형성하고,
    상기 하부 몰드 구조체 상에, 상부 도전막을 포함하는 상부 몰드 구조체를 형성하고,
    상기 상부 몰드 구조체를 관통하고, 상기 하부 채널막을 노출시키는 상부 채널 홀을 형성하고,
    상기 상부 채널 홀 내에, 상기 하부 채널막과 접촉하는 프리 상부 채널막을 형성하고, 상기 프로 상부 채널막은 비정질 실리콘으로 형성되고,
    단결정화 공정을 통해 상기 프리 상부 채널막을 변화시켜, 상기 상부 채널 홀 내에 상부 채널막을 형성하는 것을 포함하고,
    상기 단결정화 공정은 MILC(metal induced lateral crystallization) 공정, 레이저 열 어닐링(laser thermal annealing) 공정 및 SEG(selective epitaxial growth) 공정 중 하나를 이용하는 비휘발성 메모리 장치의 제조 방법.

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