KR900000049B1 - 2단 디코더회로 - Google Patents

Abstract

내용 없음.

Description

2단 디코더회로

제1도는 종래의 2단 디코더회로의 개통도.

제2도는 제1도에 보인 2단 디코더회로에서 출력신호의 상승을 보이는 파형도.

제3도는 본 발명에 의한 2단 디코더회로의 일실시예의 개통도.

제4도는 제3도에 보인 2단 디코더회로의 전체 시스템의 개통도.

제5도는 제3도에 보인 2단 디코더회로에 사용되는 어드레스 버퍼의 상세한 회로도.

제6도는 제3도에 보인 2단 디코더회로 내의 출력신호의 파형도.

제7도는 제3도에 보인 2단 디코더회로를 사용하는 메모리장치의 개통도.

제8도는 제7도에 메모리장치에 사용되는 메모리 셀의 일예의 개통도.

본 발명은 2단 디코더회로에 관한 것으로 특히, 어드레스가 교환될때 원인이 되는 오동작을 제거한 2단 디코더회로에 관한 것이다.

복수단 디코더회로는 반도체 메모리장치의 반도체 집적회로(IC)내의 디코더회로로서 종종 사용된다. 그러한 다단 디코더회로는 소전력으로 구동될 수 있으며 또한 단 몇개의 회로소자들만을 요한다. 그러나 다단 디코더회로는 어드레스가 교환될때 비선택 출력의 상승으로 인해 이중선택이 되는등 기타문제점들을 갖고 있다.

그러므로, 이러한 문제점들을 제거하도록 적당한 조치가 취해져야만 한다.

본 발명의 목적은 이중선택등의 문제가 없는 2단 디코더회로를 제공하는데 있다.

본 발명의 또다른 목적 IC장치의 개량된 신뢰성을 제공하는 2단 디코더회로를 제공하는데 있다.

본 발명의 또다른 목적은 어드레스가 교환될때 디코더 출력에서 상승되지 않는 2단 디코더회로를 제공하는데 있다.

상술한 목적들은 입력신호와 상부비트들을 디코딩하기 위한 제1단 디코더회로와, 제1단 디코더회로의 선택된 출력신호를 수신함에 의해 작동되며 또한 입력신호의 하부비트들을 디코드하는 제2단 디코더회로 즉, 입력신호를 예정된 임계레벨과 비교하여 선택 또는 비선택을 수행하는 임계동작형 논리회로에 의해 형성되는 제1단 디코더회로와, 소위 다이오드 매트릭스 회로에 의해 형성되는 제2단 디코더를 포함하는 2단 디코더회로에 의해 달성될 수 있다.

이하 첨부된 도면을 참고하여 본 발명의 양호한 실시예를 상세히 설명하면 다음과 같다.

양호한 실시예를 설명하기 전에 우선 참고를 위해 종래 기술에 대해 설명하면 다음과 같다.

제1도는 종래의 IC장치에 사용되는 2단 디코더회로의 일예를 나타낸다. 제1도에 보인 2단 디코더회로에서 제1단 디코더회로는 1비트 어드레스신호 Å등을 수신하기 위한 어드레스 버퍼 1, 다수의 신호배선에 의해 형성되는 어드레스 배선 2 및 앤드게이트들 3으로 구성된다. 제2단 디코더회로는 어드레스 버퍼 4, 다수의 신호배선들로 형성되는 어드레스 배선들 5 그리고 앤드 게이트 6을 포함한다.

어드레스 버퍼 1은 그의 에미터들이 상호연결된, 트랜지스터들 Q₁, Q₂를 포함하는 차동 증폭기와, 트랜지스터들 Q₁, Q₂의 공통 에미터와 전원 V_DD간에 연결되는 정전류회로 I₁과, 트랜지스터 Q₁, Q₂의 콜랙터들에 각각 일단이 연결되는 저항들 R₂, R₃와 그리고 저항들 R₂, R₃와 그리고 저항들 R₂, R₃의 연결된 타단들와 전원 V_cc간에 연결된 저항 R₁으로 구성된다.

어드레스 배선들 2는 예를 들어 각쌍마다 어드레스 버퍼가 연결된 4쌍의 신호배선들을 포함한다. 그러나, 제1도에서는 하나의 어드레스 버퍼만이 보이고 있다.

엔드게이트 3은 다이오드들 D₁, D₂, D₃,D₄저항 R₄및 트랜지스터 Q₃를 포함하는데 이들은 이 다이오드들의 공통 연결된 아노드와 전원 V_cc간에 연결된다.

제2단 어드레스 버퍼내의 어드레스 버퍼 4는 어드레스 버퍼 1과 동일한 회로구성을 갖고 있으며, 트랜지스터들 Q₄, Q₅정전회로 I₂및 저항들 R₅, R₆,R₇을 갖고 있다.

어드레스 배선들 5는 또한 4쌍의 신호배선들을 포함하고 있는데, 이 신호배선들의 각 쌍은 어드레스 버퍼 4등과 연결되어 있다. 그러나 제1도에서 단 하나의 어드레스 버퍼만이 보이고 있다.

앤드게이트 6은 다이오드들 D₅, D₆, D₇, D₈과, 이들 다이오드의 공통연결된 아노드들과 트랜지스터 Q₃의 에미터간에 연결되는 저항 R₈과, 트랜지스터 Q₃의 에미터간에 연결된 그의 콜렉터와 다이오드들 D₅, D₆, D₇, D₈의 공통 연결된 아노드들에 연결된 베이스를 갖는 트랜지스터 Q₆와, 그리고 트랜지스터 Q₆와 전원 V_pp간에 연결되는 정전류 회로 I₃를 포함한다.

제1도에 보인 회로에서, 제1단 디코더회로의 어드레스 버퍼 1의 입력 즉, 트랜지스터 Q₁의 베이스는 어드레스신호의 한 비트를 공급받는다. 다른 트랜지스터의 Q₂의 베이스는 V_R을 공급받는다. 반전 어드레스신호 A₀와 비반전신호 A₀는 각 트랜지스터 Q₁과 Q₂의 콜랙터들의 출력들로서 어드레스 배선들 2의 한쌍의 신호배선들에 공급된다. 배선들 2의 다른쌍의 신호배선들은 비슷한 어드레스 버퍼들(도시안됨)로부터 어드레스 신호들의 다른 비트들의 반전 및 비반전 신호를 수신한다. 다이오드들 D₁, D₂, D₃, D₄의 캐소드들은 대응하는 쌍의 신호배선들내의 신호배선들중 하나에 각각 연결된다. 제2단 디코더회로내의 어드레스 버퍼 4등은 어드레스 신호의 한 비트를 공급받아서 반전 및 비반전 어드레스신호를 어드레 배선들 5의 신호배선들 2의 쌍들에 공급해준다. 또한 제1단 디코더회로의 출력 즉, 트랜지스터 Q₃의 에미터는 다수의 제2단 디코더회로들과 연결된다.

제1도에 보인 회로에서, 제1단 디코더회로의 앤드게이트 3을 형성하는 다이오드들 D₁, D₂, D₃, D₄의 캐소드들이 모두 하이레벨일때 앤드게이트 3의 출력은 하이레벨이 되므로 결국, 트랜지스터 Q₃의 에미터는 하이레벨이 된다. 그러므로, 이 시간에, 제2단 디코더의 앤드게이트 6의 다이오드들 D₅, D₆, D₇, D₈의 캐소들이 모두 하이레벨일때 앤드게이트 6의 출력은 하이레벨이 되며, 또한 트랜지스터 Q₆의 에미터 즉, 출력신호 OUT는 하이레벨이 되므로, 워드라인들등이 선택될 수 있다.

반대로, 제1단 디코더회로의 출력이 로우레벨일때, 만일 제2단 디코더회로의 앤드게이트 6의 다이오드들 D₅, D₆, D₇, D₈의 캐소드들이 모두 하이레벨일지라고 출력 OUT는 로우레벨 즉, 비선택상태가 된다.

또한, 제1단 디코더회로의 출력이 하이레벨일지라도 제2단 디코더회로의 앤드게이트의 출력이 로우레벨일때 출력 OUT는 로우레벨이 되며 또한 이 경우에 비선택상태가 된다.

그러므로, 이와 같은 2단 디코더에서 발견된 장점의 하나는 전력소비가 아주 작다는 것이다. 이는 왜냐하면, 만일 제1단 디코더 출력이 로우일경우 비선택된 제1단 디코더들에 연결되는 제2단 디코더들은 어떤 것도 전력소비를 하지 않기 때문이다. 단지 선택된 제1단 디코더에 연결되는 선택된 제2단 디코더들만이 전력을 소비한다.

결론적으로, 선택된 제1단 디코더에 연결되는 제2디코더들의 단일 그룹만은 언제나 전력을 소비한다.

상술한 종래의 2단 디코더회로에서 제1단 디코더회로와 제2단 디코더회로는 모두 매트릭스형이다.

그러므로, 어드레스가 변동될때 출력이 상승하는 결점이 있다. 즉, 제2도에서 점선으로 보인 바와 같이 예를 들어, 어드레스신호 Am이 강하고, 어드레스신호 An이 상승할때와 같은 과도 상태에서 두 어드레스 신호들은 중간레벨이 된다.

그러한 시간에, 어드레스가 바뀔때 어드레스의 변동전후의 비선택상태에 있는 앤드게이트의 출력은 제2도에서 실선으로 보인 바와 같이 상승한다. 제1도에 보인 회로에서 제1단 디코더회로와 제2단 디코더회로는 다이오드들을 사용하여 만든 앤드게이트들을 갖고 있으며 즉, 매트릭스형으로 구성되므로 제1단 디코더회로와 제2단 디코더회로에서의 상승이 포개지므로 출력 OUT에서 상승되는 원인이 된다. 이는 다이오드 매트릭스형 앤드게이트의 출력레벨이 다이오드의 캐소드에서 최저 입력레벨로 부터 V_F(아이오드의 순방향전압)에 세트되기 때문이다.

그러므로, 제1도에 보인 종래의 회로에서는 어드레스가 변경될 때 이중으로 선택되는 등의 문제가 있다.

제3도는 본 발명의 일실시예에 의한 IC장치에 사용되는 2단 디코더회로의 구성을 나타낸다. 제3도에 보인 2단 디코더회로에서, 제1단 디코더회로는 다이오드 매트릭스형 논리회로와 달리 임계동작형 논리회로들을 포함하고 있는 이외에도, 어드레스 버퍼들 7-1, 7-2 및 8-1, 8-2와, 다수의 예를 들어 4개의 신호배선들을 갖는 어드레스 배선들 9와 10을 포함하고 있다.

제1단 디코더회로내의 어드레스 버퍼들 7-1, 7-2 및 8-1, 8-2는 입력으로서 일비트의 어드레스신호들 A₁, A₂, A₃를 수신한다. 각 어드레서 버퍼는 이 어드레스신호들의 반전신호와 비반전신호를 형성하여 어드레서 배선들 9의 신호배선 들로 그들을 공급해준다.

논리회로 11은 공통으로 연결된 에미터를 각각 갖고 있는 트랜지스터 Q₇, Q₈, Q₉와, 트랜지스터들Q₇, Q₈의 공통연결 콜랙터들에 연결되는 베이스를 갖는 에미터 폴로워 트랜지스터 Q₁₀와 부하저항 R₉그리고 정전류원 I₄를 포함한다.

트랜지스터 Q₇, Q₈의 베이스들은 어드레스 배선들 9와 10의 한 신호라인에 각각 연결된다. 그러므로, 예를 들어 논리회로 11과 같은 16개의 논리회로들이 제4도에 보인 바와 같이 제공된다.

제3도에 보인 회로에서, 제2단 디코더회로의 구성은 제1도에 보인 회로와 동일하며, 동일부분들은 동일 번호로 표시한다. 제2단 디코더회로의 16개의 그러한 앤드게이트 6등을 예를 들어 제1단 디코더회로의 출력에 연결된다. 제4도는 2단 디코더회로의 전체시스템을 나타내는 것으로 제3도에서와 동일한 번호는 동일소자를 나타낸다. 또한, 제4도에서, 11-0, 11-1, …, 11-5는 제3도에서 11에 해당하는 논리회로를 나타내며, 6-0, …6-15는 제3도에서 6에 해당하는 앤드레이크들, 그리고 4-1,…4-4는 제3도에서 보인 4에 해당하는 어드레스 버퍼들을 나타낸다.

제5도는 제3도에 보인 회로에서 어드레서 버퍼들 7-1, 7-2, 8-1, 8-2중 하나의 상세한 구성을 보이고 있다.

제5도에 보인 어드레스 버퍼는 공통연결된 에미터들을 갖는 트랜지스터들 Q₁₁, Q₁₂에 의해 형성된 차동증폭회로, 저항들 R₁₀, R₁₁,R₁₂그리고 정전류회로 I₅를 포함하며 또한 차동증폭기회로의 트랜지스터들 Q₁₁과 Q₁₂의 콜렉터들에 연결되는 에미터 폴로워회로를 형성하는 복수 에미터 트랜지스터들 Q₁₃과 Q₁₄를 포함한다.

제5도에 보인 어드레스 버퍼에서, 일비트 어드레스신호 A₁는 차동증폭기 회로에서 트랜지스터 Q₁₁의 베이스에 공급된다. 반전 및 비반전된 어드레스신호는 트랜지스터들 Q₁₁과 Q₁₂의 콜렉터들에 얻어진다. 이러한 반전 및 비반전된 어드레스신호들은 트랜지스터들 Q₁₃과 Q₁₄에 의해 구성된 에미터 폴로워회로를 통해 상술한 어드레스 배선들을 형성하는 각 신호 배선으로 공급된다. 한 어드레스 버퍼내의 각각의 복수에미터 트랜지스터들 Q₁₃과 Q₁₄중 한 에미터는 각각 한 신호배선에 연결된다. 그러므로, 제3도에 보인 회로에서 제1단 디코더 회로내의 각 신호배선은 어드레스 버퍼들과 동일한 수의 에미터들과 연결되므로 결국 소위 배선논리형(또는 논리형)회로가 구성될 수 있다.

이제 상술한 구성을 갖는 2단 디코더회로의 동작을 설명한다. 제3도에서, 어드레스 버퍼들 7-1, 7-2로부터 신호배선들로 공급되는 하나이상의 신호들이 하이레벨일때 예를 들어 어드레스 배선들 9의 신호배선들의 전위가 하이레벨이 된다. 어드레스 버퍼들 7-1, 7-2로부터 신호배선들로 공급되는 신호들 양자가 모두 로우레벨일때만 그것은 로우레벨이 된다.

그러므로, 논리회로 11의 트랜지스터 Q₇의 베이스에 연결되는 신호배선 9a의 전위는 어드레스신호 A₀가 하이레벨(예, ＂1＂)일때와 어드레스신호 A₁이 로우레벨(예, ＂0＂)일때만 로우레벨이 된다. 또한 어드레스 배선들 10의 각 신호배선의 트랜지스터 Q₈의 베이스에 연결되는 신호배선 10의 전위는 어드레스신호 A₂가 로우레벨일때와 어드레스신호 A₂가 로우레벨일때만 로우레벨이 된다. 논리회로 11은 넌드게이트로서 동작한다. 신호배선들 9a와 10a의 전위들이 모두 로우레벨일때만 트랜지스터들 Q₇과 Q₈들은 차단되어 트랜지스터 Q₁₀의 에미터들로부터 하이레벨신호가 출력된다. 입력 어드레스신호들 A₀, A₁, A₂, A₃가 상술한 이외의 상태에 있을 때 하나이상의 신호배선들 9a와 10a는 하이레벨이 되고 또한 하나이상의 트랜지스터들 Q₇과 Q₈는 도통되므로 트랜지스터 Q₁₀의 에미터가 로우레벨이 될 수 있다.

상술한 동작에서 만일 제1단 디코더회로의 출력이 하이레벨이 될때 제2단 디코더회로의 앤드게이트들의 모든 입력들이 하이레벨이 될 경우, 출력 OUT는 전술한 바와 같이 하이레벨이 되며 또한 출력에 연결되는 워드라인등이 선택된다.

이제 제2단 디코던 회로에서는 예를 들어, 어드레스 배선 5를 구성하는 4개의 신호들중 단 하나만이 로우레벨이고, 다른 3개는 하이레벨이다.

어드레스가 변경될때 조차 최대변동시에 단지 두 신호배선들만의 전위 즉, 다른 신호배선들의 전위는 하이레벨 상태에서 유지된다. 또한, 논리회로 11은 그내의 트랜지스터들 Q₇과 Q₈의 베이스 전위가 트랜지스터 Q₉의 베이스전위에 의해 즉, 임계값과 같은 기준전위 V_R에 의해 동작되는 임계값 동작형 넌드회로이기 때문에 신호배선 9a의 전위가 로우레벨로 부터 하이레벨로 변동할때와 신호배선 10a의 전위가 하이레벨로 부터 로우레벨로 변동할때조차 출력신호의 상승은 제6도에 보인 바와 같이 적당한 값에 기준전압 V_R을 설정함에 의해 방지될 수 있다. 즉, 트랜지스터 Q₇Q₈의 콜렉터 레벨은 제1도의 다이오드 매트릭스형과 같은 입력레벨들 9a, 10a를 추종하지 못한다. 콜렉터 레벨은 모든 입력레벨들이 기준전위 V_R과 동일하거나 그보다 크게 될때만 변동한다. 그러한 조건은 비선택으로부터 선택으로 변동하는 디코더에서 짧은 시간동안 존재하지 않는다. 또한 논리회로의 입력에 연결되는 신호배선들의 전위가 상술한 바와 같이 하이레벨에서 유지되기 때문에 2단 디코더회로들을 형성하는 복수의 제1단 디코더회로들의 대다수에서 제1단 디코더회로의 출력의 대다수는 로우레벨을 유지한다. 그러므로 그러한 디코더회로에서는 출력이 상승되지 않는다.

요약하면, 본 발명에서는 제1단 디코더가 임계 동작형 논리회로이기 때문에 출력의 상승문제가 거의 완전히 해결된다. 또한 제2단 디코더는 여전히 제1단 디코더에 연결되는 다이오드 매트릭스 형태이기 때문에 전술한 저전력소비를 계속 유지할 수 있다.

제7도는 상술한 두단 디코더회로를 사용하는 반도체 메모리의 출력라인을 나타낸다. 제7도에서 메모리장치는 메모리셀 어레이 13, X-디코더 14, Y-디코더 15, 판독/기입 제어회로 16, 기입증폭기 17, 감지증폭기 18등을 포함한다. X-디코더 14는 상술한 2단 디코더회로에 의해 형성된다. 2단 디코더회로중 제1단 디코더회로 FD는 4비트의 어드레스신호 A₀, …, A₃를 입력으로서 수신하며, 제2단 디코더회로 SD는 다른 4비트 어드레스 신호 A₄, …, A₇을 입력으로서 수신한다. X-디코더 14는 메모리 어레이 13에 연결된 256개의 배선들로부터 한 배선을 선택하도록 사용된다. Y-디코더는 예를 들어 8비트의 어드레스 신호들 A₈, A₉, …, A₁₅를 입력으로 수신한다. 이 Y-디코더에 의해 메모리 어레이 13에 연결된 256개의 배선들로부터 한배선이 선택된다. 그 다음 그 데이타는 상술한 바와 같이 선택된 워드라인과 비트라인에 연결된 메모리셀에 기입된다. 즉, 기입동작가능 신호 WE는 예를 들어 메모리칩이 칩선택신호 CS에 의해 선택된 상태에서 고레벨이며 기입증폭기 17는 동작가능하게 되므로 입력데이타 D_IN이 기입증폭기 17과 판독/기입 제어회로 16에 의해 선택된 메모리셀에서 기입된다. 또한 기입동작가능 신호 WE이 로우레벨일때 감지증폭기 18은 동작가능되므로 데이타는 감지증폭기 18과 판독/기입 증폭기 16에 의해 선택셀로부터 판독되어 판독데이타 D_OUT로서 출력된다.

또한 제7도에 보인 메모리장치에서는 제8도에 보인 메모리셀이 사용된다. 제8도에 보인 메모리셀은 소위 다이오드 부하형이며, 또한 다이오드와 저항의 병렬회로를 포함하는 한쌍의 부하회로들과 한쌍의 멀티에미터 트랜지스터들에 의해 형성된다.

상술한 바와 같이, 본 발명에 의하면, 배설논리회로를 사용하는 디코더회로가 반도체 메모리장치용 2단 디코더회로로서 사용된다. 그러므로, 어드레스가 변경될때 디코더 출력의 상승은 감소되며 또한 이중선택등으로 인한 오동작이 방지될 수 있다. 그러므로, IC장치의 신뢰성을 개선하는 것이 가능하게 되었다.

Claims (3)

1. 입력신호의 상부비트들을 디코딩하기 위한 제1단 디코더회로와, 그리고 상기 제1단 디코더회로의 선택된 출력신호를 수신함에 의해 작동되며 또한 상기 입력신호의 하부비트들을 디코드하는 제2단 디코더회로를 포함하되, 상기 제1단 디코더회로는 예정된 임계레벨과 상기 입력신호를 비교함에 의해 선택 또는 비선택을 수행하는 임계 동작형 논리회로에 의해 형성되며, 상기 제2단 디코더는 다이오드 매트릭스회로에 의해 형성되는 것이 특징인 2단 디코더회로.
2. 제1항에서, 상기 임계 동작형 논리회로는 다수의 에미터 결합 트랜지스터들을 포함하되, 상기 에미터 결합된 트랜지스터들중 하나의 상기 예정된 임계레벨을 수신하는 베이스를 갖고 있으며 또한 상기 에미터 결합된 트랜지스터들중 다른 것은 어드레스 입력신호를 수신하는 베이스를 갖는 것이 특징인 2단 디코더회로.
3. 제1항에 있어서, 상기 다이오드 매트릭스회로는 각각 다수의 다이오드들로 구성되는 다수의 앤드 게이트들을 포함하며, 그의 캐소드들중 하나의 어드레스 입력신호를 수신하며 또한 그의 아노드 트랜지스터의 베이스에 공통으로 연결되며 또한 상기 트랜지스터의 콜랙터는 상기 제1단 디코더회로들의 상기 출력들중 하나에 연결되며 또한 상기 2단 디코더 회로중 한 출력은 상기 트랜지스터의 에미터로부터 얻어지는 것이 특징인 2단 디코더회로.

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