JPS60254484A - ２段デコーダ回路 - Google Patents
２段デコーダ回路Info
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- JPS60254484A JPS60254484A JP59109500A JP10950084A JPS60254484A JP S60254484 A JPS60254484 A JP S60254484A JP 59109500 A JP59109500 A JP 59109500A JP 10950084 A JP10950084 A JP 10950084A JP S60254484 A JPS60254484 A JP S60254484A
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- address
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/20—Conversion to or from n-out-of-m codes
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- Theoretical Computer Science (AREA)
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- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体集積回路装置に関し、特にアドレスの
切り替わり時における誤動作を除去した多段デコーダを
有する集積回路装置に関する。
切り替わり時における誤動作を除去した多段デコーダを
有する集積回路装置に関する。
（技術の背景）
半導体メモリ装置等の半導体集積回路（以下単にＩＣ装
置と称する）に用いられるデコーダ回路としていわゆる
２段デコーダ等の多段デコーダが用いられている。この
ような多段デコーダは消費電力が少なくかつ回路素子数
が少なくなるという特徴を有している。ところが、多段
デコーダはこのような特徴を有する反面、例えばアドレ
ス切り替わり時における非選択出力の持ち上がり等によ
って例えば二重選択等の弊害を生ずることがある。
置と称する）に用いられるデコーダ回路としていわゆる
２段デコーダ等の多段デコーダが用いられている。この
ような多段デコーダは消費電力が少なくかつ回路素子数
が少なくなるという特徴を有している。ところが、多段
デコーダはこのような特徴を有する反面、例えばアドレ
ス切り替わり時における非選択出力の持ち上がり等によ
って例えば二重選択等の弊害を生ずることがある。
したがって、多段デコーダの特徴を活かしＩＣ装置の信
頼性を高めるためにはこのような弊害を除去するための
何らかの対策が要求される。
頼性を高めるためにはこのような弊害を除去するための
何らかの対策が要求される。
（従来技術と問題点）
第５図は、従来形のＩＣ装置に用いられている２段デコ
ーダの一例を示す。同図の２段デコーダは、１ビツトの
アドレス信号Ａｏ等が入力されるアドレスバッファ１、
複数の信号線からなるアドレス線２、およびアンドゲー
ト３を有する１段目デコーダと、アドレスバッファ４、
複数の信号線からなるアドレス線５、およびアンドゲー
ト６を有する２段目デコーダとによって構成される。ア
ドレスバッファ１は、互いにエミッタが接続されたトラ
ンジスタＪ、Ｑ２、これらのトランジスタＱ１およびＱ
２の共通エミッタと電源ＶＤＤ間に接続された定電流回
路■１、各トランジスタＱ１およびＱ２のコレクタに一
端が接続された抵抗Ｒ２およびＲ３、そして抵抗Ｒ２お
よびＲ３の互いに接続された他端と電源■。間に接続さ
れた抵抗Ｒ１を有する差動増幅回路によって構成される
。アドレス線２は、同図においては、例えば４対の信号
線を有し、各対ごとにアドレスバッファが接続されてい
るが、同図においてはアドレスバッファは１回路だけ示
されており他の３回路は図示を省略している。アンドゲ
ート３はダイオードＤｉ、Ｄ２Ｄ３＃Ｄ４、これらの各
ダイオードの共通接続されたアノードと電源Ｖ。０間に
接続された抵抗Ｒ４、およびトランジスタＱ３を有する
。２段目デコーダにおけるアドレスバッファ４は上述の
アドレスバッファ１と同じ回路構成を有し、トランジス
タＱ４．Ｑ５、定電流回路Ｉ２、および抵抗Ｒ５。
ーダの一例を示す。同図の２段デコーダは、１ビツトの
アドレス信号Ａｏ等が入力されるアドレスバッファ１、
複数の信号線からなるアドレス線２、およびアンドゲー
ト３を有する１段目デコーダと、アドレスバッファ４、
複数の信号線からなるアドレス線５、およびアンドゲー
ト６を有する２段目デコーダとによって構成される。ア
ドレスバッファ１は、互いにエミッタが接続されたトラ
ンジスタＪ、Ｑ２、これらのトランジスタＱ１およびＱ
２の共通エミッタと電源ＶＤＤ間に接続された定電流回
路■１、各トランジスタＱ１およびＱ２のコレクタに一
端が接続された抵抗Ｒ２およびＲ３、そして抵抗Ｒ２お
よびＲ３の互いに接続された他端と電源■。間に接続さ
れた抵抗Ｒ１を有する差動増幅回路によって構成される
。アドレス線２は、同図においては、例えば４対の信号
線を有し、各対ごとにアドレスバッファが接続されてい
るが、同図においてはアドレスバッファは１回路だけ示
されており他の３回路は図示を省略している。アンドゲ
ート３はダイオードＤｉ、Ｄ２Ｄ３＃Ｄ４、これらの各
ダイオードの共通接続されたアノードと電源Ｖ。０間に
接続された抵抗Ｒ４、およびトランジスタＱ３を有する
。２段目デコーダにおけるアドレスバッファ４は上述の
アドレスバッファ１と同じ回路構成を有し、トランジス
タＱ４．Ｑ５、定電流回路Ｉ２、および抵抗Ｒ５。
Ｒ６，Ｒ７を具備する。アドレス線５も同図においては
４対の信号線を有し、各対の信何線ごとにアトレスバッ
ファ４等が設けられているが、アトレスバッファは同図
においては１回路だけ示されている。アンドゲート６は
、ダイオードＤ５．Ｄ６゜Ｄ？、Ｄ８、これらのダイオ
ードの共通接続されたアノードとトランジスタＱ３のエ
ミッタ間に接続された抵抗Ｒ８、コレクタがトランジス
タＱ３のエミッタに接続されベースが各ダイオードＤ５
。
４対の信号線を有し、各対の信何線ごとにアトレスバッ
ファ４等が設けられているが、アトレスバッファは同図
においては１回路だけ示されている。アンドゲート６は
、ダイオードＤ５．Ｄ６゜Ｄ？、Ｄ８、これらのダイオ
ードの共通接続されたアノードとトランジスタＱ３のエ
ミッタ間に接続された抵抗Ｒ８、コレクタがトランジス
タＱ３のエミッタに接続されベースが各ダイオードＤ５
。
Ｄ６ 、Ｄ７ 、Ｄ８の共通アノードに接続されたトラ
ンジスタＱ６、および該トランジスタＱ６と電源Ｖ］、
）間に接続された定電流回路Ｉ３等によって構成される
。
ンジスタＱ６、および該トランジスタＱ６と電源Ｖ］、
）間に接続された定電流回路Ｉ３等によって構成される
。
第５図の回路において、１段目のデコーダのアドレスバ
ッファ１の入力すなわちｌ・ランジスタＱ１のベースに
は１ビツト分のアドレス信号ＡＯ等が印加され、他のト
ランジスタＱ２のベースには基準電圧ＶＲが印加されて
いる。各トランジスタＱ１およびＱ２のコレクタにはそ
れぞれ反転アドレス信号Ａｏおよび非反転アドレス信号
Ａｏが出力されアドレス線２の１対の信号線にそれぞれ
供給される。アドレス線２の他の信号線対にも同様のア
トレスバッファによりアドレス信号の他のビットの反転
および非反転信号が供給されている。各ダイオードＤ１
、Ｄ２．Ｄ３ｊＤ４のカソードはそれぞれ対応する信
号線対におけるいずれか一方の信号線に接続されている
。２段目デコーダのアドレスバッファ４等にもそれぞれ
アドレス信号が１ビツトずつ印加されており、アドレス
線５の各信号線対にそれぞれ反転および非反転アドレス
信号を供給している。また、１段目デコーダの出力、す
なわちトランジスタＱ３のエミッタには複数の２段目デ
コーダが接続されている。
ッファ１の入力すなわちｌ・ランジスタＱ１のベースに
は１ビツト分のアドレス信号ＡＯ等が印加され、他のト
ランジスタＱ２のベースには基準電圧ＶＲが印加されて
いる。各トランジスタＱ１およびＱ２のコレクタにはそ
れぞれ反転アドレス信号Ａｏおよび非反転アドレス信号
Ａｏが出力されアドレス線２の１対の信号線にそれぞれ
供給される。アドレス線２の他の信号線対にも同様のア
トレスバッファによりアドレス信号の他のビットの反転
および非反転信号が供給されている。各ダイオードＤ１
、Ｄ２．Ｄ３ｊＤ４のカソードはそれぞれ対応する信
号線対におけるいずれか一方の信号線に接続されている
。２段目デコーダのアドレスバッファ４等にもそれぞれ
アドレス信号が１ビツトずつ印加されており、アドレス
線５の各信号線対にそれぞれ反転および非反転アドレス
信号を供給している。また、１段目デコーダの出力、す
なわちトランジスタＱ３のエミッタには複数の２段目デ
コーダが接続されている。
第５図の回路においては、１段目デコーダのアンドゲー
トを構成する各ダイオードＤ１ 、Ｄ２゜Ｄ３．Ｄ４の
カソードが共に高レベルの場合には該アンドゲート３の
出力が高レベルとなり、トランジスタＱ３のエミッタ電
位が高レベルとなる。
トを構成する各ダイオードＤ１ 、Ｄ２゜Ｄ３．Ｄ４の
カソードが共に高レベルの場合には該アンドゲート３の
出力が高レベルとなり、トランジスタＱ３のエミッタ電
位が高レベルとなる。
したがって、この時もし２段目デコーダのアンドゲート
６の各ダイオードＤ５ 、Ｄ６ 、Ｄ７ 、Ｄ８のカソ
ードがすべて高レベルであれば該アンドゲート６の出力
も高レベルとなり、トランジスタＱ６のエミッタすなわ
ち出力信号ＯＵＴが高レベルとなりワード線等が選択さ
れる。これに対して、１段目デコーダの出力が低レベル
の場合は、たとえ２段目デコーダのアンドゲート６の各
ダイオードＤ５７Ｄ６ Ｊ Ｄ？ −Ｄ８のカソードが
すべて高レベルであっても出力ＯＵＴは低レベルとなり
非選択状態となる。また、１段目デコーダの出力が高レ
ベルであっても２段目デコーダのアンドゲート６の出力
が低レベルであれば出力ＯＵＴは低レベルとなりこの場
合も非選択状態となる。
６の各ダイオードＤ５ 、Ｄ６ 、Ｄ７ 、Ｄ８のカソ
ードがすべて高レベルであれば該アンドゲート６の出力
も高レベルとなり、トランジスタＱ６のエミッタすなわ
ち出力信号ＯＵＴが高レベルとなりワード線等が選択さ
れる。これに対して、１段目デコーダの出力が低レベル
の場合は、たとえ２段目デコーダのアンドゲート６の各
ダイオードＤ５７Ｄ６ Ｊ Ｄ？ −Ｄ８のカソードが
すべて高レベルであっても出力ＯＵＴは低レベルとなり
非選択状態となる。また、１段目デコーダの出力が高レ
ベルであっても２段目デコーダのアンドゲート６の出力
が低レベルであれば出力ＯＵＴは低レベルとなりこの場
合も非選択状態となる。
ところで、上述の従来形の２段デコーダにおいては、１
段目デコーダおよび２段目デコーダ共にダイオードマト
リックス型のものであるため、アドレス切り替わり時に
出力が持ち上がるという不都合があった。すなわち、第
６図の点線で示すように、例えばアドレス信号Ａｍが立
ち下がりアドレス信号Ａｎが立ち上がる場合等の過渡状
態において両アドレスＡｍおよびＡｎが共に中間レベル
となる時がある。このような時にはダイオードを用いた
アンドゲートの出力は第６図の実線で示すように持ち上
がりを生ずる。そして、第５図の回路においては、第１
段目デコーダおよび第２段目デコーダが共にこのような
ダイオードを用いたアンドゲートを有するため、すなわ
ち、共にダイオードマトリックス型であるため、第１段
目デコーダと第２段目デコーダの持ち上がりが重なり出
力ＯＵＴの持ち上がりを生ずる。このため、第５図の従
来形の回路においては、アドレスの切り替わり時に二重
選択等を生ずるという不都合があった。
段目デコーダおよび２段目デコーダ共にダイオードマト
リックス型のものであるため、アドレス切り替わり時に
出力が持ち上がるという不都合があった。すなわち、第
６図の点線で示すように、例えばアドレス信号Ａｍが立
ち下がりアドレス信号Ａｎが立ち上がる場合等の過渡状
態において両アドレスＡｍおよびＡｎが共に中間レベル
となる時がある。このような時にはダイオードを用いた
アンドゲートの出力は第６図の実線で示すように持ち上
がりを生ずる。そして、第５図の回路においては、第１
段目デコーダおよび第２段目デコーダが共にこのような
ダイオードを用いたアンドゲートを有するため、すなわ
ち、共にダイオードマトリックス型であるため、第１段
目デコーダと第２段目デコーダの持ち上がりが重なり出
力ＯＵＴの持ち上がりを生ずる。このため、第５図の従
来形の回路においては、アドレスの切り替わり時に二重
選択等を生ずるという不都合があった。
（発明の目的）
本発明の目的は、前述の従来形における問題点に鑑み、
多段デコーダを有するＩＣ装置において、該多段デコー
ダの各デコーダ回路の最上位段にワイヤード論理型ゲー
ト回路等を用いるという構想に基づき、多段デコーダ本
来の特徴を活がしつつアドレスの切り替わり時等におけ
るデコーダ出力の持ち上がりを軽減して二重選択等の弊
害を防止し、以ってＩＣ装置の信頼性を向上させること
にある。
多段デコーダを有するＩＣ装置において、該多段デコー
ダの各デコーダ回路の最上位段にワイヤード論理型ゲー
ト回路等を用いるという構想に基づき、多段デコーダ本
来の特徴を活がしつつアドレスの切り替わり時等におけ
るデコーダ出力の持ち上がりを軽減して二重選択等の弊
害を防止し、以ってＩＣ装置の信頼性を向上させること
にある。
（発明の構成）
そしてこの目的は、本発明によれば、入力アドレス信号
が分割入力される複数段のデコーダ回路および各段のデ
コーダ回路の出力を結合する論理回路を具備する多段デ
コーダを有し、該複数段のデコーダ回路の最上位段にワ
イヤード論理型ゲート回路と該ゲート回路出力が入力さ
れるしきい値動作型論理回路等を有する回路によって構
成されることを特徴とする半導体集積回路装置を提供す
ることによって達成される。
が分割入力される複数段のデコーダ回路および各段のデ
コーダ回路の出力を結合する論理回路を具備する多段デ
コーダを有し、該複数段のデコーダ回路の最上位段にワ
イヤード論理型ゲート回路と該ゲート回路出力が入力さ
れるしきい値動作型論理回路等を有する回路によって構
成されることを特徴とする半導体集積回路装置を提供す
ることによって達成される。
（発明の実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の一実施例に係わるｒｃ装置に用いら
れている２段デコーダめ回路構成を示す。
れている２段デコーダめ回路構成を示す。
同図の２段デコーダは、アドレスバッファ７−１゜７−
２および８−１ 、８−２ 、それぞれ複数、例えば４
本の信号線を有するアドレス線９および１０、ナンド回
路等の論理回路１１等によって構成される１段目デコー
ダと、第５図の回路に用いられているものと同じ構成を
有する２段目デコーダとを具備する。１段目デコーダに
おける各アドレスバッファ７−Ｌ ７−２． ８−１．
８−２にはそれぞれ１ビツトずつのアドレス信号Ａ
ＯＪ Ａ １ｐ Ａ ２ ｐ Ａ ３が入力されている
。各アドレスバッファは、これらのアドレス信号の反転
および非反転信号を生成しアドレス線９の各信号線に供
給する。論理回路１１は、エミッタが互に接続されたト
ランジスタＧｅ１７． Ｑ８ 、Ｑ９、トランジスタＱ
７．Ｑ８の共通接続されたコレクタにベースが接続され
たエミソタホロワトランジスクＱ工。、負荷抵抗Ｒ９、
および定電流回路Ｉ４を具備する。トランジスタＱ７お
よびＱ８のベースはそれぞれ各アドレス線９および１０
の１本の信号線に適宜接続されている。
２および８−１ 、８−２ 、それぞれ複数、例えば４
本の信号線を有するアドレス線９および１０、ナンド回
路等の論理回路１１等によって構成される１段目デコー
ダと、第５図の回路に用いられているものと同じ構成を
有する２段目デコーダとを具備する。１段目デコーダに
おける各アドレスバッファ７−Ｌ ７−２． ８−１．
８−２にはそれぞれ１ビツトずつのアドレス信号Ａ
ＯＪ Ａ １ｐ Ａ ２ ｐ Ａ ３が入力されている
。各アドレスバッファは、これらのアドレス信号の反転
および非反転信号を生成しアドレス線９の各信号線に供
給する。論理回路１１は、エミッタが互に接続されたト
ランジスタＧｅ１７． Ｑ８ 、Ｑ９、トランジスタＱ
７．Ｑ８の共通接続されたコレクタにベースが接続され
たエミソタホロワトランジスクＱ工。、負荷抵抗Ｒ９、
および定電流回路Ｉ４を具備する。トランジスタＱ７お
よびＱ８のベースはそれぞれ各アドレス線９および１０
の１本の信号線に適宜接続されている。
したがって、論理回路１１と同様の論理回路が例えば１
６個設けられている。なお、第１図の回路において、２
段目デコーダの構成は第５図の回路に用いられているも
のと同じであり各構成部分が同一参照符号で示されてい
る。そして、このような２段目デコーダのアンドゲート
６等が各々の１段目デコーダの出力に例えば１６個ずつ
接続されている。
６個設けられている。なお、第１図の回路において、２
段目デコーダの構成は第５図の回路に用いられているも
のと同じであり各構成部分が同一参照符号で示されてい
る。そして、このような２段目デコーダのアンドゲート
６等が各々の１段目デコーダの出力に例えば１６個ずつ
接続されている。
第２図は、第１図の回路における各アドレスバッファ７
−１． ７−２． ８−１． ８−２の詳細な構成を示
す。同図のアドレスバッファは、エミッタが共通接続さ
れたトランジスタＱ工１ ”ｈ２、抵抗Ｒ工。。
−１． ７−２． ８−１． ８−２の詳細な構成を示
す。同図のアドレスバッファは、エミッタが共通接続さ
れたトランジスタＱ工１ ”ｈ２、抵抗Ｒ工。。
Ｒ工０．Ｒ□２、定電流回路Ｉ５を有する差動増幅回路
と、該差動増幅回路の各トランジスタＱ工、およびＱ工
、のコレクタにそれぞれベースが接続されエミッタホロ
ワ回路を構成するマルチエミッタトランジスタＱ１３お
よびＱ１４等によって構成されている。
と、該差動増幅回路の各トランジスタＱ工、およびＱ工
、のコレクタにそれぞれベースが接続されエミッタホロ
ワ回路を構成するマルチエミッタトランジスタＱ１３お
よびＱ１４等によって構成されている。
第２図のアドレスバッファにおいては、１ビツトのアド
レス４８号←やに÷Ａ＋が差動増幅回路のトランジスタ
Ｑ工、のべ＝スに印加され各トランジスタＱ工、および
Ｑ工、のコレクタにそれぞれ反転および非反転アドレス
信号が出力される。そして、これらの反転アドレス信号
および非反転アドレス信号がそれぞれトランジスタＱ工
、およびＱ１４によるエミッタホロワ回路をを介して前
述のアドレス線を構成する各信号線に印加される。１つ
のアドレスバッファ内の各マルチェミソタトランジスタ
Ｑ およびＱよ。の各々１つのエミッタがそれぞれ１３ １本の信号線に接続されている。したがって、第１図の
回路における１段目デコーダの各信号線にはそれぞれア
ドレスバッファの数と同数のエミッタが接続され、いわ
ゆるワイアード論理（ＯＲ論理・）型の回路となってい
る。
レス４８号←やに÷Ａ＋が差動増幅回路のトランジスタ
Ｑ工、のべ＝スに印加され各トランジスタＱ工、および
Ｑ工、のコレクタにそれぞれ反転および非反転アドレス
信号が出力される。そして、これらの反転アドレス信号
および非反転アドレス信号がそれぞれトランジスタＱ工
、およびＱ１４によるエミッタホロワ回路をを介して前
述のアドレス線を構成する各信号線に印加される。１つ
のアドレスバッファ内の各マルチェミソタトランジスタ
Ｑ およびＱよ。の各々１つのエミッタがそれぞれ１３ １本の信号線に接続されている。したがって、第１図の
回路における１段目デコーダの各信号線にはそれぞれア
ドレスバッファの数と同数のエミッタが接続され、いわ
ゆるワイアード論理（ＯＲ論理・）型の回路となってい
る。
以上のような構成を有する２段デコーダの動作を説明す
る。第１図において、例えばアドレス線９の各信号線の
電位は各アドレスバッファ７−１゜７−２から該信号線
に印加される信号の内、少なくとも１つが高レベル７°
あれば高レベルとなり、各アドレスバッファ７−１およ
び７−２から該信号線に印加される信号が共に低レベル
である場合のみ低レベルとなる。したがって、論理回路
１１のトランジスタＱ７のベースが接続されている信号
線９ａの電位はアドレス信号Ａｏが高レベル（例えば“
１”）であり、かつアドレス信号Ａ１が低レベル（例え
ば“Ｏ″）の場合にのみ低レベルとなる。また、アドレ
ス線１０の各信号線のトランジスタＱ１のベースが接続
されている信号線１０ａの電位はアドレス信号Ａ２が低
レベルかつアドレス信号Ａ３も低レベルの場合にのみ低
レベルとなる。
る。第１図において、例えばアドレス線９の各信号線の
電位は各アドレスバッファ７−１゜７−２から該信号線
に印加される信号の内、少なくとも１つが高レベル７°
あれば高レベルとなり、各アドレスバッファ７−１およ
び７−２から該信号線に印加される信号が共に低レベル
である場合のみ低レベルとなる。したがって、論理回路
１１のトランジスタＱ７のベースが接続されている信号
線９ａの電位はアドレス信号Ａｏが高レベル（例えば“
１”）であり、かつアドレス信号Ａ１が低レベル（例え
ば“Ｏ″）の場合にのみ低レベルとなる。また、アドレ
ス線１０の各信号線のトランジスタＱ１のベースが接続
されている信号線１０ａの電位はアドレス信号Ａ２が低
レベルかつアドレス信号Ａ３も低レベルの場合にのみ低
レベルとなる。
そして、論理回路１１はナントゲートとして動作し、各
信号線９ａおよび１０ａの電位が共に低レベルの場合に
のみ各トランジスタＱ７およびＱ８がカン１−オフしト
ランジスタＱＩＯのエミッタから高レベルの信号が出力
される。入力アドレス信号Ａｏ 。
信号線９ａおよび１０ａの電位が共に低レベルの場合に
のみ各トランジスタＱ７およびＱ８がカン１−オフしト
ランジスタＱＩＯのエミッタから高レベルの信号が出力
される。入力アドレス信号Ａｏ 。
ＡＩ 、Ａ２ 、Ａ３が上記以外の状態の場合は各信号
線９ａおよび１０ａのうち少なくとも一方が高レベルと
なりトランジスタＱ７およびＱ８のうち少なくとも一方
がオン状態となってトランジスタＱ工。
線９ａおよび１０ａのうち少なくとも一方が高レベルと
なりトランジスタＱ７およびＱ８のうち少なくとも一方
がオン状態となってトランジスタＱ工。
のエミッタが低レベルとなる。
以上の動作において、１段目デコーダの出力が高レベル
となった時に、２段目デコーダのアンドゲートのすべて
の入力が高レベルとなると前述のように出力ＯＵＴが高
レベルとなり該出力に接続されたワード線等が選択され
る。
となった時に、２段目デコーダのアンドゲートのすべて
の入力が高レベルとなると前述のように出力ＯＵＴが高
レベルとなり該出力に接続されたワード線等が選択され
る。
ところで、上述の２段目デコーダにおいては、例えばア
ドレス線９を構成する４本の信号線のうち１本だけが低
レベルであり、他の３本は高しベールである。そして、
アドレス切り替わり時においても、最大２本の信号線の
電位が変化するのみであり、他のすべての信号線の電位
は高レベルの状態に保たれる。また、論理１回路１１は
各トランジスタＱ７およびＱ８のベース電位がトランジ
スタＱ９のベース電位すなわち基準電位ＶＲをしきい値
として動作するしきい値動作型のナンド回路であるから
、例えば信号線９ａの電位が低レベルから高レベルに、
信号線１０ａの電位が高レベルから低レベルに変化した
場合等においても、基準電位ＶＲを適切な値に設定して
おく等の方法により出力信号の持ち上がりを防止するこ
とができる。また、１つの２段デコーダを構成する複数
の１段目デコーダのうち大部分のものにおいて論理回路
の入力に接続された信号線の電位が前述のように高レベ
ルに保持されるア・ら、これらの１段目デコーダの出力
はほとんどすべて低レベルに保たれ出力の持ち上がりが
非常に小さい。
ドレス線９を構成する４本の信号線のうち１本だけが低
レベルであり、他の３本は高しベールである。そして、
アドレス切り替わり時においても、最大２本の信号線の
電位が変化するのみであり、他のすべての信号線の電位
は高レベルの状態に保たれる。また、論理１回路１１は
各トランジスタＱ７およびＱ８のベース電位がトランジ
スタＱ９のベース電位すなわち基準電位ＶＲをしきい値
として動作するしきい値動作型のナンド回路であるから
、例えば信号線９ａの電位が低レベルから高レベルに、
信号線１０ａの電位が高レベルから低レベルに変化した
場合等においても、基準電位ＶＲを適切な値に設定して
おく等の方法により出力信号の持ち上がりを防止するこ
とができる。また、１つの２段デコーダを構成する複数
の１段目デコーダのうち大部分のものにおいて論理回路
の入力に接続された信号線の電位が前述のように高レベ
ルに保持されるア・ら、これらの１段目デコーダの出力
はほとんどすべて低レベルに保たれ出力の持ち上がりが
非常に小さい。
第３図は、上述の２段デコーダを用いた半導体メモリ装
置の概略を示す。同図のメモリ装置は、メモリセルアレ
イ１３、Ｘデコーダ１４、Ｙデコーダ１５、読み書き制
御回路１６、書込アンプ１７、センスアンプ１８等によ
って構成される。
置の概略を示す。同図のメモリ装置は、メモリセルアレ
イ１３、Ｘデコーダ１４、Ｙデコーダ１５、読み書き制
御回路１６、書込アンプ１７、センスアンプ１８等によ
って構成される。
Ｘデコーダ１４は、前述のような２段デコーダで構成さ
れており該２段デコーダの１段目デコーダＦＤには例え
ば４ビツトのアドレス信号Ａｏ 、−。
れており該２段デコーダの１段目デコーダＦＤには例え
ば４ビツトのアドレス信号Ａｏ 、−。
Ａ３が入力され、２段目デコーダＳＤには他の４ビツト
のアドレス信号Ａ４ 、・・−、Ａ？が入力されている
。このようなＸデコーダ１４によってメモリセルアレイ
１３に接続された２５６本のワード線のうちの１本が選
択される。Ｙデコーダ１５には例えば８ビツトのアドレ
ス信号Ａ８ ｐ Ａ９ ｐ’−’ｐＡ工、が入力され、
これによってメモリセルアレイ１３に接続された２５６
本のビット線のうちの１本が選択される。このようにし
て選択されたワード線とビット線とに接続されたメモリ
セルに対してデータの読み書きが行なわれる。すなわち
、チソレベルであれば、書込アンプ１７がイネーブルさ
れ入力データＤＬＮが該書込アンプエフおよび読み書き
制御回路１６の働きによって選択メモリセルに書き込ま
れる。また、ライトイネーブル信号ＷＥが低レベルであ
ればセンスアンプ１８がイネーブルされ、該センスアン
プエ８および読み書き制御回路１６の働きにより選択メ
モリセルからのデータが読み出されて読み出しデータＤ
（Ｘ７Ｔとして出力される。
のアドレス信号Ａ４ 、・・−、Ａ？が入力されている
。このようなＸデコーダ１４によってメモリセルアレイ
１３に接続された２５６本のワード線のうちの１本が選
択される。Ｙデコーダ１５には例えば８ビツトのアドレ
ス信号Ａ８ ｐ Ａ９ ｐ’−’ｐＡ工、が入力され、
これによってメモリセルアレイ１３に接続された２５６
本のビット線のうちの１本が選択される。このようにし
て選択されたワード線とビット線とに接続されたメモリ
セルに対してデータの読み書きが行なわれる。すなわち
、チソレベルであれば、書込アンプ１７がイネーブルさ
れ入力データＤＬＮが該書込アンプエフおよび読み書き
制御回路１６の働きによって選択メモリセルに書き込ま
れる。また、ライトイネーブル信号ＷＥが低レベルであ
ればセンスアンプ１８がイネーブルされ、該センスアン
プエ８および読み書き制御回路１６の働きにより選択メ
モリセルからのデータが読み出されて読み出しデータＤ
（Ｘ７Ｔとして出力される。
なお、第３図のメモリ装置には例えば第４図に示すよう
なメモリセルが用いられる。第４図のメモリセルは、い
わゆるダイオード負荷型と称せられるものであり、１対
のマルチエミッタトランジスタと、それぞれダイオード
および抵抗の並列回路からなる１対の負荷回路とによっ
て構成される。
なメモリセルが用いられる。第４図のメモリセルは、い
わゆるダイオード負荷型と称せられるものであり、１対
のマルチエミッタトランジスタと、それぞれダイオード
および抵抗の並列回路からなる１対の負荷回路とによっ
て構成される。
（発明の効果）
以上のように、本発明によれば、例えば半導体メモリ装
置等のＩＣ装置に用いられる２段デコーダとしてワイヤ
ード論理型回路を用いたデコーダ回路を含、む構成とし
たから、アドレス切り替わり時等におけるデコーダ出力
の持ち上がりが極めて少なくなり、二重選択等の誤動作
を防止してＩＣ装置の信頼性を高めることが可能になる
。
置等のＩＣ装置に用いられる２段デコーダとしてワイヤ
ード論理型回路を用いたデコーダ回路を含、む構成とし
たから、アドレス切り替わり時等におけるデコーダ出力
の持ち上がりが極めて少なくなり、二重選択等の誤動作
を防止してＩＣ装置の信頼性を高めることが可能になる
。
第１図は本発明の一実施例に係わるＩＣ装置に用いられ
る２段デコーダの構成を示すブロック回路図、第２図は
第１図の２段デコーダに用いられているアドレスバッフ
ァの詳細な構成を示す電気回路図、第３図は第１図の２
段デコーダに用いたメモリ装置の構成を示すブロック回
路図、第４図は第３図のメモリ装置に用いられているメ
モリセルの１例を示す電気回路図、第５図は従来形の２
段デコーダを示すブロック回路図、そして第６図は第５
図の２段デコーダにおける出力信号の持ち上がり現象を
示す波形図である。 １．４．７〜１，７−２，８−１．８−２７アドレスバ
ソフア、 ２．５，９，１０： アドレス線、 ３．６： アンドゲート回路、 １１： 論理回路、 １３： メモリセルアレイ、 １４： Ｘデコーダ、 １５： Ｙデコーダ、 １６： 読み書き制御回路、 Ｉ７： 書込アンプ、 １８： センスアンプ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘′和 之 弁理士内田幸男 弁理士 山 口 昭 之
る２段デコーダの構成を示すブロック回路図、第２図は
第１図の２段デコーダに用いられているアドレスバッフ
ァの詳細な構成を示す電気回路図、第３図は第１図の２
段デコーダに用いたメモリ装置の構成を示すブロック回
路図、第４図は第３図のメモリ装置に用いられているメ
モリセルの１例を示す電気回路図、第５図は従来形の２
段デコーダを示すブロック回路図、そして第６図は第５
図の２段デコーダにおける出力信号の持ち上がり現象を
示す波形図である。 １．４．７〜１，７−２，８−１．８−２７アドレスバ
ソフア、 ２．５，９，１０： アドレス線、 ３．６： アンドゲート回路、 １１： 論理回路、 １３： メモリセルアレイ、 １４： Ｘデコーダ、 １５： Ｙデコーダ、 １６： 読み書き制御回路、 Ｉ７： 書込アンプ、 １８： センスアンプ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘′和 之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- 入力アドレス信号が分割入力される複数段のデコーダ回
路および各段のデコーダ回路の出力を結合する論理回路
を具備する多段デコーダを有し、該複数段のデコーダ回
路の最上位段にワイヤード論理形ゲート回路と該ゲート
回路出力が入力されるしきい値動作形論理回路とを有す
る回路によって構成されることを特徴とする半導体集積
回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109500A JPS60254484A (ja) | 1984-05-31 | 1984-05-31 | ２段デコーダ回路 |
| US06/737,464 US4697104A (en) | 1984-05-31 | 1985-05-24 | Two stage decoder circuit using threshold logic to decode high-order bits and diode-matrix logic to decode low-order bits |
| KR1019850003659A KR900000049B1 (ko) | 1984-05-31 | 1985-05-28 | 2단 디코더회로 |
| EP85303790A EP0166538B1 (en) | 1984-05-31 | 1985-05-30 | Two stage decoder circuit |
| DE8585303790T DE3583548D1 (de) | 1984-05-31 | 1985-05-30 | Zweistufige decodierschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109500A JPS60254484A (ja) | 1984-05-31 | 1984-05-31 | ２段デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254484A true JPS60254484A (ja) | 1985-12-16 |
Family
ID=14511831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109500A Pending JPS60254484A (ja) | 1984-05-31 | 1984-05-31 | ２段デコーダ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4697104A (ja) |
| EP (1) | EP0166538B1 (ja) |
| JP (1) | JPS60254484A (ja) |
| KR (1) | KR900000049B1 (ja) |
| DE (1) | DE3583548D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128398A (ja) * | 1988-10-28 | 1990-05-16 | Internatl Business Mach Corp <Ibm> | ２段アドレス・デコーダ回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528739A (en) * | 1975-07-10 | 1977-01-22 | Fujitsu Ltd | Electronic circuit |
| JPS55146680A (en) * | 1979-04-26 | 1980-11-15 | Fujitsu Ltd | Decoding circuit |
| JPS5631137A (en) * | 1979-08-22 | 1981-03-28 | Fujitsu Ltd | Decoder circuit |
| JPS56112122A (en) * | 1980-02-08 | 1981-09-04 | Fujitsu Ltd | Decoder circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833634B2 (ja) * | 1979-02-28 | 1983-07-21 | 富士通株式会社 | メモリセルアレイの駆動方式 |
| JPS55147038A (en) * | 1979-04-12 | 1980-11-15 | Fujitsu Ltd | Electronic circuit |
| JPS5841597B2 (ja) * | 1980-12-24 | 1983-09-13 | 富士通株式会社 | 半導体メモリディスチャ−ジ回路 |
| US4598390A (en) * | 1984-06-25 | 1986-07-01 | International Business Machines Corporation | Random access memory RAM employing complementary transistor switch (CTS) memory cells |
-
1984
- 1984-05-31 JP JP59109500A patent/JPS60254484A/ja active Pending
-
1985
- 1985-05-24 US US06/737,464 patent/US4697104A/en not_active Expired - Lifetime
- 1985-05-28 KR KR1019850003659A patent/KR900000049B1/ko not_active Expired
- 1985-05-30 DE DE8585303790T patent/DE3583548D1/de not_active Expired - Lifetime
- 1985-05-30 EP EP85303790A patent/EP0166538B1/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528739A (en) * | 1975-07-10 | 1977-01-22 | Fujitsu Ltd | Electronic circuit |
| JPS55146680A (en) * | 1979-04-26 | 1980-11-15 | Fujitsu Ltd | Decoding circuit |
| JPS5631137A (en) * | 1979-08-22 | 1981-03-28 | Fujitsu Ltd | Decoder circuit |
| JPS56112122A (en) * | 1980-02-08 | 1981-09-04 | Fujitsu Ltd | Decoder circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128398A (ja) * | 1988-10-28 | 1990-05-16 | Internatl Business Mach Corp <Ibm> | ２段アドレス・デコーダ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166538A3 (en) | 1989-01-25 |
| DE3583548D1 (de) | 1991-08-29 |
| KR900000049B1 (ko) | 1990-01-18 |
| EP0166538A2 (en) | 1986-01-02 |
| KR850008755A (ko) | 1985-12-21 |
| EP0166538B1 (en) | 1991-07-24 |
| US4697104A (en) | 1987-09-29 |
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