KR900000051B1 - 반도체 메모리 장치 - Google Patents

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KR900000051B1
KR900000051B1 KR1019850003732A KR850003732A KR900000051B1 KR 900000051 B1 KR900000051 B1 KR 900000051B1 KR 1019850003732 A KR1019850003732 A KR 1019850003732A KR 850003732 A KR850003732 A KR 850003732A KR 900000051 B1 KR900000051 B1 KR 900000051B1
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후지쓰 가부시끼가이샤
야마모도 다꾸마(山本卓眞)
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Abstract

내용 없음.

Description

반도체 메모리 장치
제1도는 종래기술의 반도체 메모리 장치의 회로도.
제2도는 기입 허용(write enable)신호의 펄스폭과 설정시간(setup time)사이의 관계도.
제3도는 어드레스 변화시 메모리 셀내의 전압파형도.
제4도는 제1도의 펄스폭 제어회로에서의 신호파형도.
제5도는 본 발명의 일실시예에 따른 반도체 메모리 장치의 회로도.
제6도는 제5도의 펄스폭 제어회로의 회로도.
제7, 8a, 8b 및 9도는 제5도 장치에서의 신호파형도.
제10도는 제5도의 펄스폭 제어회로의 변형도.
제11도는 본 발명의 변형도.
제12도는 제11도 펄스폭 제어회로에서의 신호파형도.
제13도는 본 발명에 따른 기입허용신호의 설정시간과 펄스폭 사이의 관계도.
* 도면의 주요부분에 대한 부호의 설명
P : 지연된 시간
Figure kpo00002
: 기입신호
Figure kpo00003
(INT) : 내부 기입신호 PWC : 펄스폭 제어수단
WCC : 기입 제어회로 Tr2, Tr3: 비트선 선택 트랜지스터
MC0, MC1, MC10, MC11: 메모리 셀 D0, D1: 제어신호
D(in) : 기입데이타
Tr6, Tr7,Tr8, Tr9: 비트선 선택 트랜지스터
G1 : 반전기 G2 : NOR 게이트
G3 : OR 게이트
본 발명은 반도체 메모리 장치, 특히 기입회로내에 오동작 방지용 펄스폭 제어회로를 갖춘 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 통산 기입허용신호의 펄스폭의 일정크기 이상이 되어야만 기입동작을 실행한다. 예외의 하나는 어드레스 변화 직후이다.
이 시점에서 기입동작은 비교적 짧은 펄스폭을 갖춘 기입허용신호인 경우에 의하여도 실행될 수 있다.
결과적으로 오기입 동작은 잡음으로 인하여 어드레스 변화직우에 발생된다.
상기 오기입 동작을 방지하기 위해 일본 공개특허공보(소53-114651)에 소정 펄스폭보다 더 큰 펄스폭을 갖는 기입허용신호의 통과를 허용하며 소정 펄스폭보다 더 작은 펄스폭을 갖는 기입허용신호의 통과를 금지시키는 펄스폭 제어회로에 관하여 밝히고 있다.
상기 펄스폭 제어회로는 잡음으로 인한 오기입 동작을 방지할 수 있다.
그러나 상기 회로는 기입동작을 실행하는데 기입허용 신호의 일정 처리시간과 최소 펄스폭을 필요로 한다. 결과적으로 기입주기(write cycle time)가 증가된다는 단점이 있다.
따라서 본 발명은 기입주기를 증가시키지 않고 잡음으로 인한 오기입동작을 방지할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 하고 있다.
본 발명의 특징에 따라 기입신호와 그의 지연된 신호의 논리적(logical product)을 획득하여 내부 기입 신호를 발생하는 기입신호 발생수단을 포함하고 있으며, 기입신호 발생수단은 어드레스 변화의 검출로부터 소정기간 동안에만 동작되는 반도체 메모리 장치가 제공된다.
본 발명의 다른 특징에 따라 메모리 셀의 어드레스 변화를 검출하여 어드레스 변화 검출시 소정기간동안 출력신호를 출력하는 어드레스 변화 검출수단; 소정의 펄스폭보다 더 작은 펄스폭을 갖는 기입허용신호만이 통과를 소정기간동안에 금지하는 펄스폭 제어수단을 포함하고 있는 반도체 메모리 장치가 제공된다.
본 발명 장치의 실시예를 첨부도면을 참조하여 기술하겠다.
바람직한 실시예를 보다 명확히 이해하기 위하여 먼저 종래시술에서의 문제점을 제1도 내지 제4도를 참조하여 설명하겠다.
제1도는 종래기술의 반도체 메모리 장치이다. 제1도에서 MC00내지 MC11은 ECL(emittercoupled logic)형 메모리 셀이며, WL0와 WL1은 워드선이고, Tr2내지 Tr6은 비트선 선택 트랜지스터이고, Tr7내지 Tr9는 독출/기입 제어 트랜지스터이고, SA는 감지 증폭기이고 WCC는 기입 제어회로이고, PWC는 펄스폭 제어회로이고, IH와 IO는 전류원이다.
메모리 셀(MC00내지 MC11)각각은 MC0에 도시된 바와 같이 2개의 멜티에미터(multi-emitter)트랜지스터(Q1, Q2)를 포함하고 있다.
메모리 셀(MC0)에서의 기입동작은 워드구동기(word driver)(WD0)와 비트선 선택 트랜지스터(Tr2, Tr3)가 메모리 셀(MC0)을 어드레스하는데 사용된다. 기입허용신호(WE)가 기입 제어회로에 공급된다. 기입 데이타(Din)에 따라 신호(D0, D1)중 하나가 "0"이 되고 다른 하나가 "1"이 된다.
결과적으로 메모리 셀(MC0)의 기입동작이 실행된다.
상기 기입동작에서, 기입신호는 설정시간(t(SA))후에 어드레스 변화로부터 인가된다.
기입허용신호가 일정크기보다 더 큰 펄스폭을 가져야만 한다. 기입동작에 필요한 상기의 일정속도는 설정시간(t(SA))에 따라 변동된다.
제2도는 기입허용신호의 설정시간(t(SA))과 최소 필요 펄스폭 사이의 관계를 도시하고 있다.
제2도에서 수직축은 최소 필요 펄스폭(PW)을 나타내고 수평축은 설정시간(t(SA))를 나타낸다.
제2도로부터 명백하듯이 기입동작은 짧은 펄스폭을 가지는 어드레스 변화가 된 직후에 가능하다.
설정시간(t(SA))이 더 길어질때, 기입동작은 펄스폭이 일정크기 이상이 되지 않는한 실행될 수 없다.
상기 이유에 대하여 기술하겠다.
메모리 셀(MC0)의 트랜지스터(Q1)가 온(ON)상태에 있으며 트랜지스터(Q2)가 오프(OFF)상태에 있다고 가정하자.
제3도는 어드레스가 변화되기 전과 후에 트랜지스터(Q1, Q2)의 콜랙터의 전압의 변화를 보이고 있다.
제3도에서(1)은 트랜지스터(Q1)의 콜랙터 전압을 나타내며, (2)는 트랜지스터(Q2)의 콜렉터 전압을, (3)은 워드선(WD0)의 전압을 각각 나타낸다.
워드선 전압(3)은 어드레스 선택으로 인하여 상승할 때 콜렉터 전압(2)은 H1으로부터 H2로 점진적으로 상승한다.
한편 트랜지스터(Q1)의 콜렉터 전압(1)은 과도감쇠(overdamping)상태에서 L1으로부터 급격히 증가한 다음 L1에서 안정된다.
제3도로부터 명백하듯이 어드레스 변화직후에 콜렉터 전압((1), (2))사이의 전압차는 매우 작다.
그러므로 짧은 펄스폭을 갖는 기입허용신호가 트랜지스터(Q1, Q2)의 온-오프 상태를 쉽게 반전시킬수 있어 기입동작이 실행된다.
기입동작이 어드레스 변화직후에 짧은 펄스폭을 갖는 기입허용신호에 의하여 실행되므로 잡음(noise)에 의하여도 실행될 수 있어 결과적으로 오기입 동작을 초래한다. 상기 문제를 해결하기 위해 전술한바와 같이 일본공개특허공보(소53-114651)에서 일정크기보다 더 작은 펄스폭을 갖는 기입허용신호의 통과를 금지하고 일정크기 이상의 허용신호만을 통과하도록 하는 펄스폭 제어회로를 제안하고 있다.
상기 펄스폭 제어회로(PWC)가 제1도 아래에 도시되었다. 이 회로는 지연소자(D), AND게이트(G10) 및 AND 게이트(G10)출력의 펄스폭을 일정크기로 확장하는 펄스폭 확장회로(PWE)로 포함하고 있다.
상기 펄스폭 제어회로(PWC)에서 AND 게이트(G10)의 출력은 입력신호가 그의 두 입력단자에 동시에 인가될때만 나타난다.
따라서 기입허용신호(WE)의 펄스폭이 지연소자(D)의 지연시간보다 더 작을 때 기입허용신호의 통과는 AND 게이트(G10)에 의하여 금지된다.
제4도는 제1도의 펄스폭 제어회로(PWC)의 각 점에서의 신호파형도이다.
제4도에서 (1)은 어드레스 변화상태를, (2a)는 짧은 펄스폭을 갖는 기입허용신호를, (2b)는 긴 펄스폭을 갖는 기입허용신호를, (3)은 지연소자(D)의 출력신호를, (4)는 AND 게이트(G10)의 출력신호를, (5)는 펄스폭의 원래의 기입허용신호(WE)의 펄스폭으로 확장되는 내부 기입허용신호(WE(INT))로서 펄스폭 확장회로(PWE)의 출력신호를 각각 나타낸다.
제4도로 부터 명백하듯이 기입허용신호(WE)의 펄스폭이 짧을때(제4도(2a))출력신호가 AND 게이트(G10)의 출력에 나타나지 않아 내부 기입허용신호(WE(INT))가 나타나지 않는다.
그러나 펄스폭이 길때(제4도(2b))내부 기입허용신호(WE(INT))가 AND게이트로부터 출력되어 기입동작이 실행된다.
상기 회로(PWC)는 어드레스 변화직후에 잡음으로 인한 오기입 동작을 방지하는데 사용된다.
그러나 상기 회로는 최소펄스 주기에 지연소자(D)에서 발생되는 지연시간의 첨가를 필요로 한다. 이 결과 기입주기의 증가를 야기한다.
본 발명의 바람직한 실시예를 제5도 내지 제9도를 참고로 하여 기술하겠다.
제5도는 본 발명 실시예의 반도체 메모리 장치를 도시하고 있다.
제5도에서 MC0, MC1, MC10및 MC11는 ECL형 메모리셀을, WL0와 WL1은 위드선을, BL0, BL1, BL10및 BL11은 비트선을 각각 표시한다.
위드선(WL0, WL1) 은 멀티에미터형 트랜지스터(Tr0, Tr1)중 하나의 에미터에 각각 접속된다.
WD0와 WD1은 어드레스 디코더 (제5도에 도시되지 않음)로부터 입력신호를 수신하는 워드구동기이다.
비트선(BL0, BL1, BL10, BL11)은 비트선 선택 트랜지스터(Tr2, Tr3,Tr4, Tr5)를 경유하여 전류원에 각각 접속된다.
더욱이 비트선(BL0, BL1, BL10, BL11)은 트랜지스터(Tr6, Tr7,Tr8, Tr9)를 경유하여 감지증폭기(SA)에 각각 접속된다.
트랜지스터(Tr6내지 Tr9)의 베이스는 기입제어회로(WCC)에 접속된다.
이들 트랜지스터(Tr6내지 Tr9)은 기입제어회로(WCC)에서 출력되는 제어신호(D0, D1)에 의하여 구동된다.
기입제어회로(WCC)는 기입데이타(D(in))에 따라 하나가 논리레벨("1")이고 다른 하나가 논리레벨("0")인 제어신호(D0, D1)를 발생한다.
펄스폭 제어회로(PWC)는 신호(
Figure kpo00004
)가 소정크기보다 더 큰 펄스폭을 가질때만 외부로부터 인가되는 기입허용 신호(
Figure kpo00005
)를 통과시키도록 동작한다.
더욱이 상기 회로(PWC)자체가 어드레스 변화에 의하여 상기 동작을 허용할 것인지 금지할 것인지를 선택한다.
제5도는 저면에 예컨대 부논리로 작동하는 반전기(G1), NOR 게이트(G2)및 OR 게이트(G3)를 포함하는 펄스폭 제어회로(PWC)가 도시되어 있다.
회로(PWC)에서 기입허용신호(
Figure kpo00006
)는 OR게이트(G3)의 일입력단에 직접 인가되고 반전기(G1)와 NOR 게이트(G2)에 의하여 지연된 후에 OR 게이트(G3)의 다른쪽 단자에 입력된다.
따라서 펄스폭이 인버터(G1)와 NOR 게이트(G2)에서 발생하는 지연시간보다 더 짧은 기입허용신호(
Figure kpo00007
)는 무시된다.
그러므로 내부 기입허용신호(
Figure kpo00008
(INT))가 펄스폭 제어회로(PWC)의 출력에 나타나지 않는다.
NOR게이트(G2)와 다른 입력단은 멀티에미터 트랜지스터(Tr0, Tr1)의 다른 에미터에 접속된다.
그러므로 메모리 어드레스의 변화가 실행될때 그것은 소정기간동안 변화되는 시점에서부터 논리레벨(저레벨("1"))의 신호(AD)를 수신한다.
결과적으로 NOR 게이트(G2)는 변화된후 소정기간 동안만 열려 기입허용신호(
Figure kpo00009
)의 펄스폭 제어가 실행된다.
즉 기입허용신호(
Figure kpo00010
)의 펄스폭이 반전기(G1)의 NOR 게이트(G2)에서 일어나는 지연시간보다 더 짧을때 기입허용신호(
Figure kpo00011
)의 통과가 OR 게이트(G3)에 의하여 금지된다.
그러므로 내부 기입허용신호(
Figure kpo00012
(INT))가 출력되지 않는다.
반대로 기입허용신호(
Figure kpo00013
)의 펄스폭이 지연시간보다 더 클때 그들의 차(差)에 대응하는 펄스폭을 갖는 내부 기입허용신호(
Figure kpo00014
(INT))가 기입제어회로(WCC)에 인가된다.
소정기간이 변화된 시점으로부터 경과한 후에 신호(AD)는 논리레벨 "0"(고레벨)이 되어 NOR 게이트(G2)가 닫히고 그 출력은 논리레벨("1")로 유지된다.
따라서 기입허용신호(
Figure kpo00015
)가 내부 기입허용신호(
Figure kpo00016
(INT))로서 직접 출력된다.
제6도는 제5도의 ECL형으로 구성되는 펄스폭 제어회로(PWC)의 실시예를 나타낸다.
이 회로는 제5도에 도시된 것과 정확히 동일하므로 역시 부논리로 동작한다.
제6도에서, IN1은 기입허용신호(
Figure kpo00017
)용 입력단이다. IN2는 신호(AD)용 입력단이며, OUT는 내부 기입허용신호(
Figure kpo00018
(INT))가 나타나는 출력단자이며 VR1은 기준전압이다.
상기 실시예의 동작모드에 관하여 기술하겠다.
제7도에 도시된 바와같이 메모리 어드레스가 변화될때 신호(AD)는 트랜지스터(Tr0, Tr1) 출력의 상승과 하강사이의 시간차로 인하여 일정기간동안 레벨("L")이 된다.
신호(AD)가 제8a도에 도시된바와 같이 "L"레벨일때 펄스폭 제어가 실행된다.
즉 기입허용신호(
Figure kpo00019
)가 입력단(IN1)에 인가되고 신호(WE)에 대해서 지연된 신호(P)가 발생한다. 결과적으로 지연신호(P)가 기입허용신호(WE)의 논리적(論理的)신호가 내부 기입허용신호(
Figure kpo00020
(INT))로서 출력단(OUT)에서 출력된다.
또한 적분에 의하여 상기 논리적 신호의 펄스폭을 확장하여 그것을 내부 기입허용신호(
Figure kpo00021
(INT))로서 채택이 가능하다.
어드레스가 변화된 시점에서 일정시간이 경과한 후에 신호(AD)는 "H"레벨이 된다.
그러므로 제8b도에 도시된바와 같이 펄스폭 제어가 실행되지 않는다.
즉 신호(AD)가 H레벨이 되었을때 제6도의 트랜지스터(Tr10)가 온되고 신호(P)가 항상 "L"레벨이 된다. 결과적으로 입력 기입허용신호(WE)가 내부 기입허용신호(WE(INT))로서 직접 출력된다.
전술한 바와같이 얻어진 내부 기입허용신호가 기입제어회로(WCC)에 인가될때 역논리를 갖는 제어신호(D0, D1)기입데이타(D(in))에 따라 형성된다. 이들 제어신호(D0,D1)가 트랜지스터(Tr6내지 Tr9)의 베이스에 인가된다.
이렇게 하여 데이타(D(in))이 어드레스된 메모리 셀에 기입된다.
예컨대 펄스폭 제어회로(PWC)는 상술의 구성에 한정되지 않는다.
제10도는 펄스폭 제어회로(PWC)의 다른 실시예를 도시하고 있다.
본 실시예는 제6도 회로와 비교하여 다소 간략화되었으며 ECL형으로 구성되었으며 부논리 방식으로 동작한다.
IN1, IN2, OUT는 제6도의 것과 동일한 단자이며 VR1과 VR2는 기준전압이다.
10도 회로에서 신호(AD)가 "H"레벨이 될때 트랜지스터(Tr11)은 온되고 지연된 신호(P)는 "L"레벨로 유지되어 결과적으로 기입허용신호(
Figure kpo00022
)는 내부 기입허용신호(
Figure kpo00023
(INT))로서 직접 출력된다. 비록 상기 실시예가 ELC형을 기준으로 하였을지라도 트랜지스터-트랜지스터 논리(TTL)가 물론 가능하다.
더욱이 펄스폭 제어회로(PWC)는 부논리 대신 정논리회로에 의하여 구성하는 것이 가능하다.
제11도는 반전기(G4), NAND게이트(G5) 및 AND 게이트(G6)를 포함한 회로(PWC)를 도시한다. 제12a도 및 제12b도는 기입허용신호(WE), 내부 기입허용신호(WE(INT)) 및 제11도의 회로(PWC)내의 지연신호(P)를 도시하고 있는데, 제12a도는 펄스폭 제어가 실행되는 어드레스 변화직후의 경우를 도시하였고 제12b도는 펄스폭 제어가 실행되지 않는 어드레스가 변화되는 시점에서 일정시간 경과후의 경우를 도시하였다.
더욱이 상기에서 트랜지스터(Tr0, Tr1)의 에미터로부터 출력되는 신호(AD)는 펄스폭 제어회로(PWC)에 직접 공급된다.
다른 변형에서 신호는 신호(AD)의 펄스폭을 확장하는 제11도의 회로(PWE)를 경유하여 공급될 수 있다. 이 회로에 의하여 제7도에 도시된바와 같이 임의적으로 한정되는 펄스폭을 갖는 신호(AD`)를 얻을 수 있다.
더욱이 4개의 메모리 셀을 참고로 하여 상술하였다. 그러나 실제로는 수많은 메모리 셀이 매트릭스 형태로 배열되었다.
본 발명에 따라 기입허용신호가 펄스폭 제어는 어드레스가 변화된 직후에 소정기간동안에서만 가능하다.
기입허용신호의 펄스폭이 너무 크게 된다든지 기입주기가 너무 길게 된다는 등의 문제점이 제거된다.
제13도에서 PW1으로 도시된바와 같이 종래기술에서 기입동작은 어드레스 변화직후에 짧은 펄스폭을 갖는 기입허용에 의해서도 가능하다.
결과적으로 오동작이 쉽게 발생한다.
펄스폭 제어가 이런 오동작을 방지하기 위하여 실행된다면 제13도의 PW2에 의하여 도시된 바와 같이 연속적으로 지연이 기입허용신호의 펄스폭 증가 즉 기입주기를 증가한다.
한편 본 발명에 따라 제13도와 PW2에 도시된 바와 같은 문제가 펄스폭 제어는 각 어드레스 주기의 제1부분이 어드레스 변화점으로부터 소정기간에서만 실행되므로 제거된다.
그러므로 펄스폭 제어회로 기능으로 인한 지연시간은 전 주기에 영향을 미치지 않는다.
이같은 펄스폭 제어동안에 짧은 펄스폭을 갖는 기입허용신호에 의하여 기입동작이 실행될수 있다.
그러므로 잡음으로 인한 오기입 동작이 발생하지 않는다.

Claims (9)

  1. 반도체 메모리 장치에 있어서, 기입신호와 그의 지연된 신호의 논리적(論理積)을 획득하여 내부 기입신호를 발생하는 기입신호 발생수단을 포함하고 있으며, 상기 기입신호 발생수단은 어드레스 변화의 검출시점으로부터 소정기간에만 동작상태에 있는 것을 특징으로 하는 반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서, 메모리 셀의 어드레스 변화를 검출하고 상기 어드레스 변화를 검출할 때 소정기간동안 출력신호를 출력하는 어드레스 변화 검출수단 및 상기 소정기간동안 소정 펄스폭보다 더 작은 펄스폭을 갖는 기입허용신호만의 통과를 금지하는 펄스폭 제어수단을 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 펄스폭 제어수단은 기입 허용신호를 지연하는 지연소자; 어드레스 변화 검출수단의 출력신호에 따라서 지연소자로부터의 지연신호의 통과를 제어하는 제1게이트 회로; 및 제1게이트 회로의 출력신호에 따라 기입허용신호의 통과를 제어하는 제2게이트 회로로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 펄스폭 제어수단이 부논리 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 지연소자는 반전기이며, 제1게이트 회로는 NOR 게이트이고, 제2게이트 회로는 OR게이트인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 펄스폭 제어수단이 정논리 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 지연소자는 반전기이며, 제1게이트 회로는 NAND 게이트이고, 및 제2게이트 회로는 AND 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기 어드레스 변화 검출수단은 그의 콜렉터가 위드선에 접속되고 그의 베이스가 워드구동기(word driver)에 접속되어 있는 2-에미터 트랜지스터로 구성되어 있으며, 2개의 에미터중 하나가 전류원에 각각 접속되며 각각 2개의 에미터중 다른 하나가 공통으로 접속되며 검출수단의 출력이 공통 정션(junction)으로부터 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 더욱이 상기 어드레스 변화 검출수단은 공통 정션점으로부터 출력되는 출력신호를 확장하는 펄스폭 확장회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
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