KR900000070B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 종래의 가로방향 2중확산 MOS트랜지스터를 구비하고 있는 반도체장치를 나타내는 단면도.
제2도는 종래의 세로방향 2중확산 MOS트랜지스터를 구비하고 있는 반도체장치를 나타내는 단면도.
제3a~h도는 본 발명의 1실시예를 나타내는 반도체장치의 제조공정도.
제4도 내지 제6도는 제3도에 도시된 반도체장치의 블록영역(A~C)을 나타내는 확대도.
제7도는 제3도에 도시된 반도체장치의 블록영역(D)을 나타내는 확대도.
제8도 내지 제10도는 제3도에 도시된 반도체장치의 블록영역(E~G)을 나타내는 확대도.
제11도 내지 제12도는 제3h도에 도시된 2중확산 트랜지스터 및 상보형 MOS트랜지스터 구조를 나타내는 확대도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 40 : p-형 반도체기판 2, 3 : n웰
4, 5 : 드레인영역 8, 9, 10S, 10D, 30 : P+형 영역
11A, 11D : 게이트 전극 12A, 12D 62 : 에피택셜층
13 : 절연층 20, 44A, 44B : 에피택셜층
22 : p+형 매립층 28 : n+형 매립층
26 :p+형 격리층 28 : n+형 격리층
32A, 32B : p+형 베이스영역 33A, 33B : 소오스전극
34A, 34B : p+형 접촉영역 42A, 42B : n+형층
46, 56, 78 : 산화막 48 : 버퍼산화막
50, 54 : 레지스트막 52A, 52B, 52C, 76A, 76B : p+형 영역
54, 72A, 72B : n+형 영역 58 : Si3N4층
64 : 다결정실리콘게이트 68 : 채널차단영역
70 : 베이스영역 80 : 인출전국 PSG막
본 발명은 2중확산 MOS트랜지스터와 상보형 MOS트랜지스터를 구비하여서 된 반도체장치 및 그 제조방법에 관한 것이다.
현재 일반적으로 사용되고 있는 고내압 ISI소자로서 슈퍼택크사(Super Tec Company)에서 생산된 2중확산 MOS(이하 DMOS라 칭함) 트랜지스터와 상보형 MOS트랜지스터를 구비하고 있는 반도체장치와 텍사스 인스트루멘트사에서 생산된 바이폴라 2중확산 MOSFET등이 널리 보급되고 있는 바, 제1도는 그중에서 종래의 가로방향 2중확산 MOS트랜지스터를 구비하고 있는 반도체장치의 1실시예를 나타낸 것으로, p-형 반도체기판(1)과, 상기 p-형 반도체기판(1) 표면영역에 형성되어 있는 n웰영역 (2)(3)과 p+형 영역 (4)(5) 및 n+형 영역 (6S)(6D)등을 구비하고 있는 것이다.
상기 p+형 영역(4)(5)은 p채널형 가로방향 2중확산 MOS트랜지스터의 드레인을 형성시키게 되고, 또 상기 n+형 영역(6S)(6D)은 상보형 MOS트랜지스터 소자중 n채널 MOS트랜지스터의 소오스와 드레인을 형성시키게 된다.
또한 n웰영역(2)의 표면영역에는 n+형 영역(7)과 상기 2중확산 MOS트랜지스터의 소오스를 형성시키는 p+형 영역(8)(9)등이 형성되고, 이와 다른 n웰영역(3)의 표면영역에는 상보형 MOS트랜지스터 소자중 p채널 MOS트랜지스터의 소오스와 드레인을 형성시키는 p+형 영역(10S)(10D)이 형성되게 된다.
이어 p-형 반도체기판(1)위에서는 게이트 산화막(12A~12D)을 갖는 게이트 전극(11A~11D)이 형성되는 바, 이중 게이트 전극(11A)(11B)은 2중확산 MOS트랜지스터의 게이트를 형성시키는 한편, 게이트 전극(11C)(11D)은 상보형 MOS트랜지스터 소자중 p채널 또는 n채널 MOS트랜지스터의 게이트를 형성시키게 된다. 또한, p+형 반도체기판(1) 및 게이트 전극(11A~11D)위에는 절연층(13)이 형성되게 되고, 또 n+형 영역 (4)(5)(8)(9)(10D)(10S)과 n+형 영역(6D)(6S)(7)및 게이트 전극(11A~11D)위에 있는 절연층(13)의 부분영역에는 접촉구멍이 형성되게 되며, 이들 접촉구멍내에는 예를 들면 A1 인출 전극(14)이 형성되게 된다.
상기한 바와 같이 형성되는 반도체장치에 있어서, 가로방향 2중확산 MOS트랜지스터의 드레인영역(4)(5)은 p-형 반도체기판(1)과 직접연결되어 있기 때문에 여러가지의 회로설계 변경이 불가능하게 된다.
즉, IC 및 LSI회로에 있어 중요시 되고 있는 다기능화를 실현하는 것이 불가능해진다. 따라서, 상기 반도체 장치에 있어서는 가로 방향 2중확산 MOS트랜지스터가 사용되고 있기 때문에 대전류 구동동작을 실행시키기 위해서는 소자면적을 크게 하여야 하는 문제점이 있었다.
제2도는 세로방향의 격리층을 갖는 2중확산 MOS트랜지스터 소자를 나타낸 것으로, p-형 반도체기판(1)위에 형성된 n-형 에피택셜층(20)과, 상기 p-형 반도체기판(1)과 에피택셜층(20) 사이의 경계영역에 형성되는 p+형 매립층(22)과 n+형 매립층(24) 및 이들 p+형 매립층(22)과 n+형 매립층(24)에 각각 도달되도록 에피택셜층(20) 표면으로부터 확산되는 p+형 격리층(26) 및 깊은 n+형 격리층(28)을 포함한 것이다. 상기 에피택셜층(20)의 표면영역에는 p+형 영역(30S)(30B)과 같이 형성됨과 더불어 상기 p+형 영역(30A)(30B)에 각각 접촉되는 p+형 베이스영역(32A)(32B)이 형성되게 되고, 상기 p+형 영역(30A)(30B)에 각각 n+형 소오스영역(33A)(33B) 및 p+형 접촉영역(34A)(34B)이 형성되게 된다. 또한, n+형 격리층(28)에는 드레인전극(36A)이, 소오스영역(33A)(33B)에는 각각 소오스전극(36B)(36C)과 소오스영역(33A)(33B)사이의 영역상에 격리층(도시되어 있지 않음)을 통해서 게이트 전극(36D)이 각각 형성되게 된다.
따라서, 상기 2중확산 MOS트랜지스터 소자에 있어서는 소자분리를 위해 쌍방향 격리를 이용하였기 때문에 에피택셜층(20)의 완공을 가능한한 작게하는 것이 바람직하다.
즉, 세로방향 2중확산 MOS트랜지스터를 형성시킬 경우에는 드레인영역의 인출용으로 사용되는 n+형 격리층(28)을 형성시키는 것이 요구되나, 예를 들면 내압을 상승시키기 위해서는 에피택셜층(2)을 얇게 형성시키게 되면 상기 n+형 격리층(28)의 형성자체가 곤란해짐과 더불어 상기 n+형 격리층(28)을 흐르는 전류에 대한 저항이 커지게 된다. 또한, 세로방향대신 가로방향의 2중확산 MOS트랜지스터를 형성하는 것도 고려될 수 있으나, 이 경우 대전류를 흘려주기 위해서는 소자면적을 크게하는 것이 요구되게 된다.
일반적으로 2중확산 MOS트랜지스터나 바이폴라 트랜지스터 및 상보형 MOS트랜지스터를 1칩위에다 동시에 형성시켜줄 경우에는 소자형성을 위해 p+형 격리층(26) 및 깊은 n+형 격리층(28)등과 같이 고농도 불순물층을 깊게 형성시키는 것이 요구되게 된다. 또한, 이들 p+형 격리층(26)과 n+형 격리층(28)은 MOS트랜지스터와 같이 형성될 때에도 윗표면이 노출된 채로 있게 되고, 그에 따라 예컨대 게이트 산화막을 형성시킬 때에 상기 p+형 격리층(26)과 n+형 격리층(28)으로부터 불순물이 확산되어 MOS트랜지스터의 채널영역으로 침투되게 되므로 상기 MOS트랜지스터의 임계치에 커다란 영향을 주게 된다. 그때문에 종래에는 상보형 MOS트랜지스터를 미세화시키는데 그 한계가 있었다.
본 발명은 상기한 사정을 감안하여 발명된 것으로, 소형이면서도 대전류로 구동시킬 수 있는 2중확산 MOS트랜지스터를 구비하여서 된 반도체장치 및 그 제조방법을 제공하고자 함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은, 적어도 제1 및 제2凹부를 갖는 1도전형 반도체기판과, 상기 제1및 제2凹부에 있어 상기 반도체기판의 표면영역내에 형성되는 역도전형 제1 및 제2반도체영역, 상기 반도체기판의 제1 및 제2凹부내에 각각 형성되고, 상기 제1 및 제2반도체영역보다 낮은 불순물 농도를 갖는 역도전형 제1및 제2에피택셜층, 상기 제1에피택셜층으로 형성되는 MOS트랜지스터 구체 및 상기 제2에피택셜층으로 형성되는 2중확산 MOS트랜지스터등을 구비하여, 상기 2중확산 MOS트랜지스터의 드레인영역이 상기 제2반도체영역 및 제2에피택셜층을 포함하는 반도체장치를 제공함에 그 특징이 있는 것이다.
또한, 상기 목적을 달성하기 위한 본 발명은 1도전형 반도체기판의 1표면에 적어도 제1 및 제2凹부를 형성시키는 공정과, 상기 반도체기판에 형성된 제1 및 제2凹부의 표면영역내에 역도전형 제1 및 제2반도체영역을 형성시키는 공정, 상기 제1 및 제2凹부에 상기 제1 및 제2반도체영역보다 낮은 불순물농도를 갖는 제1 및 제2에피택셜층을 형성시키는 공정, 제1에피택셜층내에 MOS트랜지스터 구체를 형성시키는 공정 및 상기 제2에피택셜층내에 2중확산 MOS트랜지스터를 형성시키는 공정등을 구비한 반도체장치의 제조방법을 제공함에 그 특징이 있는 것이다.
따라서, 본 발명에 있어서는 상기 제2凹부 전체에 걸쳐 드레인으로 작용되는 상기 제2반도체영역이 형성되어 있으므로 점유면적을 크게 할 필요없이 커다란 구동전류를 얻을 수 있게 된다.
제3a도 내지 제3h도를 참조하여 본 발명의 1실시예에 관한 반도체장치의 제조공정을 설명하면 다음과 같다.
먼저 p-형 실리콘기판(40)의 소정영역에 凹부를 형성시키는, 상기 凹부의 표면을 통해서 p-형 실리콘기판(40)내에 n+형의 불순물을 주입하여 소정 두께인 예를 들어 4㎛호 된 두께의 제1 및 제2n+형층(42A)(42B)를 형성시킨다. 그 다음에는 p2형 실리콘기판(40) 및 n-형층(42A)(42B)위에 n-형 에피택셜층을 형성시키고, 이를 연마처리하여 제3a도에 도시된 바와 같이 n+형층(42A)(42B)위에다 윗면이 p+형 실리콘기판(40)과 거의 동일평면으로 되는 에피택셜층(44A)(44B)을 형성시킨다.
계속해서 p-형 실리콘기판(40) 및 에피택셜층(44A)(44B)위에 산화막(46)을 형성시켜 그후의 공정에서 형성되는 불순물영역에 대응하는 상기 산화막(46)을 국부영역을 사진식각법(PEP)에 의해 제거하므로 이러한 부분에다 얇은 버퍼산화막(48)를 형성되게 된다. 그후 제3b도에 도시된 바와 같이 다음 공정에서 형성되는 p+형 영역에 대응되는 위치에 있는 버퍼산화막(48)을 제외한 전면위에 레지스트막(50)을 형성시키고, 상기 레지스트막(50)을 마스크로하여 노출되어 있는 버퍼산화막(48)을 통해서 p+형 불순물을 p+형 반도체기판(40)과 에피택셜층(44A)(44B)내에 이온주입기에 의해 주입하게 되므로 p-형 불순물영역(52)을 형성시킨다. 따라서, 에피택셜층(44B)에서의 p1형 불순물영역은 링(ring)상태로 형성되게 된다. 계속해서 레지스트막(50)을 제거한 후 동일공정으로 하여 다음 공정에서 형성되는 n+형에 대응하는 위치에 있는 버퍼산화막(48)을 제외시키므로 전면위에 레지스트막(도시되어 있지 않음)을 형성시키고, 또 상기 레지스트막을 마스크로하여 n-형 불순물을 이온주입기에 의해 p-형 반도체기판(40)과 에피택셜층(44A)(44B)내에 주입시키며, 그에 따라 도면에서 점선으로 도시된 n+형 영역(54)을 형성시킨다. 물론 상기 n+형 영역(54)을 형성시키는 데에는 레지스트막(50) 대신의 새로운 레지스트막이 사용되게 된다.
그후 상기 레지스트막(50)을 제거한 다음 열처리를 실행하여 p+형과 n+형 불순물영역(52)(54)을 슬립(slip)혹은 열확산시켜주므로서 p2형 반도체기판(40)과 에피택셜층(44A)(44B)내에 p+형과 n1형 확산층이 형성되게 된다. 즉, 제3c도에 도시된 바와 같이 p2형 반도체기판(40)과 에피택셜층(44B)내에는 p1형 확산영역(52A)(52C)이 각각 형성되고, 또 에피택셜층(44A)내에는 p+형 웰(52B)이 형성되는 한편, n+형 확산영역(54A)이 n+형 영역(42B)의 기판표면 근방에서 그 일부분이 포함되도록 형성되므로 상기 n+웰(54B)은 에피택셜층(44A)내에 형성되게 된다.
따라서, n+형층(42A)의 주변에 형성된 p+형 확산영역(52A)을 채널스토퍼(Channel Stopper)로서 사용되게 된다. 계속해서 산화막(46)과 버퍼산화막(48)을 제거한 다음 p-형 반도체기판(40)과 에피택셜층(44A)(44B)위에 얇은 산화막(56)을 형성시키고, 상기 산화막(56)위에 필트산화막의 위치를 정하기 위한 Si3N4막(58)을 형성시킨다.
이어 상기 Si3N4막(58)을 마스크로하여 산화막(56)을 선택적으로 제거한 후 선택산화를 실시하여 제3d도에 도시된 바와 같이 두꺼운 필드산화막(60)을 형성시키고, 그후 산화막(56) 및 Si3N4(58)을 제거하므로 그 대신에 게이트 산화막(62)을 형성시킨다. 이어 각 MOS트랜지스터의 임계치를 조정하기 위한 채널이온 주입을 실시한 다음 필드 산화막(60)과 게이트 산화막(62)위에 다결정실리콘층을 형성시키고, 또한 사진식각법(PEP)에 의해 선택적으로 제거함에 따라 다결정실리콘층(64)을 형성시키며, 이들 다결정실리콘층(64)을 산화처리하여 상기 다결정실리콘층(64)의 표면부분에 산화막을 형성시킨다.
그 예로서는 제3e도에서 점선블록(A)에 의해 표시되는 부분을 확대하여 도시한 제4도에 도시된 바와 같이 다결정실리콘층(64)의 표면영역에 산화막(66)을 형성시킨다. 도, 제5도와 제6도는 각각 제3도에서의 점선블록영역(B)(C)으로 나타낸 부분의 확대도이다. 또 다결정실리콘층(64)은 점선블록영역 (A)(B)(C)에서 게이트 전극으로서 또한 필드 산화막(60)상에 있어서는 배선용으로 사용된다. 상기 점선블록영역(B)에서 게이트 전극 근방에 위치한 필드산화막(60)의 바로 밑에는 p+웰(52B)보다 불순물 함유량이 많은 채널스토퍼 영역(68)을 필드산화막(60) 형성과 더불어 형성시켜도 좋다. 또, 고농도의 채널스토퍼영역(68)은 예를 들면 이온주입에 의해 형성되게 된다.
계속해서 점선블록 영역(A)에서 게이트 전극(64)의 근방에 위치하는 게이트산화막(62)을 통하여 p형불순물을 p+형 영역(52C) 및 에피택셜층(44B)내에 이온주입시켜 열처리함에 따라 제3f도에 도시된 바와 같이 베이스영역(70)을 형성하게 된다.
제7도는 제3f도에서 점선블록영역(D)으로 나타낸 부분의 확대도이다. 이어 제3g도에 도시된 바와 같이 베이스영역(70)과 n+형 영역(54A)및 p+형 영역(52B)의 표면영역에 비소(As)를 이온주입한 다음 열처리에 의해 베이스영역(70) 내에 n+형 영역(72A)을, 상기 확산영역(54A)내에는 n+형 영역(72B)을, 상기 p+형 영역(52B)내에는 소오스와 드레인으로 되는 n+형 영역(72C)을 각각 형성시킨다. 그러나, n+형 영역(72A)은 2중확산 MOS트랜지스터의 소오스를 구성하게 된다. n+형 영역(72B)은 2중확산 MOS 트랜지스터의 드레인 접촉영역을 형성시키고, 그 다음에 레지스트막을 형성시켜 이를 사진식각법에 의해 선택적으로 제거함에 따라 레지스트 마스크(74)를 형성시키며, 또 p+형 영역(52A)과 n+형 영역(54B)의 표면영역에 보론을 이온 주입하여 열처리함으로써 제3g도에 도시된 바와 같이 n+형 영역(72A)과 근접 또는 접촉되게 p+형 영역(76A)을 베이스영역(70)내에 형성시킴과 더불어 p채널 MOS트랜지스터의 소오스 및 드레인을 형성시키는 p+형 영역(76B)을 n+형 영역(54B)내에 형성시킨다. 또한 제8도 내지 제10도는 각각 제3도에서 점선블록영역(E)(F)(G)을 나타낸 확대도이다.
p+형 영역(76A)은 2중확산 MOS트랜지스터의 백게이트접촉(Back gate contact)영역으로 이용되게 된다.
계속해서 레지스트막(74)을 제거한 다음 필드산화막(60)위에 CVD법에 의해 SiO2막(78)을 형성시키고, 사진식각법에 의해 상기 SiO2막(78)및 게이트산화막(56)을 선택적으로 제거하여 n+형 영역(72A)(72B)(72C)과 p+형 영역(75A)(76B) 및 다결정실리콘게이트(64)에 대한 각각의 일부를 노출시킨다. 그후 제3h도에 도시된 바와 같이 SiO2막(78) 및 노출된 영역위에 A1을 중착시킨 다음 이를 다시 패터닝처리하여 인출전극(80)을 형성시킨다.
계속해 SiO2막(78) 및 인출전극(80)위에 PSG(pho-sphosilicate glass)막 (82)을 형성시켜 주므로서 2중확산 MOS트랜지스터(Q1)와 상보형 MOS트랜지스터구체(Q2)를 갖는 반도체장치가 완성되게 된다. 또한, 제11도 및 제12도는 각각 제3h도에서 2중확산 MOS트랜지스터(Q1)와 상보형 MOS트랜지스터구체(Q2)의 확대도이다.
상기한 바와 같이 2중확산 MOS트랜지스터(Q1)와 상보형 MOS트랜지스터구체(Q2)는 다수의 제조공정을 공통적으로 사용하면 형성시킬 수 있다. 즉, 2중확산 MOS트랜지스터(Q1)는 상보형 MOS트랜지스터구체(Q2)의 제조공정으로 실질적으로 p+형 베이스영역(70)을 형성시키는 공정을 추가하므로서 형성될 수 있기 때문에, 제3h도에 도시된 반도체장치는 통상적인 제조기술을 거의 변경됨이 없이 그대로 대용하여 양산할 수 있게된다. 또한 상보형 MOS트랜지스터구체(Q2)내의 확산영역에서의 확산거리는 통상의 경우와 똑같이 설정할 수 있기 때문에 본 발명에서도 통상적인 설계법칙과 마찬가지 법칙을 사용할 수 있게 된다.
제3h도에 도시된 바와 같은 반도체장치에 있어서, 에피택셜층(44A)(44B)는 n+형층(42A)(42B)에 의해 p-형 반도체기판(40)으로부터 격리되게 되고, 그에 따라 예컨대 제2도에 도시된 바와 같이 큰 점유면적을 필요로 하는 p+형 격리층(26)과 같은 격리층을 형성시킬 필요가 없다.
또한, n+형층(42B)이 에피택셜층(44B)의 밑면과 측면전체를 도포하는 것처럼 형성되고, 또 p-형 반도체기판(40)의 표면근방에서 트랜지스터영역(72B)이 형성되기 때문에 점유면적을 크게하지 않아도 커다란 구동전류를 얻을 수 있게 된다. 또한 에피택셜층(44A)(44B)은 모두 용이하게 두껍게 형성 시켜도 바닥면이 만곡되도록 형성되므로 2중확산 MOS트랜지스터(Q1) 및 상보형 MOS트랜지스터구체(Q2)의 내압을 높힐 수 있게된다.
이상에서는 본 발명의 1실시예를 들어 본 발명을 설명했으나, 본 발명은 본 실시예에만 한정되는 것이 아니라, 예컨대 상보형 MOS트랜지스터구체(Q2)의 n채널 MOS트랜지스터를 p채널 MOS트랜지스터에 근접시켜 형성시키기 때문에 n+형 영역(54B)을 형성시켜 주거나 또는 이를 생략하여 n채널 MOS트랜지스터를 에피택셜층(44A)내에 형성시킬 수가 있고, 또한 본 실시예에 있어서는 2중확산 MOS트랜지스터(Q1)의 드레인접촉영역(72B)의 근방에서 pn접합의 곡율을 작게하여 그 영역주변에 전계집중이 생기는 것을 방지함에 따라 2중확산 MOS트랜지스터(Q1)의 p-형 반도체기판(40)과 n+형층(42B)(44B) 및 n+형 영역(54A)에 의해 구성되는 드레인영역 사이에서의 내압을 향상시킬 수 있기 때문에 n+형 영역(54A)을 형성시킬 수 있다. 그러나, 에피택셜층(44B)이 충분히 두껍게 형성됨에 따라 얻어지는 내압을 충분히 높힐 수가 있는 경우에는 n+형 영역(54A)를 생략할 수 있게 되고, 또한 베이스영역(70)과 에피택셜층(44B)사이의 내압을 향상시키기 때문에 베이스영역(70)보다 깊어지도록 p+형 확산영역(52C)이 형성되어 있으나, 필요에 따라 상기 p+형 확산영역(52C)을 생략하여도 좋다.
본 실시예에서는 p-형 반도체기판(40) 및 에피택셜층(44B)내의 p+형 영역(52)과, 에피택셜층(44A)내의 p+형 영역(52)을 동일 공정에서 각각 형성시켜지만, 다른 공정에서는 예를 들면 상호 다른 불순물농도를 가지도록 형성시킬 수도 있는 것이다.
상기한 바와 같이 본 발명은 고속 논리소자 및 고내압이면서 대전력의 2중확산 MOS트랜지스터를 내장시킨 반도체집적회로를 종래의 경우와 비교해서 작은 소자면적으로 구성할 수 있고, 또 제조공정도 종래의 MOS집적회로등과 거의 동일하므로 종래의 설비로 값싸게 제조할 수 있는 반도체장치 및 그 제조방법을 제공할 수 있는 것이다.

Claims (7)

1도전형 반도체기판에 형성되는 2중확산 MOS트랜지스터와 MOS트랜지스터등을 구비하여서 된 반도체장치에 있어서, 반도체영역(42A)(42B)과 에피택셜층(44A)(44B)간의 경계면이 제1 및 제2만곡부(42A)(42B)(44A)(44B)를 갖는 1도전형 반도체기판(40)과, 각각 상기 제1 및 제2만곡부(42A)(42B)(44A)(44B)에서 상기 반도체기판(40)의 표면영역에 형성되는 역도전형 제1및 제2반도체영역(42A)(42B), 상기 반도체기판(40)의 제1 및 제2만곡부(42A)(42B)(44A)(44B)내에 형성되고, 상기 제1 및 제2반도체영역(42A)(42B)보다 낮은 불순물 농도를 갖는 역도전형 제1및 제2에피택셜층(44A)(44B), 상기 제1에피택셜층(44A)에 형성되는 MOS트랜지스터(Q2)및, 상기 제2에피택셜층(44B)에 형성되는 2중확산 MOS트랜지스터(Q1)의 드레인이 상기 이 제2반도체영역(42B) 및 제2에피택셜층(44B)을 구비한 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 MOS트랜지스터(Q2)는 p채널 및 n채널 MOS트랜지스터를 구비하는 상보형 MOS트랜지스터인 것을 특징으로 하는 반도체장치.
제2항에 있어서, 상기 상보형 MOS트랜지스터가 제1에피택셜층(44A)의 표면영역에 형성되는 p웰과 n웰영역(52B)(54B)을 가지면서 상기 p채널과 n채널 MOS트랜지스터가 각각 상기 p웰과 n웰영역(52B)(54B)에 형성된 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 제2반도체영역(42B)의 반도체기판(40)표면 근방에 위치하는 부분을 도포하면서 상기 반도체기판(40)의 표면영역에 역도전형의 불순물영역(54A)을 추가적으로 형성한 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 제1 및 제2반도체영역(42A)(42B)의 각각과 반도체기판(40) 사이의 접합면이 만곡이 되도록 형성된 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 반도체기판(40)의 표면영역에서 상기 제1반도체영역(42)과 접촉하여 형성되는 반도체기판(40)보다 불순물농도가 높은 적어도 1개의 1도전형 채널스토퍼영역(52a)을 추가적으로 구비한 것을 특징으로 하는 반도체장치.
1도전형 반도체기판에 형성되는 2중확산 MOS트랜지스터와 MOS트랜지스터를 구비하여서 된 반도체장치의 제조방법에 있어서, 1도전형반도체기판(40)의 1표면에 제1 및 제2만곡부(42A)(42B)(44A)(44B)를 형성시키는 공정과, 상기 반도체기판(40)의 제1 및 제2만곡부(42A)(42B)(44A)(44B)의 표면영역내에 역도전형 제1 및 제2반도체영역(42A)(42B)을 형성시키는 공정, 상기 제1및 제2만곡부(42A)(42B)(44A)(44B)에 상기 제1 및 제2반도체영역보다 낮은 불순물농도를 갖는 제1및 제2에피택셜층(44A)(44B)을 형성시키는 공정, 상기 제1에피택셜층(44A)내에 MOS트랜지스터(Q2)를 형성시키는 공정 및, 상기 제2에피택셜층(44B)내에 2중확산 MOS트랜지스터(Q1)를 형성시키는 공정등으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
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