JPS6097661A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6097661A JPS6097661A JP58204799A JP20479983A JPS6097661A JP S6097661 A JPS6097661 A JP S6097661A JP 58204799 A JP58204799 A JP 58204799A JP 20479983 A JP20479983 A JP 20479983A JP S6097661 A JPS6097661 A JP S6097661A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- conductivity type
- semiconductor layer
- epitaxially grown
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、バイポーラトランジスタと相補型のＭＩＳ
ＦＥ’Ｔとを同一基板上に形成する技術に関するもので
、たとえば、同一のシリコン基板上にバイポーラトラン
ジスタとＣＭＯ８素子とを形、成する上で有効な技術に
関するものである。
ＦＥ’Ｔとを同一基板上に形成する技術に関するもので
、たとえば、同一のシリコン基板上にバイポーラトラン
ジスタとＣＭＯ８素子とを形、成する上で有効な技術に
関するものである。
［背景技術］
相補型のＭＩＳＦＥＴを備えた半導体集積回路装置（以
下、ＩＣという）は、動作時間の高速化および消費電力
の低減化という点で優れている反面、他のＩＣを駆動す
るためのドライブ能力が低いという難点がある。
下、ＩＣという）は、動作時間の高速化および消費電力
の低減化という点で優れている反面、他のＩＣを駆動す
るためのドライブ能力が低いという難点がある。
そこで、そのような１点を解決する手法として、同一基
板上に相補型のＭＩＳＦＥＴとバイポーラトランジスタ
とを混在させる方法が知られている（たとえば、特開昭
５４−１３１８８７号公報参照）。この種の混在型のＩ
Ｃでは、第１の導電型の半導体基板、たとえばＰ型のシ
リコン基板上にエピタキシャル成長させた第２の導電型
の半導体層、たとえばＮ型のシリコン層中に各素子が形
成される。
板上に相補型のＭＩＳＦＥＴとバイポーラトランジスタ
とを混在させる方法が知られている（たとえば、特開昭
５４−１３１８８７号公報参照）。この種の混在型のＩ
Ｃでは、第１の導電型の半導体基板、たとえばＰ型のシ
リコン基板上にエピタキシャル成長させた第２の導電型
の半導体層、たとえばＮ型のシリコン層中に各素子が形
成される。
ところで、前記エピタキシャル成長半導体層については
、Ｍ Ｉ Ｓ ＦＥＴのドレイン容量を低減し、かつい
わゆるパンチスルーを防止するという観点から、一般に
、たとえば５〜６μｍ程度あるいはそれ以上に厚く形成
されていた。したがって、混在型のＩＣにおけるバイポ
ーラトランジスタの性能、特にしゃ新局波数ｆ□は、バ
イポーラ素子のみを形成したＩＣに比べて低いものとな
り、動作速度が低減することを本発明者は発見した。
、Ｍ Ｉ Ｓ ＦＥＴのドレイン容量を低減し、かつい
わゆるパンチスルーを防止するという観点から、一般に
、たとえば５〜６μｍ程度あるいはそれ以上に厚く形成
されていた。したがって、混在型のＩＣにおけるバイポ
ーラトランジスタの性能、特にしゃ新局波数ｆ□は、バ
イポーラ素子のみを形成したＩＣに比べて低いものとな
り、動作速度が低減することを本発明者は発見した。
一方、この種のＩＣにおいては、各素子の信頼性を向上
するため、バイポーラトランジスタを同一基板上の相補
型のＭＩＳＦＥＴから完全に電気的に分離し、かつ、ラ
ッチアップ耐圧を向上させることが必要であると考えら
れる。
するため、バイポーラトランジスタを同一基板上の相補
型のＭＩＳＦＥＴから完全に電気的に分離し、かつ、ラ
ッチアップ耐圧を向上させることが必要であると考えら
れる。
［発明の目的］
この発明の目的は、バイポーラトランジスタと相補型Ｍ
Ｉ Ｓ ＦＥＴを同一基板上に形成した半導体装置の
集積度を向上する技術を提供することにある。
Ｉ Ｓ ＦＥＴを同一基板上に形成した半導体装置の
集積度を向上する技術を提供することにある。
この発明の他の目的は、バイポーラトランジスタと相補
型のＭＩＳＦＥＴとを同一基板上に有するＩＣにおいて
、バイポーラトランジスタの遮断周波数ｆ工を大きくし
素子の動作速度を高める技術を提供することにある。
型のＭＩＳＦＥＴとを同一基板上に有するＩＣにおいて
、バイポーラトランジスタの遮断周波数ｆ工を大きくし
素子の動作速度を高める技術を提供することにある。
この発明の他の目的は、同様のＩＣにおいて、各素子間
を絶縁物分離領域で完全に分離し、ラッチアップを確実
に防止することができる技術を提供することにある。
を絶縁物分離領域で完全に分離し、ラッチアップを確実
に防止することができる技術を提供することにある。
この発明の他の目的は、同様のＩＣにおいて、耐α線強
度を向上する技術を提供することにある。
度を向上する技術を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
［発明の概要］
ここで開示される発明のうち代表的なものの概要を簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、各素子を形成すべき各領域の境界部分に絶縁
物分離領域、特に、エピタキシャル成長半導体層を貫き
基板に達するような深さをもつ溝と、その溝を埋める絶
縁物とからなる分離領域を形成することにより、電気的
分離を完全にするものである。
物分離領域、特に、エピタキシャル成長半導体層を貫き
基板に達するような深さをもつ溝と、その溝を埋める絶
縁物とからなる分離領域を形成することにより、電気的
分離を完全にするものである。
前記溝については反応性イオンエツチングなどの異方性
のエツチングによって形成できるので、従来一般の選択
酸化技術およびＰＮ接合分離を利用した技術に比べて集
積度の向上をより一層図ることができる。
のエツチングによって形成できるので、従来一般の選択
酸化技術およびＰＮ接合分離を利用した技術に比べて集
積度の向上をより一層図ることができる。
［実施例］
図はこの発明の最も好ましい−・実施例を示す断面構造
図である。
図である。
Ｐ型のシリコン半導体基板１の一面には、Ｎ−型のエピ
タキシャル成長シリコン半導体層２（前述したとおり、
この半導体層２の厚さは通常のパイメーラ型のＩＣにお
けるエピタキシャル層の厚さに近く、たとえば１〜２μ
ｍ程度である）が形成されるが、その半導体層２には、
Ｎ型のウェル領域３およびＰ型のウェル領域４の形成に
よって不純物が導入されている。これらウェル領域３゜
４は相補型のＭＩＳＦＥＴ、たとえばＣＭＯ８素子を形
成すべき部分である。Ｎ型のウェル領域３にはＰチャネ
ル型のＭＯＳＦＥＴが形成され、もう一方のＰ型のウェ
ル領域４にはＮチャネル型のＭＯＳＦＥＴが形成される
。また、エピタキシャル成長に先んじて、半導体基板１
の表面のうち。
タキシャル成長シリコン半導体層２（前述したとおり、
この半導体層２の厚さは通常のパイメーラ型のＩＣにお
けるエピタキシャル層の厚さに近く、たとえば１〜２μ
ｍ程度である）が形成されるが、その半導体層２には、
Ｎ型のウェル領域３およびＰ型のウェル領域４の形成に
よって不純物が導入されている。これらウェル領域３゜
４は相補型のＭＩＳＦＥＴ、たとえばＣＭＯ８素子を形
成すべき部分である。Ｎ型のウェル領域３にはＰチャネ
ル型のＭＯＳＦＥＴが形成され、もう一方のＰ型のウェ
ル領域４にはＮチャネル型のＭＯＳＦＥＴが形成される
。また、エピタキシャル成長に先んじて、半導体基板１
の表面のうち。
バイポーラトランジスタを形成すべき部分には、予めア
ンチモン等のＮ型の不純物が高濃度にドープされＮ＋型
の不純物半導体領域５が形成されている。このＮ＋型の
不純物半導体領域５はバイポーラトランジスタのコレク
タ領域を構成するものである。
ンチモン等のＮ型の不純物が高濃度にドープされＮ＋型
の不純物半導体領域５が形成されている。このＮ＋型の
不純物半導体領域５はバイポーラトランジスタのコレク
タ領域を構成するものである。
Ｎ＋型の不純物半導体領域５がある部分、ならびにＮ型
ウェル領域３およびＰ型ウェル領域４の各境界部分には
それぞれ鯖縁物分離領゛域６が形成されている。絶縁物
分離領域６は、溝７とそ゛れを埋める絶縁物８とからな
り、溝７の幅はたとえば３μｍ程度である。また、溝７
の深さはエピタキシャル成長層２を貫き基板１に達して
おり、絶縁物分離領域６はＮ＋型の不純物半導体領域５
（およびその上の領域）、ならびに各ウェル領域３゜４
を完全に分離している。溝７の形成については、サイド
エツチングがほとんど生じない反応性イオンエツチング
を用いるのが良い。また、絶縁物８としてはポリシリコ
ンあるいは二酸化シリコン等を用いることができ、特に
溝７の内面に熱酸化による酸化膜９ａを形成することに
よって絶縁を完全にする。絶縁物８としてポリシリコン
を用いる場合、バッファ層としてシリコンナイトライド
（Ｓｉ３Ｎ４）膜９ｂを介在させるのが良い。なお、溝
７および酸化膜９ａを形成した後、化学気相成長法（Ｃ
ＶＤ法）等による絶縁物８の埋込み処理の前に、溝７の
底部にチャンネルストッパとじてＰ＋型の領域（図示せ
ず）をイオン打込みによって形成することもできる。
ウェル領域３およびＰ型ウェル領域４の各境界部分には
それぞれ鯖縁物分離領゛域６が形成されている。絶縁物
分離領域６は、溝７とそ゛れを埋める絶縁物８とからな
り、溝７の幅はたとえば３μｍ程度である。また、溝７
の深さはエピタキシャル成長層２を貫き基板１に達して
おり、絶縁物分離領域６はＮ＋型の不純物半導体領域５
（およびその上の領域）、ならびに各ウェル領域３゜４
を完全に分離している。溝７の形成については、サイド
エツチングがほとんど生じない反応性イオンエツチング
を用いるのが良い。また、絶縁物８としてはポリシリコ
ンあるいは二酸化シリコン等を用いることができ、特に
溝７の内面に熱酸化による酸化膜９ａを形成することに
よって絶縁を完全にする。絶縁物８としてポリシリコン
を用いる場合、バッファ層としてシリコンナイトライド
（Ｓｉ３Ｎ４）膜９ｂを介在させるのが良い。なお、溝
７および酸化膜９ａを形成した後、化学気相成長法（Ｃ
ＶＤ法）等による絶縁物８の埋込み処理の前に、溝７の
底部にチャンネルストッパとじてＰ＋型の領域（図示せ
ず）をイオン打込みによって形成することもできる。
以上のようにして分離された各領域には、従来と同様の
技術によって、バイポーラトランジスタ１０、Ｐチャネ
ル型の聞０８ＦＥＴＩＩおよびＮチャネル型のＭＩＳＦ
ＥＴ１２がそれぞれ形成されている。バイポーラトラン
ジスタ１０はＮ＋型の不純物半導体領域５からなるコレ
クタ領域のは。
技術によって、バイポーラトランジスタ１０、Ｐチャネ
ル型の聞０８ＦＥＴＩＩおよびＮチャネル型のＭＩＳＦ
ＥＴ１２がそれぞれ形成されている。バイポーラトラン
ジスタ１０はＮ＋型の不純物半導体領域５からなるコレ
クタ領域のは。
か、Ｐ型のベース領域１３、Ｎ１型のエミッタ領域１４
を含み、各領域には開口を通して図示しない各電極がオ
ーミックコンタクトされている。なおこの場合、ベース
領域１３とＮ＋型のコレクタコンタクト部分１５とは前
記絶縁物分離領域６と同様の構造の分離領域６０によっ
て分跡されており、コレクターベー入間の耐圧の向上が
図られている。また、エミッタ領域１４の上にはポリシ
リコン層１６が電極下地層として設けられ、エミッタの
シャロー化が図られている。
を含み、各領域には開口を通して図示しない各電極がオ
ーミックコンタクトされている。なおこの場合、ベース
領域１３とＮ＋型のコレクタコンタクト部分１５とは前
記絶縁物分離領域６と同様の構造の分離領域６０によっ
て分跡されており、コレクターベー入間の耐圧の向上が
図られている。また、エミッタ領域１４の上にはポリシ
リコン層１６が電極下地層として設けられ、エミッタの
シャロー化が図られている。
一方、ＭＯ８ＦＥＴＩＩ、１２はＰ１型あルイはＮ＋型
のソースおよびドレインの各領域１７゜１８；１９，２
０とゲート電極２１．２２とによってそれぞれ構成され
ている。各ゲート電極２１゜２２は厚さ３５ｎｍ程度の
薄いゲート酸化膜（ＳｉＯ２膜）２３上に位置し、下層
のポリシリコン層２１ａ、２２ａと上層のモリブデンシ
リサイド（ＭｏＳｉ２）層２１ｂ、２２ｍ）とからなる
。図示はしないが、このような各素子の表面には、リン
シリケートガラス等のパッシベーション膜が形成され、
ついでそれに所定の穴あけがなされ、アルミニウム等の
金属配線が形成されている。最後にファイナルパッシベ
ーション膜を形成し素子を完成させる。
のソースおよびドレインの各領域１７゜１８；１９，２
０とゲート電極２１．２２とによってそれぞれ構成され
ている。各ゲート電極２１゜２２は厚さ３５ｎｍ程度の
薄いゲート酸化膜（ＳｉＯ２膜）２３上に位置し、下層
のポリシリコン層２１ａ、２２ａと上層のモリブデンシ
リサイド（ＭｏＳｉ２）層２１ｂ、２２ｍ）とからなる
。図示はしないが、このような各素子の表面には、リン
シリケートガラス等のパッシベーション膜が形成され、
ついでそれに所定の穴あけがなされ、アルミニウム等の
金属配線が形成されている。最後にファイナルパッシベ
ーション膜を形成し素子を完成させる。
この方法によれば、エピタキシャル成長半導体層２を薄
く形成でき、バイポーラトランジスタのｆ工を大きくで
き、高速化できると同時に、Ｕ溝を形成しているため素
子分離が完全となり、ラッチアップを防止できるととも
に集積度が向上する。
く形成でき、バイポーラトランジスタのｆ工を大きくで
き、高速化できると同時に、Ｕ溝を形成しているため素
子分離が完全となり、ラッチアップを防止できるととも
に集積度が向上する。
以上説明した実施例では、主として、パイポーラトラゾ
ジスタ１０の性能向上の方に主眼をおいた例を示したが
、図中二点鎖線で示すように、Ｎ型ウェル領域３の下部
、つまり基板１とエピタキシャル層２との界面部分にＮ
＋型の高濃度な不純物半導体領域５０およびＰ＋型の高
濃度な不純物半導体領域４０を形成するようにすること
ができる。この高濃度な領域５０はバイポーラトランジ
スタ部分における前記Ｎ＋型の領域５と同時に、また、
領域４０は領域５および５０とセルファラインに形成す
れば良く、マスクを変えるだけで新たなマスクを追加す
ることなく容易に形成することができる。そうすれば、
Ｐ、Ｎ両チャネル型のＭＯＳＦＥＴがいわゆる退化構造
を有することになり、α線耐量を増し、α線によるソフ
トエラー等を防止しＩＣの信頼性を増すことができる。
ジスタ１０の性能向上の方に主眼をおいた例を示したが
、図中二点鎖線で示すように、Ｎ型ウェル領域３の下部
、つまり基板１とエピタキシャル層２との界面部分にＮ
＋型の高濃度な不純物半導体領域５０およびＰ＋型の高
濃度な不純物半導体領域４０を形成するようにすること
ができる。この高濃度な領域５０はバイポーラトランジ
スタ部分における前記Ｎ＋型の領域５と同時に、また、
領域４０は領域５および５０とセルファラインに形成す
れば良く、マスクを変えるだけで新たなマスクを追加す
ることなく容易に形成することができる。そうすれば、
Ｐ、Ｎ両チャネル型のＭＯＳＦＥＴがいわゆる退化構造
を有することになり、α線耐量を増し、α線によるソフ
トエラー等を防止しＩＣの信頼性を増すことができる。
［効果］
■バイポーラ１〜ランジスタのエピタキシャル成長半導
体層２を薄く形成できｆ工が高まるため高速動作が向上
する。
体層２を薄く形成できｆ工が高まるため高速動作が向上
する。
■各素子間を絶縁物分離領域によって完全に分離してい
るので、ラッチアップを確実に防ぐことができる。しか
もまた、絶縁物分離領域を溝埋込み構造としているので
、その部分の占有面積を低減することができ、集積度を
も大幅に向上することができる。
るので、ラッチアップを確実に防ぐことができる。しか
もまた、絶縁物分離領域を溝埋込み構造としているので
、その部分の占有面積を低減することができ、集積度を
も大幅に向上することができる。
■Ｎ型ウェル領域の下部にＮ＋型の高濃度な不純物半導
体領域を、また、Ｐ型ウェル領域の下部にＰ＋型の高濃
度な不純物半導体領域を設け、いわゆる退化構造をとっ
ているので、耐α線の強度が向上し、信頼性の高いデバ
イスを得ることができる。また、同構造によってラッチ
アップも向上する。
体領域を、また、Ｐ型ウェル領域の下部にＰ＋型の高濃
度な不純物半導体領域を設け、いわゆる退化構造をとっ
ているので、耐α線の強度が向上し、信頼性の高いデバ
イスを得ることができる。また、同構造によってラッチ
アップも向上する。
以上この発明を実施例に基づき具体的に説明したが、こ
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、モリブデンシリサイド２１ｔ）、
２２ｂは他のシリサイド（白金シリサイド等）であって
も良い。
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、モリブデンシリサイド２１ｔ）、
２２ｂは他のシリサイド（白金シリサイド等）であって
も良い。
添付図面はこの発明の一実施例を示す断面構造図である
。 １・・・半導体基板、２・・・エピタキシャル成長半導
体層、３・・・Ｎ型ウェル領域、４・・・Ｐ型ウェル領
域、４０・・・Ｐ＋型の高濃度な不純物半導体領域、５
，５０・・・Ｎ＋型の高濃度な不純物半導体領域、６，
６０・・・絶縁物分離領域、７・・・溝、８・・・絶縁
物、９ａ・・・酸化膜、９１）・・・シリコンナイトラ
イド（Ｓｉ３Ｎ＊）膜、１０・・・バイポーラトランジ
スタ、１１・・・Ｐチャネル型のＭＩＳＦＥＴ（ＭＯＳ
ＦＥＴ）、１２・・・Ｎチャネル型のＭＩ ＳＦＥＴ（
ＭＯＳＦＥＴ） 、１３−・・Ｐ型ベース領域、１４・
・・エミッタ領域、１５・・・Ｎ型コレクタコンタクト
部、１６・・・ポリシリコン層、１７．１８・・・Ｐ＋
型ソース、ドレイン層、１９．２０・・・Ｎ１型ソース
、ドレイン層、２１．２２・・・ゲート電極、２１ａ、
２２ａ・・・ポリシリコン層、２１１）、２２ｂ・・・
モリブデンシリサイド層。 第１頁の続き ０発 明 者 荻 上 勝 己 小平市上水本町発セン
タ内
。 １・・・半導体基板、２・・・エピタキシャル成長半導
体層、３・・・Ｎ型ウェル領域、４・・・Ｐ型ウェル領
域、４０・・・Ｐ＋型の高濃度な不純物半導体領域、５
，５０・・・Ｎ＋型の高濃度な不純物半導体領域、６，
６０・・・絶縁物分離領域、７・・・溝、８・・・絶縁
物、９ａ・・・酸化膜、９１）・・・シリコンナイトラ
イド（Ｓｉ３Ｎ＊）膜、１０・・・バイポーラトランジ
スタ、１１・・・Ｐチャネル型のＭＩＳＦＥＴ（ＭＯＳ
ＦＥＴ）、１２・・・Ｎチャネル型のＭＩ ＳＦＥＴ（
ＭＯＳＦＥＴ） 、１３−・・Ｐ型ベース領域、１４・
・・エミッタ領域、１５・・・Ｎ型コレクタコンタクト
部、１６・・・ポリシリコン層、１７．１８・・・Ｐ＋
型ソース、ドレイン層、１９．２０・・・Ｎ１型ソース
、ドレイン層、２１．２２・・・ゲート電極、２１ａ、
２２ａ・・・ポリシリコン層、２１１）、２２ｂ・・・
モリブデンシリサイド層。 第１頁の続き ０発 明 者 荻 上 勝 己 小平市上水本町発セン
タ内
Claims (1)
- 【特許請求の範囲】 １、第１の導電型の半導体基板の一面にそれと逆導電型
の第２の導電型のエピタキシャル成長半導体層を有し、
この半導体層中にバイポーラトランジスタと相補型の絶
縁ゲート電界効果トランジスタ（以下、ＭＩＳＦＥＴと
いう）とが形成された半導体集積回路装置において、前
記バイポーラトランジスタを形成する領域と前記相補型
のＭＩＳＦＥＴを形成する領域との境界部分、ならびに
第１のチャネル型のＭＩＳＦＥＴを形成する第２の導電
型のウェル領域と第２のチャネル型のＭＩＳＦＥＴを形
成する第１の導電型のウェル領域との境界部分にそれぞ
れ絶縁物分離領域が形成されており、この絶縁物分離領
域は、前記エピタキシャル成長半導体層を貫き前記半導
体基板に達するような深さをもつ溝と、その溝を埋める
絶縁物と゛からなることを特徴とする半導体集積回路装
置。 ２、前記エピタキシャル成長半導体層は、厚さ１〜２μ
ｍ程度である特許請求の範囲第１項に記載の半導体集積
回路装置。 ３、第１の導電型の半導体基板の一面にそれと逆導電型
の第２の導電型のエピタキシャル成長半導体層を有し、
この半導体層中にバイポーラトランジスタと相補型のＭ
ＩＳＦＥＴとが形成された半導体集積回路装置において
、前記バイポーラトランジスタを形成する領域と前記相
補型のＭＩＳＦＥＴを形成する領域との境界部分、なら
びに第１のチャネル型のＭ Ｉ Ｓ ＦＥＴを形成する
第２の導電型のウェル領域と第２のチャネル型のＭＩＳ
ＦＥＴを形成する第１の導電型のウェル領域との境界部
分にそれぞれ絶縁物分離領域が形成されており、この絶
縁物分離領域は、前記エピタキシャル成長半導体層を貫
き前記半導体基板に達するような深さをもつ溝と、その
溝を埋める絶縁物とからなり、さらに、前記半導体基板
と前記エピタキシャル成長半導体層との界面部分のうち
、前記バイポーラトランジスタを形成する領域および前
記第１のチャネル型のＭＩＳＦＥＴを形成する第２の導
電型のウェル領域の部分に、前記エピタキシャル成長半
導体層よりも′高濃度な第２の導電型の不純物半導体領
域を有することおよび、前記第２のチャネル型のＭＩＳ
ＦＥ’Ｔを形成する第１の導電型のウェル領域の部分に
、前記エピタキシャル成長半導体層よりも高濃度な第１
の導電型の不純物半導体領域を有することを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204799A JPH0622274B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204799A JPH0622274B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097661A true JPS6097661A (ja) | 1985-05-31 |
| JPH0622274B2 JPH0622274B2 (ja) | 1994-03-23 |
Family
ID=16496548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204799A Expired - Lifetime JPH0622274B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622274B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276758A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| JPS6290965A (ja) * | 1985-09-30 | 1987-04-25 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| JPS6360553A (ja) * | 1986-09-01 | 1988-03-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS63175440A (ja) * | 1986-12-22 | 1988-07-19 | テキサス インスツルメンツ インコーポレイテツド | 電気的能動トレンチを用いたバイポーラ及びｃｍｏｓの組み合わせ技術 |
| JPS63236343A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4794434A (en) * | 1987-07-06 | 1988-12-27 | Motorola, Inc. | Trench cell for a dram |
| US4939567A (en) * | 1987-12-21 | 1990-07-03 | Ibm Corporation | Trench interconnect for CMOS diffusion regions |
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| US5032529A (en) * | 1988-08-24 | 1991-07-16 | Harris Corporation | Trench gate VCMOS method of manufacture |
| US5306939A (en) * | 1990-04-05 | 1994-04-26 | Seh America | Epitaxial silicon wafers for CMOS integrated circuits |
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
| JPS57180146A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Formation of elements isolation region |
-
1983
- 1983-11-02 JP JP58204799A patent/JPH0622274B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
| JPS57180146A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Formation of elements isolation region |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276758A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| JPS6290965A (ja) * | 1985-09-30 | 1987-04-25 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| JPS6360553A (ja) * | 1986-09-01 | 1988-03-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS63175440A (ja) * | 1986-12-22 | 1988-07-19 | テキサス インスツルメンツ インコーポレイテツド | 電気的能動トレンチを用いたバイポーラ及びｃｍｏｓの組み合わせ技術 |
| JPS63236343A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4794434A (en) * | 1987-07-06 | 1988-12-27 | Motorola, Inc. | Trench cell for a dram |
| US4939567A (en) * | 1987-12-21 | 1990-07-03 | Ibm Corporation | Trench interconnect for CMOS diffusion regions |
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| US5032529A (en) * | 1988-08-24 | 1991-07-16 | Harris Corporation | Trench gate VCMOS method of manufacture |
| US5306939A (en) * | 1990-04-05 | 1994-04-26 | Seh America | Epitaxial silicon wafers for CMOS integrated circuits |
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622274B2 (ja) | 1994-03-23 |
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