KR950014112B1 - 고밀도 집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법 - Google Patents

고밀도 집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법 Download PDF

Info

Publication number
KR950014112B1
KR950014112B1 KR1019910008323A KR910008323A KR950014112B1 KR 950014112 B1 KR950014112 B1 KR 950014112B1 KR 1019910008323 A KR1019910008323 A KR 1019910008323A KR 910008323 A KR910008323 A KR 910008323A KR 950014112 B1 KR950014112 B1 KR 950014112B1
Authority
KR
South Korea
Prior art keywords
region
semiconductor substrate
insulating layer
layer
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019910008323A
Other languages
English (en)
Other versions
KR910020895A (ko
Inventor
마사오 나가모도
유기 시마노
지진 오구히라
유시기 오구무라
Original Assignee
미쓰비시뎅끼 가부시끼가이샤
시기 모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2132998A external-priority patent/JPH0428246A/ja
Priority claimed from JP2170801A external-priority patent/JP2673384B2/ja
Application filed by 미쓰비시뎅끼 가부시끼가이샤, 시기 모리야 filed Critical 미쓰비시뎅끼 가부시끼가이샤
Publication of KR910020895A publication Critical patent/KR910020895A/ko
Application granted granted Critical
Publication of KR950014112B1 publication Critical patent/KR950014112B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H10P30/221—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks characterised by the angle between the ion beam and the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
    • H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/051—Manufacture or treatment of isolation region based on field-effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/50—Isolation regions based on field-effect
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

내용 없음.

Description

고밀도 집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법
제1도는 제 1 실시예에 따른 LOCOS분리구조를 가지는 반도체장치의 구조를 표시하는 단면도.
제2a, 2b 및 2c는 제1도에 표시하는 반도체 장치의 제조과정을 표시하는 단면도.
제3도는 제 2 실시예에 따른 반도체장치의 구조의 평면도.
제4도는 제3도의 선 IV-IV를 따라 취해진 제3도에 표시하는 구조의 단면도.
제5a, 5b, 5c 및 5d도는 제4도에 표시하는 반도체장치의 제조과정을 표시하는 단면도.
제6a도는 본 발명의 제 3 실시예에 따른 필드시일드구조를 가지는 반도체장치의 구조를 표시하는 단면도.
제6b도는 제6a도의 구조의 평면도.
제7도는 제6a도에 표시하는 필드시일드분리구조의 동작도.
제8a, 8b, 8c, 8d, 8e, 8f 및 8g도는 제6a도에 표시하는 반도체장치의 제조과정을 표시하는 단면도.
제9도는 본 발명의 제4실시예에 따른 필드시일드분리구조를 포함하는 반도체장치의 단면도.
제10a, 10b, 10c, 10d, 10e, 10f 및 10g도는 제9도에 표시하는 반도체장치의 제조과정을 표시하는단면도.
제11도는 본 발명의 제 5 실시예에 따른 필드시일드분리구조를 포함하는 반도체장치의 구조를 표시하는 단면도.
제12a도는 본 발명의 제 6 실시예에 따른 필드시일드분리구조를 포함하는 반도체장치의 구조를 표시하는단면도.
제12b도는 제12a도에 표시하는 필드시일드분리구조를 표시하는 동작도.
제13a, 13b, 13c 및 13d도는 제12a도에 표시하는 반도체장치의 제조과정을 표시하는 단면도.
제14도는 종래 반도체장치의 구조를 표시하는 단면도.
제15a, 15b, 15c, 15d, 15e,15f 및 15g도는 제14도에 표시하는 반도체장치의 제조과정을 표시하는단면도.
제16도는 종래의 필드시일드분리구조를 가지는 반도체장치의 구조를 표시하는 단면도.
제17도는 제16도에 표시하는 필드시일드분리구조를 표시하는 동작도.
제18a, 18b, 18c, 18d 및 18e도는 제16도에 표시하는 반도체장치의 제조과정을 표시하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : P형실리콘기판 2 : MOS트랜지스터
3 : 게이트전극 4 : 게이트절연막
7 : 필드산화막 9 : 질화막.
본 발명은 반도체기판의 표면에 형성되는 소자분리막의 소형구조의 제조방법과 소자분리특성을 가능하게 하는 구조 그리고 그의 제조방법에 관한 것이다.
본 발명은 필드시일드분리구조의 분리영역에서 접합내압을 개량할 수 있는 구조와 그의 제조방법에 관한것이다.
반도체집적회로에 있어서 여러가지의 소자분리구조가 실리콘기판상에 형성되는 많은 반도체소자를 절연하고 분리하기 위해 고안되었다.
소위 LOCOS(Local Oxidation of Silicon)분리막을 이용하는 소자분리구조에 대해 설명한다.
제14도는 예를들면 메모리로서 반도체기억장치인 반도제장치의 구조를 개략적으로 표시하는 단면도이다.
제14도에 있어서는 형성되는 p형실리콘기판의 표면상에 MOS트랜지스터(2)가 소자형성영역(L2)에 형성되고 필드산화막(7)은 소자분리영역(L1)에 형성된다.
MOS트랜지스터(2)는 그곳사이에 게이트절연막(4)으로 p형실리콘기판(1)의 표면상에 형성되는 게이트전극(3)을 포함한다.
게이트전극(3)의 정상부의 측면은 상부산화막(18)과 측벽산화막(17)으로 덮여있다.
한쌍의 소소/드레인영역(5a,5b)은 실리콘기판(1)의 표면상에 형성된다.
소스/드레인영역은 고농도의 n+불순물영역(5a)과 저농도의 n-불순물영역(5b)으로 형성되는 소위 LDD(Lightly Doped Drain )구조를 가진다.
MOS에 형성되는 필드산화막(7)은 큰 두께를 가진다. 필드산화막(7)은 LOCOS법에 의해 형성된다.
기판(1)이 그것보다 더 높은 농도를 가지는 p+불순물영역으로 형성되는 채널스톱층(8)은 필드산화막(7)하에 형성된다.
채널스톱층(8)은 필드산화막(7)의 밑영역에서 기판의 농도를 증가하는 수단에 의해 그 영역에서 형성되는 반전층을 방지함으로서 소자분리능력을 개량하기 위해 제공된다.
제14도는 예를들면 필드산화막(7)의 상부부분위에 늘어나는 전극층(6)을 표시한다.
지금 제l5a도-지15g도를 참조하여 제14도에 표시하는 반도체장치의 제조방법에 대하여 설명한다. 제15a도에 있어서는 밑에 놓인 산화막(l4), 질화막(9) 및 레지스트(10)는 p형실리콘기판(1)에 잇따라 형성된다. 개방의 규정형은 리소그래피 및 에칭법을 사용하여 레지스트(10)와 질화막(9)을 패터닝하므로서 형성된다.
지금 제15b도에 있어서는 보론(붕소)과 같은 p형불순물이온(12)이 마스크로서 질화막(9)과 패턴된 레지스트(10)를 사용하여 실리콘기판(1)의 표면에 주입된다.
제15c도에는 수천의 Å의 두께를 가지는 필드산화막(7)의 실리콘기판(1)의 증기산화에 의해 형성된다.
그때 보론이온(12)은 기판에 확산되고 그것에 의해 채널스톱층(8)을 형성한다.
제15d도에 있어서 질화막(9)과 밑에 놓인 산화막(14)이 제어된다.
수십의 Å의 두께를 가지는 게이트산화막(4)은 열산화를 실행하는 것에 의해 실리콘기판(1)의 표면에 재차 형성된다. CVD(Chemical Vapor Depasition)를 사용하여 수천의 Å의 두께를 가지는 폴리실리콘(3)은그곳의 표면에 형성되고 그리고 그의 표면에 산화막(18)이 형성된다.
제15e도에 있어서는 산화막(18)의 표면에 레지스트(10)를 적용함으로서 거기에서 패터닝이 실행되고 그리고 산화막(l8)과 폴리실리콘층(3)은 마스크로서 패턴된 레지스트(10)를 사용하여 규정형으로 패턴되고 그곳에 의해 게이트전극(3) 또는 전극층(6)을 형성한다.
지금 제15f도에 있어서는 n형 불순물이온(19)의 제1량이 마스크로서 게이트전극(3)을 사용하여 실리콘기판(1)에 주입되어 저농도의 n-불순물영역(5b)이 형성된다.
제15g도에 있어서는 측벽산화막(17)이 게이트전극(3)의 측벽상에 형성되고 그리고나서 높은 농도의 n+불순물영역(5a)이 마스크와 같이 측벽산화막(17)을 사용하여 실리콘기판(1)의 표면에 n형불순물이온(20)의 제2량을 주입하는 것에 의해 형성된다.
제14도에 표시하는 반도체장치는 상기 과정에 의해 제조된다.
그러나 상기와 같이 종래의 소자분리구조에 다음과 같은 문제가 존재한다.
소위 버드비크(bird's beak)가 종래의 LOCOS법에 의해 형성되는 필드산화막(7)의 대향단부에 형성된다.
환언하면 제14도의 버드비크영역의 형성은 소자분리영역(L1)의 폭을 증가하고 소자형성영역(L2)의 영역을 축소하고 그것에 의해 소자구조의 고밀도집적을 방지한다.
관련된 다른 문제는 접합영역은 필드산화막(7)하에 형성되는 고농도의 채널스톱층(8)이 MOS트랜지스터(2)의 고농도의 n+불순물영역(5a)과의 직접접촉으로 형성되는 것이고 따라서 고레벨에서 영역의 접합내압을 유지하는 것이 곤란했다.
따라서 pn접합에서 역전바이어스시간에 고저항을 사용하는 필드시일드법을 사용하는 반도체집적회로의 소자분리구조의 다른 예에 관해 설명한다.
제16도는 종래의 필드시일드법에 따라 생성되는 MOS트랜지스터의 분리구조의 단면도이다.
도면에 있어서 서로 인접하는 2개의 MOS트랜지스터(2,2) 필드시일드분리(10)에 의해 절연되어 분리된다.
MOS트랜지스터(2)는 그곳사이에 게이트절연막(3)으로 p형실리콘기판(1)의 표면에 형성되는 게이트전극(4)과 그곳 사이에 소정공간을 가지는 p형실리콘기판의 표면에 형성하는 한쌍의 소스/드레인영역(5,5)을포함한다. 게이트전극(4)의 상부표면과 측표면은 각각 상부절연층(6a)과 측면절연층(6b)으로 덮인다.
필드시일드분리(10)는 그곳사이에 시일드게이트절연층(11)을 가지는 인접 MOS트랜지스더(2,2)의 각 소스/드레인영역(5,5)사이에 p형실리콘기판(1)의 표면영역상에 형성되는 필드시일드전극층(12)을 포함한다.
필드시연드전극층(12)은 MOS트랜지스터(2)가 형성하는 영역주위에 형성된다. 필드시일드게이트전극(12)의 상부표면과 측면은 각각 상부절연층(13a)과 측면절연층(13b)에 의해 덮인다.
다음은 필드시일드분리(10)의 동작에 관해 설명한다.
제17도는 종래의 필드시일드분리의 동작을 표시하는 도면이다.
필드시일드분리(10)는 서로가 인접하게 위치하는 MOS트랜지스터의 n+소스/드레인(5,5)의 트랜지스터 구조와 시일드게이트절연층(11)과 그리고 필드시일드전극층(12)을 포함한다.
부(음)전압이 트랜지스터가 역으로 바이어스되도록 필드시일드게이트전극(12)에 인가되고 그리고 홈(hole)이 시일드게이트절연층(11)밑에 유도되어 그것에 의해 p+영역(16)을 형성하기 위해 p형에서 p+형으로 2개의 n+소스/드레인영역(5,5) 사이에 p형실리콘기판(1)의 표면영역의 형을 변경한다.
따라서 n+p+n+구조는 인접 MOS트랜지스터사이에 형성되고 그것에 의해 2개의 MOS트랜지스터사이에 절연과 분리를 실행한다.
상기 필드시일드분리구조에 있어서 분리영역에 수천의 A의 두께를 가지는 실리콘산화막이 형성되고 그리고 전장치는 기판의 표면상에 n형 반전층의 발생이 분리부분을 한계전압을 증가하는 것에 의해 방지되는 소위 LOCOS(Local Oxidation of Silicon)법과 비교될 때 유리하계 평평하게 된다.
다음은 제16도에 표시하는 필드시일드분리를 가지는 반도체장치의 제조방법을 설명한다.
제18a도-제18e도는 제16도에 표시하는 반도체장치의 제조과정을 표시하는 단면도이다.
제18a도에 표시하는 것과 같이 p형 반도체기판의 표면은 열로 산화되고 그것에 의해 수십의 Å의 두께를 가지는 실리콘산화막(22)을 형성한다.
더욱 수천의 Å의 두께를 가지는 폴리실리콘층(23)과 수천의 Å의 두께를 가지는 산화막(24)은 CVD방법에 의해 실리콘산화막(22)의 표면상에 연속적으로 용착된필드산화막이다.
레지스트(21)는 산화막(24)의 표면에 적용되고 그리고 소정의 형에 패터닝이 리소그래피법 또는 에칭법을 사용하여 거기에서 실행된다.
계속하여 제18b도에 표시하는 것과 같이 마스크로서 패턴된 레지스트(21)를 사용하여 산화막(24), 폴리실리콘층(23) 및 열산화막(22)은 연속으로 게이트절연막(3), 게이트전극(4), 시일드게이트절연층(11)과 같인 MOS트랜지스터의 상부절연층(6a), 필드시일드전극층(12) 및 필드시일드분리구조의 상부절연층(13a)을 형성하기 위해 패턴된다.
더욱 제18c도에 표시하는 것과 같이 수천의 Å의 두께를 가지는 고온에서 산화되는 산화막(29)은 레지스트(21)가 제거된 후 p형실리콘기판(1)의 표면에 퇴적된다.
제18d도에 표시하는 것과 같이 고온산화막(29)은 제거되기 위해 이방성과 선택적으로 에지되고 그리고나서 측벽절연층(6b,l3b)이 필드시일드전극층(13)과 게이트전극(4)의 측벽상에 각각 형성된다.
계속하여 제18e도에 표시하는 것과 같이 인산이온(30)이 상부절연층(6a,13a)과 측벽절연층(6b,13b)에 의해 각각 덮이는 필드시일드전극층(12)과 게이트전극(4)을 마스크로서 사용하여 p형실리콘기판의 표면에 주입되고 그것에 의해 n+소스/드레인영역(5,5)을 형성한다.
필드시일드분리구조를 포함하는 반도체장치는 상기 공정(과정)에 따라 제조된다.
제17도에 있어 종래의 필드시일드분리구조에 n+p+접합이 분리영역과 MOS트랜지스더의 솟/드레인영역(5)사이에 형성된다.
이와같은 고농도의 pn접합영역에 있어서는 공빈층이 억제되기 때문에 접합내압이 낮게 된다.
본 발명에 관련되는 종래의 기술로서 예를들면 필드시일드분리구조의 한계치전압을 높이기 위해 인접하는 MOS트랜지스터의 게이트절연막보다도 두꺼운 시일드게이트절연막을 가지는 시일드전극을 배설한 필드시일드 분리구조가 특개소 62-244163호공보, 또는 경사회전이온주입법에 의한 LDD구조의 제조방법이 특개소 61-258475호 공법에 공개되었다.
본 발명의 한 목적은 반도체장치의 소자분리구조를 소형화하는 것이다.
본 발명의 다른 목적은 축소된 버드비크영역의 필드산화막을 형성하는 것이다.
본 반명의 타의 목적은 필드산화막단부에서 접합내압을 개량하는 것이다.
본 발명의 더욱 타의 목적은 필드시일드분리구조의 단부에서 접합내압을 개량하는 것이다.
본 발명의 또다른 목적은 그의 단부에 개량된 내압을 가지는 필드산화막을 사용하는 소자분리구조의 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은 그의 단부에 개량된 접합내압을 가지는 필드시일드분리구조의 제조방법을 제공하는 것이다.
본 발명의 제1의 양상에 있어 반도체장치는 반도체소자가 형성되는 주표면상에 소자형성영역과 이 소자형성영역을 에워싸는 소자분리영역을 가지는 제1도전형의 반도체기판과 그곳아이에 게이트절연층의 소자형성영역에 위치하는 반도체기판의 표면상에 형성되는 게이트전극과 게이트전극의 대향측면에 반도체기판에서 서로 떨어진 소정의 거리를 가지고 형성되는 제2도전형의 한쌍의 고농도의 불순물영역과 제2도전형 고농도불순물영역에 인접하여 정렬되고 게이트전극하에 즉시 반도체기판영역에 형성되는 제2도전형의 한쌍의 저농도의 불순물영역과 소자분리영역에 위치하는 반도체기판부분의 표면상에 형성되는 소자분리절연막과 반도체기판에서 소자분리절연막의 저부에 인접하게 형성되는 제1도전형의 채널스톱영역, 그리고 제2도전형의 고농도불순물영역과 채널스톱영역사이에 인접하게 형성되는 제1도전형의 저농도불순물영역을 포함하고있다.
MOS트랜지스터의 제1도전형의 고농도채널스톱영역과 제2도전형의 고농도불순물영역사이에 제1도전형의 저농도불순물의 형성은 영역에서 형성되는 pn접합의 농도분포를 완화하고 공빈층의 형성영역을 늘어나게 하는 것에 의해 접합내압을 증가하게 한다.
본 발명의 제2의 양상에 있어 제1도전형의 반도체기판의 주표면상에 소자절연막에 의해 에워싸이는 영역에 LDD구조의 MOS트랜지스터를 포함하는 반도체장치의 제조방법은 다음 제조스텝을 포함한다.
산화레지스트막과 레지스트는 반도체기판의 주표면상에 형성되고 그리고나서 소정형으로의 패터닝이 거기에서 실행된다.
제1도전형의 불순물은 마스크로서 산화레지스트막과 패턴된 레지스트를 사용하여 이온주입에 의해 반도체기판에 도입된다.
소자분리막은 그부분에 적용되는 열산화처리에 기인하여 산화레지스트막으로 덮히지 않은 반도체기판의 표면상에 형성되고 동시에 저부의 선에 제1도전형의 채널스톱층이 형성된다.
더욱 게이트절연막과 게이트전극은 반도체기판의 표면영역이 노출되는 소자분리막에 의해 에워싸이는 소자형성영역에 위치한 후 소자형성영역의 반도체기판부분의 표면상에 형성된다.
제2도전형의 불순물은 마스크로서 게이트전극을 사용하여 반도체기판의 주표면에 비교적 경사방향으로 이온주입에 의해 도입되고 비교적 저농도의 제1불순물영역은 게이트 전극의 주단면부근의 반도체기판에 형성되고 채널정부층에 인접한 제1도전형의 저밀도불순물영역은 소자분리막의 단면부근의 반도체기판에 형성된다.
절연층이 적어도 게이트전극의 측벽에 형성된 후 제 2 도전형의 불순물을 마스크로서 거기에 형성되는 측별절연층을 가지는 게이트전극을 사용하여 반도체기판의 주표면에 비교적 대략 수직으로 이온주입에 의해 주입되고 그것에 의해 제1도전형의 저농도불순물영역과 저농도의 제1불순물영역과 접촉하여 비교적 고농도를 가지는 제2불순물영역을 형성한다.
제1도전형의 상기 저농도불순물영역은 MOS트랜지스터의 LDD구조의 저농도불순물영역을 형성하고 따라서 이온주입 공정을 사용하여 형성될 수가 있다.
이리하여 추가의 제조공정은 필요하지 않다,
본 발명의 제3의 양상에 있어서 소자분리산화막이 제조공정은 다음의 스텝을 포함한다.
산화레지스트막과 마스크층은 반도체기판의 주표면상에 형성되고 그리고 소자사이에 분리영역이 되는 영역에 위치하는 마스크층과 산화레지스트막부분은 소정형의 열림을 형성하기 위해 선택적으로 제거된다.
이온주입은 이온주입의 마스크로서 마스크층을 사용하여 반도체기판을 회전하는 것에 의해 열림에서 반도체기판의 주표면에 비교적 경사방향으로 도전되고 이것에 의해 반도체기판의 열림의 중앙에 비결정영역을 형성한다.
더욱 열산화처리로 필드산화막막이 산화레지스트막의 열림에서 반도체기판의 주표면에 형성된다.
이 방법에서 마스크층의 열리는 영역에 위치하는 기판표면의 중앙영역만이 경사이온중합법을 사용하여 비결정상태로 변화된다.
비결정상태에서 실리콘층의 열산화로 더 두꺼운 산화막이 다른 방법으로 생성된 폴리실리콘영역과 비교되는 강화된 산화에 의해 짧은 시간에 형성된다.
이리하여 소정의 막두께를 가지는 필드산화막은 버드비크가 기판방향으로 늘어나기전에 형성된다.
이리하여 축소되는 그의 버드비크영역을 가지는 소형소자 분리산학막이 제조될 수 있다.
본 발명의 제4의 양상에 있어 반도체장치는 반도체조자가 형성되는 복수의 소자형성영역의부근을 에워싸는 소자형성영역의 각각을 절연과 분리하는 소자분리영역을 가지는 제1도전형의 반도체기판과 그 사이에 게이트절연층으로 소자형성영역에 소정방향으로 늘어나 형성되는 게이트전극과 반도체기판표면영역에 형성되는 비교적 고농도를 가지는 제2도전형의 제2불순물영역과 그의 한쪽은 제1불순물영역과 접촉하고 그리고 게이트전극과 소자분리영역에 에워싸이고 소자형성영역을 영역을 에워싸는 소자분리영역에 위치하는 반도체기판의 주표면에 형성되는 시일드게이트절연층과 그리고 시일드게이트 절연층의 표면상에 형성되는 필드시일드게이트 전극층을 포함한다.
반도체장치는 그 장치가 소자분리영역과 소자형성영역사이의 영역주위 반도체기판의 표면영역상에 형성되는 것에 특징이 있고 그리고 제2불순물영역보다 낮은 저농도를 가지는 제2도전형의 제3불순물영역은 게이트절연층의 그것보다 더큰 시일드게이트절연층의 두께를 만들어 형성된다.
반도체장치에 있어서 시일드게이트절연층은 필드시일드전극층하 기판영역에 축소되는 불순물영역의 농도를 축소하여 비교적 두껍게 형성되고 동시에 고농도의 제2불순물영역의 원주에 비교적 저농도를 가지는 제2도전형 불순물영역을 형성한다.
이리하여 접합내얍은 제2도전형의 저농도불순물영역쪽을 향하여 분리영역의 근방의 접합부에 공빈층의 넓이를 늘리므로서 증가된다.
본 발명의 제5의 양상에 있어 반도체장치는 그 장치가 소자분리영역과 소자형성영역사이의 영역주위 반도체기판의 표면상에 형성되는 것이 특징이고 그리고 제1도전형의 제3불순물영역은 반도체기판의 그것보다 낮은 농도를 가지고 시일드게이트절연층은 게이트절연층과 같은 두께이다. 반도체장치에 있어 제조공정은 인접 MOS트랜지스터의 게이트 절연층의 그것과 같은 시일드게이트절연층의 두께를 만드는 것에 의해 확정되고 그리고 공반층의 폭은 기판의 그것과 같은 도전형과 기판의 그것보다 저농도를 가지기 위해 제2도전형의 고농도의 제2불순물영역의 원주에 형성되는 불순물영역을 허용함으로서 늘어난다.
본 발명의 제6의 양상에 있어 거기의 절연과 분리를 위해 트랜지스터를 에워싸는 필드시일드전극을 가지는 소자분리영역과 LDD구조를 가지는 MOS트랜지스터를 포함하는 반도체장치의 제조방법은 다음 스텝을 포함한다.
소정의 막두께를 가지는 시일드게이트절연층은 제1도전형의 반도체기판표면의 소자분리영역이 되는 위치에 선택적으로 형성되고 시일드게이트절연층의 그것보다 작은 두께를 가지는 게이트절연층은 반도체기판의 주표면상에 형성된다.
계속하여 폴리실리콘층과 제1절연층은 게이트절연층과 시일드 게이트절연층의 표면상에 각각 형성되고 그리고 시일드게이트전극층과 게이트전극을 형성하기 위해 거기에 패터닝이 실행된다.
비교적 저농도를 가지는 불순물영역은 마스크로서 필드시일드전극층과 게이트전극을 사용하여 경사회전이온주입법으로 반도체기판에서 제2도전형의 불순물이온을 주입하는 것에 의해 형성된다.
더욱 측벽절연층은 필드시일드전극층과 게이트전극의 측벽상에 형성된다.
이리하여 비교적 고농도를 가지는 불순물영역은 거이에 형성되는 측벽절연층으로 필드시일드전극층과 게이트 전극을 마스크로서 사용하여 반도체기판의 표면에 비교적 대략 수직방향으로 제2도전형의 불순물영역을 주입함으로서 반도체기판의 주표면에 형성된다.
반도체장치의 제조방법에 있어서 인접 MOS트랜지스터의 각 LDD구조의 저농도불순물영역을 형성하는스텝도 역시 분리영역의 근방에서 접합의 전례를 완화하는 저농도불순물영역을 형성하기 위해 사용된다.
경사회전이온주입방법의 작용이 게이트밑에 즉시 기판의 표면에 슬립하기 위해 MOS트랜지스터에 저농도불순물영역을 허용하고 동시에 필드완화를 위해 저농도불순물영역의 한부분이 필드시일드전극밑에 즉시 기판영역에 스립한다.
본 발명의 제7양상에 있어 반도체장치의 제조방법은 다음 스텝을 포함한다.
소정의 두께를 가지는 시일드게이트절연층은 제1도전형의 반도체기판표면의 소자분리영역이 되는 위치에 형성되고 그리고나서 시일드게이트절연층의 그것보다 작은 두께를 가지는 게이트절연층이 반도체기판의 주표면상에 형성된다.
폴리실리콘층과 제1절연층은 게이트절연층과 시일드게이트절연층의 표면상에 형성되고 그리고 패터닝이 시일드게이트전극층을 형성하기 위해 거기에서 실행된다. 계속하여 제1측벽절연층은 필드시일드전극층의 측벽상에 형성된다.
더욱 폴리실리콘층과 제2절연층은 시일드게이트절연층의 표면상에 형성되고 그리고 패터닝이 게이트절연층의 표면상에 게이트전극을 형성하기 위해 적용된다.
비교적 저농도를 가지는 불순물영역은 게이트전극과 제1측벽절연층이 형성되는 필드시일드전극층을 마스크로서 사용하여 경사회전이온주입법에 의해 반도체기판에 제2도전형의 불순물이온을 주입함으로서 형성된다. 그리고나서 제2측벽절연층이 필드시일드전극층과 게이트전극의 칙벽상에 형성된다.
비교적 고농도를 가지는 불순물영역은 제2측벽절연층이 형성되는 필드시일드전극층과 게이트전극을 마스크로서 사용하는 반도체기판의 주표면에 비교적 대략 수직방향으로 제2도전형의 불순물이온을 주입하는 것에 의해 반도체기판의 주표면상에 형성된다.
제조방법에 있어 인접 MOS트랜지스터의 각 LDD구조의 저농도불순물영역을 형성하는 경사회전이온주입법의 적용은 LDD구조의 저농도불순물영역의 일부를 게이트전극하에 즉시 얻도록 허용하고 동시에 필드분리영역에서 필드완화를 위한 저농도불순물영역이 필드시일드전극층에서 떨어지는 거리에서 형성되고 이곳에 의해 오프세트구조를 형성한다.
본 발명의 제9의 양상에 있어서 반도체장치의 제조방법은 다음 스텝을 포함한다.
제1절연층과 폴리실리콘층, 그리고 제2절연층은 제1도전형의 반도체기판의 주표면상에 형성되고 그리고 층들은 소정형으로 패터닝하고 MOS트랜지스터의 필드시일드전극층과 게이트전극이 형성된다.
계속하여 반도체기판의 그것보다 낮은 저농도를 가지는 제1도전형의 불순물영역이 게이트전극과 필드시일드 전극층을 마스크로서 사용하여 경사회전이온주입법에 의해 반도체기판의 주표면에 제2도전형의 불순물영역을 주입함으로서 반도체기판의 주표면상에 형성된다.
소정의 두께를 가지는 마스크층은 적어도 필드시일드 전극층의 측벽부에 형성되고 그리고 비교적 저농도를 가지는 제2도전형의 불순물영역은 게이트전극과 필드시일드전극층을 마스크로서 사용하여 경사회전이온주입법에 의해 제2도전형의 불순물이온을 주입함으로서 반도체기판의 주표면상에 형성된다.
마스크층이 제거된 후 측벽절연층은 게이트전극과 필드시일드전극층의 측벽상에 형성한다.
비교적 고농도를 가지는 불순물영역은 측벽절연층이 형성되는 필드시일드전극층과 게이트전극을 마스크로서 사용하여 반도체기판의 주표면에 비교적 대략 수직방향으로 제2도전형의 불순물이온을 주입함으로서 반도체기판의 표면내에 형성된다.
반도체장치의 제조방법에 있어서 인접 MOS트랜지스터의 게이트절연층과 필드시일드분리구조의 시일드게이트절연층이 동일한 동정에 따라 서로 같은 두께를 가지게 제조된다.
분리 영역의 근방에 필드완화를 위한 저농도불순물영역은 경사회전이온주입방법에 의해 기판의 그것에 대향하는 도전형의 카운터도핑불순물이온에 의해 형성되고 그것에 의해 기판의 그것보다 더 낮은 저농도를 가지는 불순물영역을 형성한다.
필드완화를 위한 불순물영역의 농도는 이 카운터도핑적용에 의해 최적치에 세트된다.
[실시예]
제1도는 제1실시예에 따른 반도체장치의 구조를 표시하는 단면도이다.
제1도에 있어서 분리소자의 필드산화막(7)과 MOS트랜지스터(2)는 p형실리콘기판(1)의 표면상에 표시된다.
MOS트랜지스터(2)는 한쌍의 n+불순불영역으로 형성되는 소스/드레인영역(5,,5)과 그리고 그 소스/드레인영역(5,5)사이에 위치하고 그리고 그곳사이에 게이트절연막으로 실리콘기판(1)의 표면상에 형성되는 게이트전극(3)을 가진다. 필드산화막(7)은 인접하지 MOS토랜지스터(2,2)사이에 형성된다.
필드산화막(7)은 제6도에 표시하는 종래의 필드산화막(7)보다 더 큰 막의 두께와 더 짧은 버드비크영역(1)을 가진다.
두께(t)가 종래의 필드산화막(7)의 그것과 같게 시트될때 필드산화막(7)의 폭(L1)은 종래의 것보다 작게 형성될 수 있다.
전극층(6)은 필드산화막(7)의 정상에 위치되고 기판과 같은 도전형과 기판의 그것보다 더 높은 고농도의 p+불순물명역으로 형성되는 채널스톱층(8)은 필드산화막(7)하에 형성된다.
다음은 제2a도-제2c도와 함께 제1도에 표시하는 필드산화막의 제조방법에 대해 설명한다.
제2a도에 있어 300Å-500Å의 막두께를 가지는 기초로 되어 있는 산화막(14)과 약 500Å-1000Å의 막두께를 가지는 질화막(9)을 계속적으로 형성된다.
레지스트는 약 5000μm-10000μm의 두께로 질화막(9)의 표면에 적용된다.
리소그래피방법 또는 에칭방법의 패터닝이 레지스트(10)를 소정형으로 패턴하기 위해 적용되고 그리고 화막(9)은 마스크로서 패턴된 레지스트(10)를 사용하여 선택적으로 에지된다.
이리하여 여림(11)이 형성된다. 열림의 폭은 필드산화막(7)의 분리폭을 한정한다.
제2b도에 있어 보론(B)이온(12)이 마스크로서 레지스트패턴(10)을 사용하여 경사회전이온주입방법에 의해 실리콘기판(1)의 표면에 주입된다.
환언하면 보론이온(12)은 실리콘기판(1)을 회전하는 동안 실리콘기판(1)의 주표면에 비교적 경사방향으로 주입된다. 고농도불순물영역(13a)은 실리콘기판(1)의 노출표면상에 레지스트(10)의 열림(11)의 중앙에 형성되고 저농도불순물주입영역(13B)은 그곳의 원주에 형성된다.
보론이온(12)을 주입하는 공정에 기인하여 고농도불순물주입영역(13a)에서 실리콘기판(1)이 비결정영역을 형성하기 위해 비결정상태를 달성한다.
한편 저농도불순물주입영역(13b)에서는 비결정상태의 레벨은 낮고 그리고 보론이온의 농도도 역시 낮다. 비결정영역은 보론이온(12)이 주입될 때 2×1O16cm-2의 선량으로 형성될 수 있다.
보론이온주입은 한번에 2개기능을 이행한다.
하나는 불순물(보론)을 주입하므로서 채널스톱층을 형성하는 것이고 다른 것은 실리콘기판(1)의 열림의 중심부근에 비결정영역을 형성하는 것이다.
제2c도에 표시하는 것과 같이 레지스트(10)가 제거된 후 증기산화가 약 30분간 800Å의 온도로 거기에서 실행되고 그리고나서 필드산화막(7)은 질화막(9)에 형성되는 열림에서 실리콘기판의 노출표면상에 형성된다.
실리콘은 폴리실리콘영역에서보다 비결정영역에서 더높은 산화율을 갖는 것이 알려져 있다.
그러므로 이 산화율은 상기 영역을 에워싸는 불순물주입영역(3b)에서 보다 보론이온주입의 비결정상태를 얻은 실리콘기판(1)의 비결정영역(13a)에서는 더 높다.
그러므로 소정의 산화막두께를 얻는데에 소요되는 시간은 종래의 경우와 비교하여 짧게 된다.
따라서 실리콘기판(1)의 평면을 따라 전계되는 버드비크의 형성에 소요되는 시간을 종래의 경우와 비교하여 제한된다.
보론이온의 산화처리에 기인하여 기판에 확산되어도 그 보론의 확산영역은 거기의 에워싸는 부분의 저농도동안, 보론이온이 열림이 중앙의 고농도에 주입되기 때문에 종래와 비교하여 작다.
그러므로 보론의 확산에 의해 형성되는 채널스톱층(8)은 필드산화막(7)하에 형성되고 그것에 의해 소자형성영역으로 누설하는 보론의 량을 제한한다.
제2b도에 표시하는 이온주입의 공정에서 같은 효과가 이온주입의 다음 공정을 사용하는 것에 의해 제공될 수 있다.
즉 실리콘기판의 표면을 비결정상태로 변화하기 위해 실리콘(Si)이온, 아르곤(Ar)이온 및 산소(02)이온을 주입하므로서 비결정영역을 형성한 후 채널상부층과 같은 p형불순물, 예를들면 보론이온이 주입된다.
기판이 n형실리콘기판인 경우, n형 불순물, 예를들면 인(p) 또는 비소(As)가 경사이온주입에 의해 비결정영역을 형성하기 위해 사용된다.
실리콘기판을 이러한 불순물이온에 의해 비결정상태로 변화하는데 필요한 선량은 예를들면 실리콘의 경우에는 6×1014cm-2/이고 인의 경우에는 1×1015cm-2이고 그리고 비소의 경우에는 3×1014cm-2이다.
제3도 및 제4도에 있어서 실시예는 저농도 p-불순물영역(15)은 LDD구조를 하는 MOS트랜지스터의 고농도채널스톱층(8)과 고농도 n+불순물영역(5a)사이에 형성된다.
n+불순물영역(5a)과의 결합에 역전하는 전압의 적용으로 p-불순물영역(15)은 종래와 다르게 접합영역에서 형성되는 공빈층의 범위를 증가(확대)하도록 기능한다.
그러므로 접합평면에 부과되는 전계를 완화되어 접합내압이 증가한다.
다음은 제4도에 표시하는 반도체장치의 제조방법에 대해 설명한다.
제5a도에 있어서 LOCOS법에 따라 형성되는 필드산화막(7)은 p형실리콘기판(1)의 표면상에 형성되고 채널스톱층(8) 그리고 게이트전극(3) 또는 전극층(6)이 소정형으로 패턴된다.
제5b도에 있어서 인이온(16)이 마스크로서 필드산화막(7)과 게이트전극(3)을 사용하여 경사회전주입에 의해 주입되고 그것에 의해 실리콘기판(1)의 표면상에 저농도 n-불순물영역(5b)을 형성한다.
n-불순물영역(5b)은 같은 부분이 MOS트랜지스터의 채널영역에 슬립되게 형성된다.
저농도(1016∼1018cm-3)p-불순물영역(15)은 필드산화막(7)의 측면상에 p+불순물영역으로 형성되는 채널스톱층(8)의 단부에 이온주입에 의해 형성된다.
더욱 제5c도 있어서 실리콘기판(1)의 전 표면상에 산화막을 퇴적한 후 그 산화막은 선택적으로 제거되게 비등방성으로 에지된다.
측벽산화막(17)은 상기 에칭공정에 기인하여 전극층(6)의 측멱과 게이트전극(3)의 측벽상에 각각 형성된다.
제5d도에 있어서 측변산화막(17)이 형성되는 필드산화물(7)과 게이트전극(3)을 마스크로서 사용하여 기판의 표면에 비교적 대략 수직방향으로 실리콘기판(1)의 표면에 비소이온(19)이 주입되고 그리고나서 활성화처리가 실행된다.
이리하여 고농도 n+불순물영역(5a)이 형성되고 소스/드레인영역의 LDD구조를 완성한다.
상기 공정에 기인하여 필드산화물(7)의 단부에 저농도 p-불순물영역(15)이 LDd MOS트랜지스터의 고농도 n+불순물영역(5a)과 채널스톱층(8)사이에 형성된다.
상기와 같이 p-불순물영역(15)은 이온주입공정을 이용하여 MOS트랜지스터의 저농도불순물영역(5b)의 형성으로 동시에 형성될 수 있다.
그러므로 추가적인 제조공정이 필요없게 된다.
상기 제 2 실시예에는 상기 제1실시예에 의해 필드산화물(7)을 제조하는 공정 다음에 적용될 수 있다.
이 경우에는 반도체장치는 필드산화물(7)을 가지고 그의 분리폭은 최소화될 수 있고 그리고 채널스톱층(8)과 소스/드레인영역사이의 접합내압이 MOS트랜지스터의 개량된 구조에서 증가된다.
상기 실시예에 있어 비록 보기가 게이트전극(3)의 측벽산화막(17)의 형성전에 경사회전이온주입이 적용되는 것에 설명되지만 이온주입공정은 측벽산화막(17)이 형성후에 실행된다.
동일하게 상기 실시예서는 예들은 p형실리콘기판(1)이 사용되는데서 설명되나 그러나 같은 방법이 n형실리콘기판(1)에 적용될 수 있다.
제6a도 및 제6b도는 제3실시예에 따라 반도체장치를 표시한다.
제6a도 및 제6b도에 있어 본 발명에 따른 필드시일드 분리구조(10)는 소로 인접한 MOS트랜지스터(2,2)사이에 형성된다.
필드시일드분리구조(10)는 p형실리콘기판(1)의 표면상에 약 400Å∼500Å의 두께를 가지는 시일드게이트절연막(산화막)(11)과 거기에 형성되는 약 3000Å의 두께를 가지는 폴리실리콘으로 형성되는 필드시일드게이트전극(12)을 포함한다.
필드시일드게이트전극(12)의 상부표면은 약 2000Å의 두께를 가지는 산화막으로 형성되는 상부절연충(13a)에 의해 덮여있고 그리고 시일드게이트절연막(11)과 필드시일드게이트전극(12)의 측벽은 산화막으로 역시 형성되는 약 3000Å의 두께를 가지는 각 측벽절연층(13b)로 덮여 있다.
더욱 저농도(=l018/cm3)n-불순물영역(14,14)은 인접트랜지스터(2,2)의 n+소스/드레인영역(5b,5b)의 원주단부에 형성된다.
필드완화를 위한 n-불순물영역(14,14)은 인접 MOS트랜지스터(2)의 저농도 n-소스/드레인영역(5a)의 그것과 같은 농도를 가진다.
다음은 필드시일드분리구조의 동작에 대해 설명한다.
제7도에 있어서, -2.5V, +3V 및 0V의 전압은 필드시일드전극층(12)과 동시에 p형실리콘기판(1)과 하나의 MOS트랜지스터의 소스/드레인(5b)과 그리고 다른 MOS 트랜지스터의 소스/드레인영역(5b)에 각각 인가된다.
상기 상태에 있어서 p+불순물영역(16)(농도=10l8cm3)은 필드시일드게이트전극층(112)하에 즉시 기판표면에 흡수된다.
공빈층(15)은 p형실리콘기판(1), 그리고 소스/드레인영역(5b)과 n-불순물영역(14) 사이의 접합부분에서 형성된다.
공빈층(15)은 n-불순물영역(14,14)의 부근에서 특히 넓은 폭으로 형성된다.
따라서 분리영역에 위치하는 p+영역(16)과 인접 n+소스/드레인영역(5b,5b)사이에 넓게 공빈층(15)이 존재한다. 늘어난 공빈층(15)의 존재는 분리영역의 부근에서 n+p+ 접합부분의 전개를 완화하고 이것에 의해 접합내압을 개량한다.
다음은 제6a도에 표시하는 반도체장치의 제조방법에 대해 설명한다.
제8a도에 표시하는 것과 같이 질화막(20)은 p형실리콘기판(10)의 표면상에 형성된다.
더욱 레지스트(21)는 질화막(20)의 표면에 적용되고 그리고 나서 패터닝이 소자분리영역이 되는 영역에서만 열림을 형성하기 위해 실행된다.
제8b도에 표시하는 것과 같이 질화막(20)은 마스크로서 레지스트(21)을 사용하여 선택적으로 제거된다. 계속하여 그 레지스트(21)는 제거된다
열산화처리는 마스크로서 질화막(20)을 사용하여 p형실리콘기판(1)의 표면에 적용된다.
적용되는 열산화처리 때문에 소자분리영역이 되게 p형실리콘기판(1)의 표면상에 약 400Å∼500Å의 두께를 가진 시일드게이트절연층(11)이 형성된다.
더욱 제8c도에서 볼 수 있는 것과 같이 질화막(20)의 제거후 열산화처리가 p형실리콘기판의 표면에 적용되고 이것에 의해 대략 100Å의 두께를 가지는 열산화막(22)을 형성한다.
약 3000Å의 두께를 가지는 폴리실리콘층(23)과 약 2000Å의 두께를 가지는 산화막(24)은 CVD법에 의해 시일드게이트 절연층(11)에서 열산화막(22)이 표면상에 퇴적된다.
제8d도에서 볼 수 있는 것과 같이 레지스트(25)는 산화막(24)의 표면에 적용되고 그리고 그 표면은 소정형으로 패턴된다.
산화막(24)과 폴리실리콘층(23)은 게이트전극(4)과 MOS트랜지스터의 상부절연층(6a)과 필드시일드절연 구조의 상부절연막(13a)과 필드시일드게이트전극(12)을 형성하기 위해 마스크로서 패턴된 레지스트(25)를 사용하여 계속적으로 에지되고 패턴된다.
더욱 제8e도에서 설명하는 것과 같이 레지스트(25)의 제거후 인(p)이온(26)이 마스크로서 게이트전극(4)과 필드시일드게이트전극(12)등을 사용하여 경사회전이온주입에 의해 p형트랜지스터(1)의 표면에 주입된다.
이 경사회전이온주입법은 기판의 주표면을 포함하는 평면내에 기판회전과 선회를 하게하고 그리고 이온발사의 방향에 소정각으로 실리콘기판을 경사하는 동안 소정의 주입에너지로 불순물이온을 주입하는 방법이다.
이 경사회전이온주입법에 의해 약 1018/cm3의 n-불순물영역(14)이 p형실리콘기판의 표면상에 형성된다. n-불순물영역(14)의 일부는 게이트전극(4)과 필드시일드게이트전극(12)하에서 수립될 수 있다.
다음 공정에서는 n-불순물영역(14)이 필드시일드분리구조의 필드완화를 위해 n-불순물영역(14)과 MOS트랜지스터의 n-소스/드레인영역의 각각을 구성한다
더욱 제8f도에 표시하는 것과 같이 CVD법에 의해 p형실리콘기판의 표면상에 전적으로 산화막을 형성한후 선택적으로 산화막은 비등방성으로 에지되어 제거된다. 측벽절연층(6b)은 이 공정에 기인하여 게이트전극(4)의 측벽상에 형성되고 그리고 측벽절연층(3b)은 필드시일드게이트전극(12)의 측벽상에 형성된다.
제8g도에 표시하는 것과 같이 그후 인이온(26)이 측벽절연층(6b,13b)으로 덮이는 필드시일드게이트전극(12)과 게이트전극(4)을 마스크로서 사용하여 기판의 표면에 비교적 내략 수직방방향으로 p형실리콘기판(1)의 표면에 각각 주입된다.
약 1020/cm3의 불순물농도를 가지는 n+소스/드레인영역(5b,5b)은 이온주입공정에 기인하여 형성된다.
제6a도에 표시하는 반도체장치는 상기 공정에 의해 제조된다.
다음은 본 발명의 제4실시예에 대해 설명한다.
제9도에 있어서 제4실시예에 따른 필드시일드분리구조는 필드완화를 위한 n-불순물영역(14)이 필드시일드게이트전극(12)에 관한 구조오프세트를 가지는 것이 특징이다. 시이트게이트절연층(11)은 인접 MOS트랜지스터의 게이트 절연층(3)보다 더 두껍게 형성된다.
역시 제4실시예에 있어서 n-불순물영역(14)은 접합의 부근에 공빈층을 늘어나게 도와주고 이것에 의해 결과로서 접합내압을 증가한다.
다음은 제4실시예에서 반도체장치의 제조방법에 대해 설명한다.
제10a도∼제10c도에 표시하는 스텝은 제8a도∼제8c도에 표시한 스텝과 동일하므로 그의 설명은 생략한다.
제l0d도에 표시하는 것과 같이 산화막(24)은 표면상에 레지스트(25)에 의해 공급되고 소정형으로 패턴된다.
산화막(24)과 폴리실리콘층(23)은 마스크로서 레지스트(25)를 사용하여 소정의 형으로 패턴되고 그리고 필드시일게이트전극(12)과 절연층(13a)은 그곳위에 형성된다.
제10e도에 표시하는 것과 같이 레지스트(25)의 제거후 산화막은 기판상에 전적으로 퇴적되고 그리고 산화막은 비등방성에칭에 의해 선택적으로 제거된다.
측벽절연층(13b)은 공정에 의해 필드시일드게이트전극(12)의 측벽상에 형성된다.
계속적인 제10c도∼제10d도에 표시하는 스텝은 재차 MOS트랜지스터의 그곳위에 게이트전극(4)파 절연층(6A)을 형성하기 위해 형성된다.
저농도 n-불순물영역(14)은 경사회전이온주입법, 예를들면 100∼200KeV의 주입에너지와 선량 1×1013/cm2의 인이온(26)을 주입함으로서 실행된다.
제10f도에 표시하는 것과 같이 산화막이 기판의 전표면상에 퇴적된 후 산화막은 비등방성에칭법을 사용하여 선택적으로 제거된다.
제2측벽산화막(13C)은 더욱 이 에정공정에 의해 필드시일드게이트전극(12)의 측벽상에 위치하는 측벽산화막(13b)의 측벽상에 형성되고 그리고 측벽절연층(6b)은 게이트전극(4)의 측벽상에 형성된다.
계속적으로 제10g도에 표시하는 것과 같이 마스크로서 측벽절연층(6b)으로 덮이는 게이트전극(4)과 제1과 제 2측벽산화막(13b,13c)으로 덮이는 필드시일드게이트전극(12)을 사용하여 예를들면 비소(As)이온(27)이 7000keV의 주입에너지와 약 1×1016/cm2의 선량으로 기판의 표면에 비교적 대략 수직방향으로 p형실리콘기판의 표면에 주입된다.
이리하여 MOS트랜지스더의 소스/드레인영역을 구성하는 고농도 n+소스/드레인영역(5b)이 형성된다.
고농도 n+소스/드레인영역(5b)의 채널측면에 접속되는 n-불순물영역은 LDD구조를 가지는 저농도불순물영역(5a)이 되고 그리고 n+소스/드레인영역(5b)의 분리영역으로 그 영역의 측면에 접속되는 저농도불순물영역은 필드완화를 위해 n-불순물영역(14)으로 된다.
제4도에 표시하는 반도체장치는 상기 공정에 의해 제조된다.
다음은 본 발명의 제5실시예에 대해 설명한다.
제11도에 있어서 제3실시예에는 필드완화를 위해 n-불순물영역(14)이 제1실시예와 같지 않게 필드시일드게이트전극(12)에 의해 완전히 덮이는 위치에 형성되는 것이 특징이다.
역시 이 경우에도 저농도 n-불순물영역(14)의 존재가 분리영역의 부근에 접합영역의 공빈층의 확장을 허용하고 이것에 의해 결과로서 접합내압을 증가한다.
본 발명의 제6실시예가 설명된다.
제12a도에 있어서 제6실시예에 따른 필드시일드분리구조(10)에 있어서 기판의 그것보다 낮은 농도를 가지는 p-불순물영역(14)은 필드시일드게이트전극(12)과 인접 MOS트랜지스터의 고농도 n+소스/드레인영역(5b)사이의 영역을 띨 p형실리콘기판(1)의 표면상에 형성된다.
필드시일드분리구조(10)의 시일드게이트절연층(11)은 인접 MOS트랜지스터(2)의 게이트절연층(3)의 그것과 같이 예를들면 약 100Å∼200Å의 같은 두께를 가진다.
그러한 구조에 의해 제공되는 기능과 효과는 제12b도에 표시한 동작도와 함께 설명된다.
제6실시예의 필드시일드분리구조(10)에서는 시일드게이트절연층(11)은 제1실시예의 그것보다 더 작은 두께를 가지고 따라서 필드시일드게이트의 부근에서 p--불순물영역(14)이 p--불순물영역(14)이 완전히 공빈이 되게 제1실시예의 그것에 비해 저농도층으로 형성되어 그것에 의해 접합내압을 증가하기 위해 공빈층의 폭을 확장한다.
다음은 제12a도에 표시하는 반도체장치의 제조공정에 대해 설명한다.
제13a도의 표시하는 것과 같이 게이트절연막(3)과 게이트전극(4), 상부절연층(6a)과 시일드게이트절연층(11), 필드시일드전극(12), 그리고 상부절연층(13a) 이 p형실리콘기판기판(1)의 표면상에 소정형으로 각각 형성된다.
공정이온 선향기술을 설명하는 제11a도∼제111b도에 표시하는 공정과 같고 따라서 설명은 생략한다.
이온의 주입, 예를들면 인이온(16)이 마스크로서 필드시일드게이트전극(12) 또는 패턴된 게이트전극(4)을 사용하여 경사회전이온주입법에 의해 기판의 표면에 적용된다.
저농도 p--불순물영역(14)이 p형실리콘기판(1)에 인이온(26)을 카운터 도핑하므로서 기판의 표면상에 형성된다.
p--불순물영역(14)은 그 영역의 일부가 필드시일드게이트전극(12)하에 스립될 수 있게 형성된다.
제13b도에 표시하는 것과 같이 기판의 표면에 레지스트의 적용후 패터닝이 필드시일드분리영역을 에워싸는 레지스트패턴(26)을 형성하기 위해 거기에 적용된다.
저농도 n-불순물영역(5a,5a)은 마스크로서 상부절연층(6a)과 게이트전극(4) 그리고 레지스트패턴(28)을 사용하여 경사회전 이온주입법에 따라 인이온(26)을 주입함으로서 기판의 표면상에 형성된다.
제13c도에 표시하는 것과 같이 레지스트(28,21)가 제거된 후 고온산화막이 기판의 전표면상에 두껍게 퇴적되고 그리고 비등방성에칭이 각각 필드시일드게이트전극(12)과 게이트전극(4)의 측벽상에 측벽절연층(6b,13b)을 형성하기 위해 실행된다
제13d도동�표시하는 것과 같이 고농도 n+ 소스/드레인영역(5b,5b)은 각각 측벽절연층(6b,13b)으로 덮이는 필드시일드게이트전극(12)과 게이트전극(4)을 마스크로서 사용하여 기판의 표면에 비교적 대략 수직방향으로 예를들면 비소이온(27)을 주입하므로서 형성된다.
이리하여 제7a도에 표시하는 반도체장치는 제조된다.
상기와 같이 본 발명에 있어서 저농노불순물영역은 필드시일드게이트전극(12)의 변을 따라 그리고 인접 MOS트랜지스터의 고농도불순물영역과 접촉하여 형성되고 그리고 필드분리영역에서 소스/드레인영역의 접합내압은 서로 저농도 불순물영역의 농도와 시일드게이트절연막의 두께 사이의 관계를 조절함으로써 개량된다.
시일드게이트절연층(1l)의 두께가 비교적 작게 세트될때 영역의 공빈층은 기판의 농도에 비하여 저농도불순물영역의 농도를 감소하므로서 그의 범위를 증가되고 이에 반하여 시일드게이트절연층(11)의 두께가 크게 세트될때 공빈층의 범위는 각각 저농도영역의 농도를 증가함으로서 조절된다.
분리특성은 필드시일드분리영역에서 형성되는 접합의 접햅내압을 개량함으로서 향상된다.
상기 실시예가 p형실리콘기판이 사용되는 경우를 참조하여 설명되었어도 이것도 결코 제한이 아니고 같은 효과가 예를들면 n형실리콘기판이 사용되는 경우에 불순물의 도전형을 역으로 함으로서 얻게 될 수 있는 것을 주의해야 한다.
이리하여 저농도불순물층이 트랜지스터의 소스/드레인영역과 소자분리산화막하에 형성되는 채널스톱층사이에 형성되고 그것에 의해 그곳사이의 접합내압을 개량한다.
저농도불순물영역은 경사회전이온주입공정을 사용하므로서 트랜지스터의 LDD구조를 구성하는 저농도불순물영역에 의해 동시에 형성되고 따라서 추가적인 제조공정은 필요하지 않는다.
본 발명에 있어서 분리산화막은 소자분리영역이 되는 기판표면의 중앙부분이 경사회전이온주입법에 의해 비결정 상태로 만들어진 후에만 열산화처리에 의해 형성되고 따라서 비결정상태에 기인하는 향상된 산화는 분리산화막을 형성하는데 소요되는 시간을 단축하게 하고 소형구조를 가지는 소자분리막이 버드비크의 형성을 억압하는 것에 의해 제조될 수 있다.
상기와 같이 필드시일드분리구조를 가지는 반도체장치에 있어서 저농도불순물영역, 예를들면 소스/드레인영역과 같은 도전형을 가지는 저농도불순물영역인 인접 MOS트랜지스터의 소스/드레인영역과 접합영역의 인근에 형성되고 그리고 우수한 분리특성의 필드시일드분리구조를 가지는 반도체 장치는 충족될 수 있고 그리고 접합영역에서의 접합내압은 저농도불순물영역의 농도에 따라 시일드게이트절연층의 두께를 조정함으로서 개량된다.
본 발명에 따른 반도체장치의 제조방법에 있어 분리영역에서의 우수한 접합내압을 가지는 반도체장치는 경사희전주입법으로 인접 MOS트랜지스터의 LDD구조를 구성하는 저농도불순물영역을 형성하는 공정이 필드시일드분리영역의 인근에 저농도불순물영역을 형성하기 위해 유리하게 사용되기 때문에 추가적인 제조공정없이 제조된다.
본 반명에 따른 반도체장치를 제조하는 방법에 있어 접합내압이 개량되는 필드시일드구조를 가지는 반도체 장치의 제조방법은 필드시일드게이트전극층에 비교적 영역오프세트로 저농도불순물영역을 형성하기 위해 필드시일드게이트절연층의 측벽에 이중측벽절연층을 형성하는 것에 의해 얻게 된다.
본 발명에 따른 반도체장치의 제조방법에 있어 상기 설명한 것과 같은 접합내압에서 우수한 분리구조를 가지는 반도체장치는 저농도불순물영역이 경사회전이온주입법에 의해 기판에 카운터 도핑을 실행하는 것에 의해 형성되기 때문에 얻게 된다.

Claims (16)

  1. 반도체소자가 형성되는 소자형성영역과 그 소자형성영역을 에워싸는 소자분리영역을 주표면상에 가지는 제1도전형의 반도체기판과 그곳사이에 게이트절연층으로 상기 반도체기판의 표면상에 위치하는 상기 소자형성영역에 형성되는 게이트전극과 상기 게이트전극의 측벽을 덮은 측벽산화막과 상기 게이트전극의 양측면상에 상기 반도체기판의 소정거리에 서로 떨어져 형성되는 제2도전형의 한쌍의 고농도불순물영역과 제2도전형의 상기 고농도불순물영역과 선으로 조정되고 그리고 상기 게이트전극하에 상기 반도체기판영역에 형성되는 제2도전형의 한쌍의 저농도불순물영역과 상기 반도체기판의 표면상에 위치하는 상기 소자분리영역에 형성되는 소자분리절연막과 상기 소자분리절연막의 저표면과 접촉하고 그리고 상기 반도체장치의 기판에 형성되는 제1도전형의 채널스톱영역과 그리고 제2도전형의 상기 고농도불순물영역과 상기 채널 스톱영역사이에 접촉하여 형성되는 제1도전형의 저농도불순물영역을 포함하는 반도체장치의 소자분리구조.
  2. 반도체소자가 형성되는 복수의 소자형성영역과 상기 소자형성영역의 각각을 절연하고 분리하는 상기 소자형성영역의 원주를 에워싸는 소자분리영역을 가지는 제1도전형의 반도체기판과 그곳사이에 게이트절연층의 영역을 형성하고 소정의 방향으로 늘어나는 상기 소자에 형성되는 게이트전극과 상기 게이트전극의 측벽을 따라 상기 반도체기판상에 형성되는 비교적 저농도를 가지는 제2도전형의 제1불순불영역과 비교적 고농도를 가지는 제2도전형의 제2불순물영역과 그의 한쪽은 상기 제1불순물영역과 접촉하고 그리고 상기게이트전극과 상기 소자분리영역에 의해 에워싸이는 상기 반도체기판의 표면영역상에 형성되고 상기 소자분리영역과 상기 소자형성영역사이의 영역에 따라 상기 반도체기판의 표면영역상에 형성되고 그리고 상기 제2불순물영역의 그것보다 낮은 농도를 가지는 제2도전형의 제3불순물영역과 상기 소자형성영역을 에워싸는 상기 소자분리영역에 위치하는 상기 반도체기판의 주표면상에 형성되고 그리고 상기 게이트절연층의 그것보다 더 큰 두께를 가지는 시일드게이트절연층과 그리고 상기 시일드게이트절연층의 표면상에 형성되는 필드시일드게이트 전극층을 포함하는 반도체장치의 소자분리구조.
  3. 제2항에 있어서 필드시일드게이트전극의 측벽을 덮는 제1측벽절연층과 상기 제1측벽절연층의 표면을 덮는 제2측벽절연층을 더욱 포함하는 반도체장치의 소자분리구조
  4. 제2항에 있어서 상기 제3불순물영역은 상기 필드시일드전극층의 단부평면에서 떨어져 형성되는 반도체장치의 소자분리구조.
  5. 제2항에 있어서 적어도 상기 제3불순물영역의 부분은 상기 필드시일드전극층에 겹치는 반도체장치의 소자분리구조.
  6. 반도체소자가 형성되는 복수의 소자형성영역과 상기 소자형성영역의 각 절연과 분리하는 상기 소자형성영역의 원주를 에워싸는 소자분리영역을 가지는 제1도전형의 반도체기판과 그곳사이의 게이트절연층과 소정방향으로 늘어나는 상기 소자형성영역에 형성되는 게이트전극과 상기 게이트전극의 측벽을 따라 상기 반도체기판의 표면상에 형성되는 비교적 저농도를 가지는 제2도전형의 제2불순물영역과 그의 한쪽은 상기제1불순물영역과 접촉하고 그리고 상기 게이트 전극과 상기 소자분리영역에 의해 에워싸여지는 상기 반도체기판의 표면영역에 형성되고 상기 소자분리영역과 상기 소자형성영역사이의 영역을 따라 상기 반도체기판의 표면영역에 형성되고 그리고 상기 반도체기판의 그것보다 낮은 농도를 가지는 제1도전형의 제3불순물영역과 상기 소자형성영역을 에워싸는 상기 소자분리영역에 위치하는 상기 반도체기판의 주표면에 형성되고 상기 게이트절연층의 그것과 같은 두께를 가지는 시일드게이트절연층과 그리고 상기 시일드게이트절연층의 표면상에 형성되는 필드시일드전극층을 포함하는 반도체장치의 소자분리구조.
  7. 제6항에 있어서 상기 제3불순물영역은 적어도 부분적으로 상기 필드시일드전극층에 겹치는 반도체장치의 소자분리구조.
  8. 제1도전형의 반도체기판의 주표면상에 소자분리막에 의해 에워싸이는 영역에 LDD구조의 MOS트랜지스터를 포함하는 반도체장치의 제조방법은 상기 반도체기판의 주표면에 산화레지스트막과 레지스트를 형성하고 그리고 상기 산화레지스트막과 상기 레지스트를 소정형으로 패터닝하고 마스크로서 상기 패턴된 레지스트와 산화레지스트막을 사용하여 제1도전형의 불순물이온을 상기 반도체기판에 주입하고 거기의 저표면과 선으로 제1도전형의 채널스톱층을 형성하는 동안 동시에 열산화처리를 실행하는 것에 의해 상기 산화레지스트막으로 덮이지 않는 상기 반도체기판의 표면상에 소자분리막을 형성하고 상기 소자분리막에 의해 에워싸여지는 소자형성영역에 위치하는 상기 반도체기판의 표면영역을 노출한 후 상기 소자형성영역의 상기반도체기판의 표면상에 게이트절연막을 게이트전극을 형성하고 상기 게이트전극의 측단부평면의 부근에 상기 반도체기판에서의 비교적 저농도를 가지는 제1불순물영역과 상기 소자절연막의 단부평면의 부근에 상기 반도체기판의 상기 채널스톱층인접에 제1도전형의 저농도불순물영역을 형성하기 위해 마스크로서 상기 게이트전극을 사용하는 상기 반도체기판의 주표면에 비교적 경사방향으로 제2도전형의 불순물이온을 주입하고 적어도 상기 게이트잔극의 측벽상에 절연층을 형성하고 그리고 상기 측벽절연층이 제1도전형의 상기 저농도불순불영역과 상기 저농도 제1불순물영역과 접촉하는 비교적 고농도를 가지는 제2불순물영역을 형성하기 위해 형성되는 상기 게이트전극을 마스크로서 사용하는 상기 반도체기판의 주표면에 비교적 대략 수직방향으로 제2도전형의 불순물이온을 주입하는 스템을 포함하는 반도체장치의 제조방법.
  9. 분리소자의 영역이 되는 영역에 위치하는 상기 마스크층과 상기 산화레지스트막을 선택적으로 제거하는 것에 의해 소정형으로 열림을 형성하기 위해 반도체기판의 주표면상에 산화레지스트막과 마스크층을 형성하고 상기 반도체기판의 상기 열림의 중앙부분에 비결정영역을 형성하는 이온주입을 위해 마스크로서 상기 마스크층을 상기 반도체기판을 회전하는 동안 상기 열림의 상기 반도체기판의 주표면에 비교적 경사방향으로 이온을 주입하고 그리고 열산화처리에 의해 상기 산화레지스트막의 상기 열림에 상기 반도체기판의 주표면상에 필드산화물을 형성하는 스텝을 포함하는 소자분리구조의 제조방법.
  10. 제9항에 있어서 상기 비결정영역을 형성하는 스텝은 보론이온을 주입하는 스텝을 포함하는 소자분리구조의 제조방법.
  11. 제9항에 있어서, 비결정영역을 형성하는 상기 스텝은 상기 마스크층을 사용하는 상기 반도체기판을 회전하는 동안 실리콘이온, 아르곤이온 또는 산소이온을 주입하는 스텝과 상기 마스크층을 사용하여 상기 반도체기판에 상기 반도체기판의 그것과 같은 도전형의 불순물이온을 주입하는 스템을 포함하는 소자분리구조의 제조방법.
  12. LDD구조를 가지는 MOS트랜지스터와 필드시일드전극을 가지고 거기의 절연과 분리를 위해 MOS트랜지스터의 원주를 에워싸는 소자분리영역을 포함하는 반도체장치의 제조방법은 제1도전형의 반도체기판의 소자분리영역이 되는 위치에 소정 두께를 가지는 시일드게이트절연층을 선택적으로 형성하고 상기 반도체기판의 표면상에 상기 시일드게이트절연막보다 작은 두께를 가지는 게이트절연층을 형성하고 상기 시일드게이트절연층의 표면상에 폴리실리콘층과 제1절연층을 형성하고 그리고 그곳에 패터닝을 실시항으로서 시일드게이트절연층의 표면상에 필드시일드전극층을 형성하는 동안 상기 게이트절연층의 표면상에 게이트전극을 형성하고 상기 주표면에서 상기 반도체기판을 회전하여 마스크로서 상기 필드시일드전극층과 상기 게이트전극을 사용하여 상기 반도체기판의 주표면에 비교적 경사방향으로 제2도전형의 불순물이온을 주입하는 것에 의해 상기 반도체기판의 표면에 비교적 저농도를 가지는 불순물영역을 형성하고 상기 전극과 상기 필드사이드전극층의 측벽상에 측벽절연층을 형성하고 그리고 상기 측벽절연층이 형성되는 상기 필드시일드전극층과 상기 게이트전극을 마스크로서 사용하고 상기 반도체기판의 상기 주표면에 비교적 대략 수직방향으로 제2도전형의 불순물이온을 주입하는 것에 의해 상기 반도체기판의 주표면에 비교적 고농도를 가지는 불순물영역을 형성하는 스템을 포함하는 반도체장치의 제조방법.
  13. 제12항에 있어서 상기 시일드게이트절연층은 마스크로서 질화막을 사용하여 열산화법에 의해 선택적으로 형성되는 반도체기판의 제조방법.
  14. LDD구조를 가지는 MOS 트랜지스터와 그의 절연과 분리를 위한 상기 MOS트랜지스터의 원주를 에워싸는 필드시일드전극을 가지는 소자분리영역을 가지는 MOS 트랜지스터를 포함하는 반도체장치의 제조방법은 제1도전형의 반도체기판표면의 소자분리영역이 되는 위치에 소정 두께를 가지는 시일드게이트절연층을 선택적으로 형성하고 상기 반도체기판의 주표면상에 상기 시일드게이트절연막의 그것보다 작은 두께를가지는 게이트절연층을 형성하고 폴리실리콘층을 형성하는 것에 의해 상기 시일드게이트절연층의 표면상에 필드시일드전극층과 거기에 패터닝을 실행하여 상기 시일드게이트절연층과 상기 게이트절연층의 표면상에 제1절연층을 형성하고 상기 필드시일드전극층의 측벽상에 제1측벽절연층을 형성하고 폴리실리콘층을 형성하는 것에 의해 상기 게이트절연층의 표면상에 게이트전극과 상기 시일드게이트절연층의 표면상에 제2절연층을 형성하고 상기 게이트전극층과 상기 제1측벽절연층이 형성되는 상기 필드시일드전극층을 마스크로서 사용하여 상기 반도체기판의 주표면에 비교적 경사방향으로 제2도전형 불순물이온을 주입하는 동안 주표면에서 상기 반도체기판을 회전하는 것에 의해 상기 반도체기판의 주표면에 비교적 저농도불순물영역을 형성하고 상기 게이트전극층과 상기 필드시일드전극층의 측벽상에 제2측벽절연층을 형성하고 그리고 상기 제2측벽절연막이 형성되는 상기 필드시일드전극층과 상기 게이트전극층을 마스크로서 사용하는 상기 반도체기판의 주표면에 비교적 대략 수직방향으로 제2도전형의 불순물이온을 주입하는 것에 의해 상기 반도체기판의 주표면에 비교적 고농도를 가지는 불순물영역을 형성하는 스템을 포함하는 반도체장치의 제조방법.
  15. 제14항에 있어서 상기 시일드게이트절연층은 마스크로서 질화막을 사용하여 열산화법에 의해 선택으로 형성되는 반도체장치의 제조방법.
  16. LDD구조를 가지는 MOS트랜지스터와 필드전극층을 가지고 거기의 절연과 분리를 위해 MOS트랜지스터의 원주를 에워싸는 소자분리영역을 포함하는 반도체장치의 제조방법은 제1도전형의 반도체기판의 주표면상에 제2절연층과 폴리실리콘 그리고 제1절연층을 형성하고 그리고 소정형에 패터닝을 실행함으로서 상기 필드시일드전극층과 상기 MOS트랜지스터의 게이트전극을 형성하고 주표면의 상기 반도체기판을 회전하고 그리고 마스크로서 상기 필드시일드전극층과 상기 게이트전극층을 사용하여 상기 반도체기판의 주표면에 비교적 경사방향으로 제2도전형의 불순물이온을 주입하므로서 상기 반도체기판의 주표면에 상기 반도체기판의 그것보다 낮은 농도를 가지는 제1도전형의 불순물영역을 형성하고 상기 필드시일드전극층의 측벽상에 적어도 소정 막두께를 가지는 마스크층을 형성하고 주표면의 상기 반도체기판을 회전하고 그리고 마스크로서 상기 마스크층으로 덮이는 상기 필드시일드전극층을 사용하여 상기 반도체기판의 주표면에 비교적 경사방향으로 제2도전형의 불순물이온을 주입함으로서 상기 반도체기판의 주표면에 비교적 저농도를 가지는 제2도전형의 불순물영역을 형성하고 상기 마스크층이 제거된 후 상기 필드시일드전극층과 상기 게이트전극의 측벽상에 측벽절연층을 형성하고 그리고 상기 측벽절연층이 형성되는 상기 필드시일드전극층과 상기 게이트전극층을 마스크로서 사용하여 상기 반도체기판의 주표면에 비교적 대략 수직방향으로 제2도전형의 불순물이온을 주입하는 것에 의해 상기 반도체기판의 주표면에 비교적 고농도를 가지는 불순물영역을 형성하는 스템을 포함하는 반도체장치의제조방법.
KR1019910008323A 1990-05-23 1991-05-23 고밀도 집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법 Expired - Fee Related KR950014112B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2132998A JPH0428246A (ja) 1990-05-23 1990-05-23 半導体装置およびその製造方法
JP2-132998 1990-05-23
JP2170801A JP2673384B2 (ja) 1990-06-25 1990-06-25 半導体装置およびその製造方法
JP2-170801 1990-06-25

Publications (2)

Publication Number Publication Date
KR910020895A KR910020895A (ko) 1991-12-20
KR950014112B1 true KR950014112B1 (ko) 1995-11-21

Family

ID=26467443

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910008323A Expired - Fee Related KR950014112B1 (ko) 1990-05-23 1991-05-23 고밀도 집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법

Country Status (3)

Country Link
US (1) US5164806A (ko)
KR (1) KR950014112B1 (ko)
DE (1) DE4116690C2 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924395B2 (ja) * 1992-01-09 1999-07-26 日本電気株式会社 半導体装置の製造方法
US5304836A (en) * 1992-05-04 1994-04-19 Xerox Corporation High voltage field effect transistor having a small ratio of channel width to channel length and method of manufacture
JPH0613391A (ja) * 1992-06-26 1994-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5344787A (en) * 1993-09-24 1994-09-06 Vlsi Technology, Inc. Latid implants for increasing the effective width of transistor elements in a semiconductor device
US5498898A (en) * 1993-12-28 1996-03-12 Nippon Steel Corporation Semiconductor device using element isolation by field shield
US5641989A (en) * 1994-06-03 1997-06-24 Nippon Steel Corporation Semiconductor device having field-shield isolation structures and a method of making the same
JP2707977B2 (ja) * 1994-09-01 1998-02-04 日本電気株式会社 Ｍｏｓ型半導体装置およびその製造方法
EP0718881B1 (en) * 1994-12-20 2003-07-16 STMicroelectronics, Inc. Isolation by active transistors with grounded gates
US6380598B1 (en) 1994-12-20 2002-04-30 Stmicroelectronics, Inc. Radiation hardened semiconductor memory
US5619053A (en) * 1995-05-31 1997-04-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an SOI structure
US6201275B1 (en) * 1995-06-30 2001-03-13 Nippon Steel Corporation Semiconductor device having semiconductor regions of different conductivity types isolated by field oxide, and method of manufacturing the same
US5834820A (en) * 1995-10-13 1998-11-10 Micron Technology, Inc. Circuit for providing isolation of integrated circuit active areas
KR0161885B1 (ko) * 1995-12-26 1999-02-01 문정환 반도체 소자와 그의 제조방법
KR0183898B1 (ko) 1996-06-28 1999-04-15 김광호 반도체장치 및 이를 이용한 콘택홀 형성방법
KR100399291B1 (ko) * 1997-01-27 2004-01-24 가부시키가이샤 아드반스트 디스프레이 반도체 박막트랜지스터, 그 제조방법, 반도체 박막트랜지스터어레이 기판 및 해당 반도체 박막트랜지스터어레이 기판을 사용한 액정표시장치
US6258671B1 (en) 1997-05-13 2001-07-10 Micron Technology, Inc. Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines
JP3594779B2 (ja) * 1997-06-24 2004-12-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH11126899A (ja) * 1997-10-22 1999-05-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3164047B2 (ja) * 1997-11-28 2001-05-08 日本ビクター株式会社 半導体装置
TW358236B (en) * 1997-12-19 1999-05-11 Nanya Technology Corp Improved local silicon oxidization method in the manufacture of semiconductor isolation
US6091630A (en) * 1999-09-10 2000-07-18 Stmicroelectronics, Inc. Radiation hardened semiconductor memory
JP3350014B2 (ja) * 2000-01-31 2002-11-25 松下電器産業株式会社 半導体装置
JP2002141420A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100408414B1 (ko) * 2001-06-20 2003-12-06 삼성전자주식회사 반도체 소자 및 그 제조방법
US6686255B2 (en) * 2001-07-30 2004-02-03 Taiwan Semiconductor Manufacturing Co., Ltd Amorphizing ion implant local oxidation of silicon (LOCOS) method for forming an isolation region
US6806123B2 (en) * 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7508048B2 (en) * 2003-01-16 2009-03-24 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby
US20050275058A1 (en) * 2004-05-28 2005-12-15 Leibiger Steven M Method for enhancing field oxide and integrated circuit with enhanced field oxide
CN1996593B (zh) * 2006-01-04 2010-05-12 中芯国际集成电路制造(上海)有限公司 利用浮动和/或偏置多晶硅区域的静电保护系统和方法
CN100561738C (zh) * 2006-06-12 2009-11-18 中芯国际集成电路制造(上海)有限公司 利用多晶硅区的i/o esd保护的系统和方法
CN102110671B (zh) 2009-12-29 2013-01-02 中芯国际集成电路制造(上海)有限公司 静电放电保护装置
JP7720756B2 (ja) * 2021-09-21 2025-08-08 株式会社東芝 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4923071A (ko) * 1972-06-28 1974-03-01
JPS5729063B2 (ko) * 1973-05-22 1982-06-21
JPS5134274A (en) * 1974-11-05 1976-03-23 Mitsubishi Rayon Co Hanikamushinzaino seizohoho
US4095251A (en) * 1976-08-19 1978-06-13 International Business Machines Corporation Field effect transistors and fabrication of integrated circuits containing the transistors
JPS5691472A (en) * 1979-12-25 1981-07-24 Fujitsu Ltd High-voltage resisting mos type semiconductor
JPS6098666A (ja) * 1983-11-02 1985-06-01 Mitsubishi Electric Corp 半導体記憶装置
JPS61258475A (ja) * 1985-05-11 1986-11-15 Ricoh Co Ltd Ｌｄｄ構造をもつ半導体装置の製造方法
JPS6248028A (ja) * 1985-08-28 1987-03-02 Toshiba Corp フイ−ルド酸化膜の形成方法
JPS62244163A (ja) * 1986-04-16 1987-10-24 Nec Corp 半導体装置
JPS63312651A (ja) * 1987-06-16 1988-12-21 Toshiba Corp 半導体装置の製造方法
JP2507557B2 (ja) * 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
DE4116690C2 (de) 1996-01-25
KR910020895A (ko) 1991-12-20
US5164806A (en) 1992-11-17
DE4116690A1 (de) 1991-11-28

Similar Documents

Publication Publication Date Title
KR950014112B1 (ko) 고밀도 집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법
US4752589A (en) Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate
US5472897A (en) Method for fabricating MOS device with reduced anti-punchthrough region
US4637124A (en) Process for fabricating semiconductor integrated circuit device
KR0133540B1 (ko) 섈로우 npn 에미터 및 mosfet 소오스/드레인을 형성하기 위한 bicmos 방법
US5554554A (en) Process for fabricating two loads having different resistance levels in a common layer of polysilicon
JP4458442B2 (ja) Ｃｍｏｓトランジスタ及びその製造方法
US7064387B2 (en) Silicon-on-insulator (SOI) substrate and method for manufacturing the same
US5494843A (en) Method for forming MOSFET devices
US6362025B1 (en) Method of manufacturing a vertical-channel MOSFET
US5547903A (en) Method of elimination of junction punchthrough leakage via buried sidewall isolation
KR19980053390A (ko) 듀얼 게이트(dual-gate)의 반도체 장치 제조방법
KR100271265B1 (ko) 비정질화된폴리실리콘을사용하는서브미크론마이크로일렉트로닉스응용을위한자기정렬poci₃제조방법
US6800528B2 (en) Method of fabricating LDMOS semiconductor devices
KR930005508B1 (ko) 반도체장치 및 그 제조방법
KR100304081B1 (ko) 반도체장치의 제조방법
KR0174546B1 (ko) 반도체 디바이스 및 그 형성 방법
KR100433509B1 (ko) 전계 효과 트랜지스터, 집적 회로, 전계 효과 트랜지스터 형성 방법, 그리고 집적 회로 형성 방법
KR0147428B1 (ko) 고집적 반도체 소자 및 그 제조방법
KR100313783B1 (ko) 모스트랜지스터제조방법
KR930004725B1 (ko) 반도체 장치의 제조방법
KR100260488B1 (ko) 전계 효과 트랜지스터 제조방법
KR20010091055A (ko) Ｄｒａｍ 및 로직 장치들을 내장한 집적 회로의 제조 공정
KR100210331B1 (ko) 수평 이중 확산 mos 트랜지스터의 제조 방법
KR100190045B1 (ko) 반도체장치의 제조방법 및 그 구조

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

FPAY Annual fee payment

Payment date: 20081110

Year of fee payment: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20091122

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20091122

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000