KR960014954A

KR960014954A - 바운더리 스캔 구조의 3tdi(3테스트 데이터 입력)을 집적 회로에 입력하는 장치

Info

Publication number: KR960014954A
Application number: KR1019940025675A
Authority: KR
Inventors: 곽재봉
Original assignee: 박성규; 대우통신 주식회사
Priority date: 1994-10-07
Filing date: 1994-10-07
Publication date: 1996-05-22
Anticipated expiration: 2014-10-07
Also published as: KR960016139B1

Abstract

본 발명은 집적 회로 외부에서 3테스트 데이터 입력을 갖을 수 있도록 입력 라인을 두개 사용하기에 적합한 바운더리 스캔 구조의 3테스트 데이터 입력을 집적 회로에 입력하는 장치에 관한 것으로, 제1도와 같은 종래의 기술에 있어서는 TDI 신호가 TCK 신호에 동기되어 직렬로 집적 회로(1)에 인가되기 때문에 프로세서(2)가 집적 회로(1)에 TDI 신호를 입력하는데는 많은 시간이 소요되므로 결국, 집적 회로(1)를 바운더리 스캐닝하는 시간이 과도하게 필요하게 되는 결점이 있었으나, 제2도와 같은 본 발명에서는 프로세서(10)의 TDI 신호를 제1, 제2저장부(40,80)를 이용하여 병렬로 사전에 저장하여 두고, 프로세서(10)를 위한 시스템 클릭을 TCK로 이용하여 사진에 병렬로 저장된 상기 TDI 신호를 집적 회로에 직렬로 인가함으로써 집적 회로의 바운더리 스캐닝을 신속하게 수행할 수 있으므로 상기 결점을 개선시킬 수 있는 것이다.

Description

바운더리 스캔 구조의 3TDI(3테스트 데이터 입력)을 집적 회로에 입력하는 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명 바운더리 스캔 구조의 3TDI(3테스트 데이터 입력) 신호를 집적 회로에 입력하는 장치의 일 실시예를 설명하기 위한 회로도.

Claims

어드레스 버스, 데이터 버스 그리고 콘트롤 버스 기능을 제공하여 소정의 집적 회로를 바운더리 스캐닝하기 위한 프로세서(10)와; 상기 프로세서(10)의 어드레스 신호에 따른 프로세서(10)의 IO 신호를 디코딩하여 IO 어드레스 신호를 출력함으로써 바운더리 스캔을 하기 위한 집적 회로에 TDI 신호가 입력되도록 하기 위한 IO 어드레스 디코더(20)와; 상기 IO 어드레스 디코더(20)의 IO 어드레스 신호를 인가 받아 TDI 신호가 나누어 저장될 경로를 선택하는 제1TDI 신호 저장 경로 선택부(30)와; 상기 제1TDI 신호 저장 경로 선택부(30)의; 선택 신호에 따라 상기 프로세서(10)로 부터 출력되는 TDI 신호를 나누어 저장하는 제1저장부(40)와; 전체 시스템에 사용하기 위한 소정의 클럭을 발생하는 오실레이터(50)와; 상기 오실레이터(50)의 클럭에 따라 상기 제1TDI 신호 저장 경로 선택부(30)의 신호를 인가 받아 바운더리 스캐닝을 한번 실행시에 발생되는 TDI 신호의 갯수를 설정하는 TDI 신호 갯수 설정부(60)와; 상기 TDI 신호 갯수 설정부(60)의 신호를 받아 상기 제1저장부(40)의 TDI 신호가 각각 다수의 병렬로 나뉘어 저장되도록 하기 위한 각 선택 신호를 출력하는 제2TDI 신호 저장 경로 선택부(70)와; 상기 제2TDI 신호 저장 경로 선택부(70)의 각 선택 신호에 따라 상기 제1저장부(40)의 TDI 신호를 각각 다수의 병렬로 나누어 저장했다가 다음번의 바운더리 스캐닝 실행이 있기전까지 출력하는 제2저장부(90)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
제1항에 있어서, 상기 제1TDI 신호 저장 경로 선택부(30)는 상기 IO 어드레스 디코더(20)의 IO 어드레스 신호를 2진 카운트하는 제12진 카운터(31)와; 상기 제12진 카운터(31)의 한 신호를 논리 부정 연산하는 논리 부정 회로(35)와; 상기 제12진 카운터(31)의 다른 신호와 상기 논리 부정 회로(35)의 출력을 논리곱 연산하는 논리곱 연산 회로(36)와; 상기 제12진 카운터(31)의 다른 신호를 논리 부정 연산하는 논리 부정 회로(33)와; 상기 제12진 카운터(31)의 한 신호와 상기 논리 부정 회로(33)의 출력을 논리곱 연산하는 논리급 연산 회로(34)와; 상기 제12진 카운터(31)의 두 출력을 논리곱 연산하는 논리급 연산 회로(32)와; 상기 TDI 신호 갯수 설정부(60)의 신호를 논리 부정 연산하는 논리 부정 회로(37)와; 상기 논리 부정 회로(37)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산하여 상기 제12진 카운터(31)의 리세트 단에 인가하는 논리곱 연산 회로(38)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
제1항에 있어서, 상기 제1저장부(40)는 상기 제1TDI 신호 저장 경로 선택부(30)의 한 신호에 따라 상기 프로세서(10)의 TDI 신호를 저장하는 제18DFF(41)와; 상기 제1TDI 신호 저장 경로 선택부(30)의 다른 신호에 따라 상기 프로세서(10)의 TDI 신호를 저장하는 제28DFF(42)와; 상기 제1TDI 신호 저장 경로 선택부(30)의 또다른 신호에 따라 상기 프로세서(10)의 TDI 신호를 저장하는 제38DFF(43)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
제1항에 있어서, 상기 TDI 신호 갯수 설정부(60)는 상기 제1TDI 신호 저장 경로 선택부(30)의 신호에 따라 소정의 클럭을 발생하는 제1DFF(61)와; 상기 제1DFF(61)의 클럭을 입력으로 사용하여 상기 오실레이터(50)의 클럭에 따라 소정의 클럭을 발생하는 제2DFF(62)와; 상기 제2DFF(62)의 클럭을 입력으로 사용하여 상기 오실레이터(50)의 클럭에 따라 소정의 클럭을 발생하는 제3DFF(63)와; 직렬로 접속되어 상기 제3DFF(63)의 신호(/Q)를 차례로 논리 부정 연산하는 논리 부정 회로(64,65)와; 상기 논리 부정 회로(65)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산해서 상기 각 제1, 제2, 제3DFF(61,62,63)의 각 리세트 단에 인가하여 최초 전원 온시 그 제1, 제2, 제3DFF(61,62,63)이 리세트되도록 하는 논리곱 연산 회로(66)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
제1항에 있어서, 상기 제2TDI 신호 저장 경로 선택부(70)는 상기 TDI 신호 갯수 설정부(60)의 신호를 2진 카운트하는 제22진 카운터(71)와; 상기 제22진 카운터(71)의 신호에 따라 선택 신호를 선택적으로 출력하는 선택 신호 발생부(72)와; 상기 TDI 신호 갯수 설정부(60)의 신호를 공통으로 인가 받고 상기 선택 신호 발생부(72)의 선택적인 선택 신호를 각각 인가 받아 각각 논리곱 연산하는 다수의 논리곱 연산 회로(73,74,75,76)와; 직렬로 형성되어 상기 다수의 논리곱 연산 회로(73,74,75,76) 중에서 최종적인 논리곱 연산 회로(76)의 출력을 차례로 논리 부정 연산하는 논리 부정 회로(77,78,79)와; 상기 논리 부정 회로(79)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산하여 최초 파워 온시 상기 제22진 카운터(71)카 리세트되도록 하는 논리급 연산 회로(80)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
제1항에 있어서, 상기 제2저장부(90)는 상기 제2TDI 신호 저장 경로 선택부(70)의 각 선택 신호에 따라 각각 병렵로 로드 인에이블되어 상기 제1저장부(40)의 TDI신호를 다수의 병렬로 각각 나누어 저장하는 다수의 시프트 레지스터(91,92,93,94,95,96,97,98,99)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.