KR970077166A - 반도체 기판에 삼중웰을 형성하는 방법 - Google Patents
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Abstract
Description
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- 제1도전형의 반도체 기판 영역에 선택적으로 제2도전형 불순물 영역을 형성하는 공정과, 상기 기판과 제2도전형 불순물영역 상에 에피택셜층을 형성하는 공정과, 상기 제2도전형 불순물영역에 대응하는 상기 에피택셜층에 제2도전형 제1웰과, 제2도전형 제1웰과 이격된 위치의 상기 에피택셜층에 제2도전형 제2웰을 형성하는 공정과, 상기 제2도전형 제1웰내의 상기 에피택셜층에 제1도전형 제1웰을 형성하고, 동시에 상기 제2도전형 제1웰과 상기 제2도전형 제2웰 사이의 상기 에피텍셜층에 제1도전형 제2웰을 형성하는 공정을 포함하는 반도체 기판에 삼중웰을 형성하는 방법.
- 제1항에 있어서, 상기 제1도전형은 N자형이고 제2도전형은 P형인 것이 특징인 반도체 기판에 삼중웰을 형성하는 방법.
- 제1항에 있어서, 상기 제2도전형 불순물영역은 이온 주입 방법으로 형성하는 것이 특징인 반도체 기판에 삼중웰을 형성시키는 방법.
- 제1항에 있어서, 상기 제1도전형 제1 및 제2웰과, 상기 제2도전형 제1 및 제2웰은 이온 주입 방법으로 형성하는 것이 특징인 반도체 기판에 삼중웰을 형성하는 방법.
- 제4항에 있어서, 상기 제2도전형 제1 및 제2웰을 형성할 때는 N형 불순물 이온을 주입하고, 상기 제1도전형 제1 및 제2웰을 형성할 때는 P형 불순물 이온을 주입하는 것이 특징인 반도체 기판에 삼중웰을 형성하는 방법.
- 제4항에 있어서, 상기 제2도전형 제1 및 제2웰을 형성할 때는 N형 불순물 이온을 주입하는 깊이는 주입된 불순물이 이후 공정에서 열을 받아 확산되어서 이미 형성된 상기 제2도전형 불순물영역과 서로 만날 수 있을정도로 주입하는 것이 특징인 반도체 기판에 삼중웰을 형성하는 방법.
- 제1도전형 반도체 기판에 실드 영역을 형성할 부위에만 이온을 주입을 위한 제1마스크 패턴을 형성하고, 이를 마스크로 하여 제2도전형 불순물 이온을 주입하는 공정; 제1마스크 패턴을 제거하고, 제1도전형 물질로 에피택셜층을 형성하는 공정; 상기 제2도전형 불순물영역 위에와, 제2도전형 불순물영역과 이격된 위치에 형성할 제2도전형웰 영역을 오픈 하는 제2마스크 패턴을 상기 에피택셜층 위에 형성하고, 제2불순물 이온을 주입하고 열처리하여 상기 제2도전형 불순물영역 위에 제2도전형 제1웰을 형성하고, 제2도전형 제1웰과 이격된 위치에 제2도전형 제2웰을 형성한 후, 제2마스크 패턴을 제거하는 공정; 상기 에피택셜층 위에 제2도전형 제1웰로 둘러싸인 제1도전형 제1웰 영역과, 상기 제2도전형 제1웰과 상기 제2도전형 제2웰 사이에 제1도전형 제2웰영역을 오픈 하는 제3마스크 패턴을 형성하고 제1도전형 불순물 이온을 주입하는 공정을 포함하는 반도체 기판에 삼중웰을 형성하는 방법.
- 제7항에 있어서, 상기 제1마스크 패턴은 산화막으로 형성하는 것이 특징인 반도체 기판 내에 삼중웰을 형성시키는 방법.
- 제7항에 있어서, 상기 제2마스크 패턴과 제3마스크 패턴은 포토레지스트로 형성하는 것이 특징인 반도체기판 내에 삼중웰을 형성시키는 방법.
- 제7항에 있어서, 상기 제2도전형은 N형이고 제1도전형은 P형인 것이 특징인 반도체 기판 내에 삼중웰을 형성시키는 방법.
- 제7항에 있어서, 제2도전형 제1웰 및 제2웰을 형성하기 위하여는 N형 불순물을 주입하고, 제1도전형 제1웰 및 제2웰을 형성하기 위하여는 P형 불순물을 주입하는 것이 특징인 반도체 기판 내에 삼중웰을 형성시키는 방법.
- 제11항에 있어서, N형 불순물 이온을 주입하는 공정에서 이온 주입의 깊이는 주입된 불순물이 이후 공정에서 열을 받아 확산되어서 제2도전형 불순물영역과 서로 만날 수 있을 정도로 정하는 것이 특징인 반도체 기판에 삼중웰을 형성하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| EP0062725B1 (de) * | 1981-04-14 | 1984-09-12 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen eines integrierten Planartransistors |
| US5118631A (en) * | 1981-07-10 | 1992-06-02 | Loral Fairchild Corporation | Self-aligned antiblooming structure for charge-coupled devices and method of fabrication thereof |
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| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| JPH01161752A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置製造方法 |
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| JPH081930B2 (ja) * | 1989-09-11 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
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| US5286991A (en) * | 1992-08-26 | 1994-02-15 | Pioneer Semiconductor Corporation | Capacitor for a BiCMOS device |
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| US5501993A (en) * | 1994-11-22 | 1996-03-26 | Genus, Inc. | Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation |
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