KR970077372A - Method of forming interconnection pattern with uniform density - Google Patents

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Abstract

본 발명은 반도체 웨이퍼 위에 제공된 상호 접속 패턴 구조를 제공한다. 실제 상호 접속 패턴들 및 의사 상호 접속 패턴들은 반도체 웨이퍼 위에 제공된다. 의사 상호 접속 패턴들은 반도체 웨이퍼 위에 제공된 모든 실제 상호 접속 패턴들의 평균 밀도보다 더 낮은 밀도의 실제 상호 접속 패턴들을 갖는 영역에 제공되어, 상기 영역은 실제 상호 접속 패턴들과 의사 상호 접속 패턴들이 실질적으로 동일한 평균 밀도를 갖는다.The present invention provides an interconnect pattern structure provided on a semiconductor wafer. Actual interconnect patterns and pseudo interconnect patterns are provided on a semiconductor wafer. Pseudo-interconnect patterns are provided in a region having actual interconnect patterns of lower density than the average density of all actual interconnect patterns provided on the semiconductor wafer, so that the region is substantially the same as the actual interconnect patterns and the pseudo interconnect patterns. Have an average density.

Description

균일한 밀도를 갖는 상호 접속 패턴의 형성 방법Method of forming interconnection pattern with uniform density

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 MOS전계효과 트랜지스터가 형성되어 있는 종래의 반도체 기판을 도시하는 단면 입면도.1 is a sectional elevation view showing a conventional semiconductor substrate on which a MOS field effect transistor is formed.

Claims (56)

반도체 웨이퍼 위에 상호 접속 패턴을 형성하는 방법에 있어서, 상기 반도체 웨이퍼 위에 실제 상호 접속 패턴(real interconnection patterns)과 의사 상호 접속 패턴(dummy interconnection patterns)을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도와 실질적으로 동일한 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도(total densities)를 갖는 상호 접속 패턴 형성 방법.A method of forming an interconnection pattern on a semiconductor wafer, comprising: providing real interconnection patterns and dummy interconnection patterns on the semiconductor wafer, wherein the pseudo interconnection pattern comprises: The real interconnection pattern and the pseudo interconnection pattern provided in a region having an actual interconnection pattern density lower than an average density of the entirety of the actual interconnection patterns provided on the semiconductor wafer, wherein the region is substantially equal to the average density. A method of forming an interconnect pattern having a total densities of all. 제1항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역(a space region)을 포함하는 상호 접속 패턴 형성 방법.The method of claim 1, wherein the region comprises a space region in which no actual interconnect pattern is formed. 제1항에 있어서, 상기 영역은 스크라이브 라인 영역(a scribe line region)을 포함하는 상호 접속 패턴 형성 방법.The method of claim 1, wherein the region comprises a scribe line region. 제1항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 형성 방법.The method of claim 1, wherein the pseudo interconnect pattern has a width that is substantially equal to a width of a majority of the actual interconnect pattern. 반도체 웨이퍼 위에 상호 접속 패턴을 형성하는 방법에 있어서, 상기 반도체 웨이퍼 위에 실제 상호 접속 패턴과 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 형성 방법.A method of forming an interconnect pattern on a semiconductor wafer, comprising: providing a pseudo interconnect pattern on the semiconductor wafer, the pseudo interconnect pattern having a width substantially equal to a width of a majority of the actual interconnect pattern and the actual interconnect pattern, The pseudo interconnect pattern is provided in a region having an actual interconnect pattern density lower than an average density of the entire actual interconnect pattern provided on the semiconductor wafer, such that the region is between one quarter and four times the average density. And a total density of both the actual interconnect pattern and the pseudo interconnect pattern in the range of. 제5항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 형성 방법.6. The method of claim 5 wherein said region comprises a spatial region in which no actual interconnect pattern is formed. 제5항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 형성 방법.6. The method of claim 5, wherein said region comprises a scribe line region. 반도체 웨이퍼 위에 상호 접속 패턴을 형성하는 방법에 있어서, 상기 반도체 웨이퍼 위에 실제 상호 접속 패턴과 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 형성 방법.A method of forming an interconnection pattern on a semiconductor wafer, comprising: providing a real interconnection pattern and a pseudo interconnection pattern on the semiconductor wafer, the pseudo interconnection pattern being provided on the semiconductor wafer. Provided in an area having an actual interconnect pattern density lower than the average density of the entire pattern, such that the area is both between the actual interconnect pattern and the pseudo interconnect pattern within a range between one quarter and four times the average density. A method of forming an interconnect pattern having a total density of. 제8항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 형성 방법.9. The method of claim 8, wherein the region comprises a spatial region in which no actual interconnect pattern is formed. 제8항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 형성 방법.10. The method of claim 8, wherein the region comprises a scribe line region. 제8항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 형성 방법.10. The method of claim 8, wherein the pseudo interconnect pattern has a width that is substantially equal to a width of a majority of the actual interconnect pattern. 반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩 위에 제공되는 상호 접속 패턴을 형성하는 방법에 있어서, 상기 제1형식의 칩 상에 실제 상호 접속 패턴을 제공하고 상기 제2형식의 칩 상에 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도와 실질적으로 동일한 밀도를 갖는 상호 접속 패턴 형성 방법.A method of forming an interconnect pattern provided on a chip of a first type and a chip of a second type provided on a semiconductor wafer, the method comprising: providing an actual interconnect pattern on the chip of the first type and Providing a pseudo interconnection pattern on a chip, the pseudo interconnection pattern being provided on at least a contiguous area of the second type of chip adjacent to the first type of chip, wherein the contiguous area is defined as the first interconnection pattern; A method of forming an interconnect pattern having a density substantially equal to an average density of the actual interconnect patterns provided on the chips of the first type adjacent to the chips of two types. 제12항에 있어서, 상기 제1형식의 칩은 실제 칩(real chips)이고 상기 제2형식의 칩은 테스트 소자 그룹 칩(test element group chips)인 상호 접속 패턴 형성 방법.The method of claim 12, wherein the first type of chip is a real chip and the second type of chip is a test element group chip. 제12항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩(dummy chips)인 상호 접속 패턴 형성 방법.13. The method of claim 12, wherein the first type of chip is a real chip and the second type of chip is a dummy chip. 제12항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체영역 상에 제공되는 상호 접속 패턴 형성 방법.13. The method of claim 12, wherein the pseudo interconnect pattern is provided over an entire area of the chip of the second type. 제12항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 방법.13. The method of claim 12, wherein the pseudo interconnect pattern is selectively provided only on the contiguous area of the chip of the second type adjacent to the chip of the first type. 제12항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 형성 방법.13. The method of claim 12 wherein the pseudo interconnect pattern has a width that is substantially equal to a width of a majority of the actual interconnect pattern. 반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩위에 제공되는 상호 접속 패턴을 형성하는 방법에 있어서, 상기 제1형식의 칩 상에 실제 상호 접속 패턴을 제공하고 상기 제2형식의 칩 상에 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩 상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 의사 상호 접속 패턴의 밀도를 갖는 상호 접속 패턴 형성 방법.A method of forming an interconnection pattern provided on a chip of a first type and a chip of a second type provided on a semiconductor wafer, the method comprising providing an actual interconnection pattern on the chip of the first type and Providing a pseudo interconnect pattern on a chip having a width substantially equal to a width of a majority of the actual interconnect pattern, wherein the pseudo interconnect pattern is at least the second type adjacent to the chip of the first type; Is provided on an adjacent region of a chip of which the adjacent region is between one quarter and four times the average density of the actual interconnection pattern provided on the first type of chip adjacent to the second type of chip. An interconnect pattern forming method having a density of said pseudo interconnect pattern within a range. 제18항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 형성 방법.19. The method of claim 18, wherein the chip of the first type is a real chip and the chip of the second type is a test device group chip. 제18항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩인 상호 접속 패턴 형성 방법.19. The method of claim 18, wherein the chip of the first type is a real chip and the chip of the second type is a pseudo chip. 제18항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체 영역 상에 제공되는 상호 접속 패턴 형성 방법.19. The method of claim 18, wherein the pseudo interconnect pattern is provided over an entire area of the chip of the second type. 제18항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 방법.19. The method of claim 18, wherein the pseudo interconnect pattern is selectively provided only on the contiguous area of the chip of the second type adjacent to the chip of the first type. 반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩위에 제공되는 상호 접속 패턴을 형성하는 방법에 있어서, 상기 제1형식의 칩 상에 실제 상호 접속 패턴을 제공하고 상기 제2형식의 칩 상에 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 의사 상호 접속 패턴의 밀도를 갖는 상호 접속 패턴 형성 방법.A method of forming an interconnection pattern provided on a chip of a first type and a chip of a second type provided on a semiconductor wafer, the method comprising providing an actual interconnection pattern on the chip of the first type and Providing a pseudo interconnection pattern on a chip, the pseudo interconnection pattern being provided on at least a contiguous area of the second type of chip adjacent to the first type of chip, wherein the contiguous area is defined as the first interconnection pattern; A method of forming an interconnect pattern having a density of the pseudo interconnect pattern within a range of one quarter to four times the average density of the actual interconnect pattern provided on the chip of the first type adjacent to the chip of the second type; . 제23항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 형성 방법.24. The method of claim 23, wherein the chip of the first type is a real chip and the chip of the second type is a test device group chip. 제23항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩인 상호 패턴 형성 방법.24. The method of claim 23, wherein the first type of chip is a real chip and the second type of chip is a pseudo chip. 제23항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체영역 상에 제공되는 상호 접속 패턴 형성 방법.24. The method of claim 23, wherein the pseudo interconnect pattern is provided over an entire area of the chip of the second type. 제23항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 방법.24. The method of claim 23, wherein said pseudo interconnection pattern is selectively provided only on said adjacent region of said second type of chip adjacent to said first type of chip. 제23항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 형성 방법.24. The method of claim 23, wherein the pseudo interconnect pattern has a width substantially equal to a width of a majority of the actual interconnect pattern. 반도체 웨이퍼 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 상호 접속 패턴 구조는 상기 반도체 웨이퍼 위에 제공되는 실제 상호 접속 패턴과 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도와 실질적으로 동일한 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 구조.10. An interconnect pattern structure provided over a semiconductor wafer, wherein the interconnect pattern structure includes an actual interconnect pattern and a pseudo interconnect pattern provided over the semiconductor wafer, wherein the pseudo interconnect pattern is provided over the semiconductor wafer. Provided in an area having an actual interconnect pattern density lower than an average density of the entire actual interconnect pattern, such that the area has a total density of both the actual interconnect pattern and the pseudo interconnect pattern that are substantially equal to the average density; Connection pattern structure. 제29항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 구조.30. The interconnect pattern structure of claim 29, wherein said region comprises a spatial region in which no actual interconnect pattern is formed. 제29항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 구조.30. The interconnect pattern structure of claim 29, wherein said region comprises a scribe line region. 제29항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 구조.30. The interconnect pattern structure of claim 29, wherein said pseudo interconnect pattern has a width substantially equal to a width of a majority of said actual interconnect pattern. 반도체 웨이퍼 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 상호 접속 패턴은 반도체 웨이퍼 위에 제공되는 실제 상호 접속 패턴과 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 구조.In an interconnect pattern structure provided on a semiconductor wafer, the interconnect pattern includes a real interconnect pattern provided on a semiconductor wafer and a pseudo interconnect pattern having a width substantially equal to the width of a majority of the actual interconnect pattern; The pseudo interconnect pattern is provided in an area having an actual interconnect pattern density lower than an average density of the entire actual interconnect pattern provided on the semiconductor wafer such that the region is from one quarter to four times the average density. An interconnect pattern structure having a total density of both the actual interconnect pattern and the pseudo interconnect pattern within a range between. 제33항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 구조.34. The interconnect pattern structure of claim 33, wherein said region comprises a spatial region in which no actual interconnect pattern is formed. 제33항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 구조.34. The interconnect pattern structure of claim 33, wherein said region comprises a scribe line region. 반도체 웨이퍼 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 상호 접속 패턴은 반도체 웨이퍼 위에 실제 상호 접속 패턴과 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 형성 방법.10. An interconnect pattern structure provided on a semiconductor wafer, wherein the interconnect pattern includes an actual interconnect pattern and a pseudo interconnect pattern on the semiconductor wafer, and the pseudo interconnect pattern is the actual interconnect pattern provided on the semiconductor wafer. Provided in an area having an actual interconnect pattern density lower than an average density of the whole, such that the area is within a range of one quarter to four times the average density of the actual interconnect pattern and the pseudo interconnect pattern. A method of forming an interconnect pattern having a total density. 제36항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 구조.37. The interconnect pattern structure of claim 36, wherein said region comprises a spatial region in which no actual interconnect pattern is formed. 제36항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 구조.37. The interconnect pattern structure of claim 36, wherein said region comprises a scribe line region. 제36항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 가지는 상호 접속 패턴 구조.37. The interconnect pattern structure of claim 36, wherein the pseudo interconnect pattern has a width substantially equal to a width of a majority of the actual interconnect pattern. 반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 제1형식의 칩 상에 제공되는 실제 상호 접속 패턴과 상기 제2형식의 칩상에 제공되는 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도와 실질적으로 동일한 밀도를 갖는 상호 접속 패턴 구조.An interconnect pattern structure provided on a chip of a first type and a chip of a second type provided on a semiconductor wafer, wherein the actual interconnect pattern provided on the chip of the first type and the chip of the second type are provided. A pseudo interconnect pattern, wherein the pseudo interconnect pattern is provided on at least a contiguous area of the chip of the second type adjacent to the chip of the first type, such that the contiguous area is adjacent to the chip of the second type. An interconnect pattern structure having a density substantially equal to an average density of the actual interconnect patterns provided on the chip of the first type. 제40항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 구조.41. The interconnect pattern structure of claim 40, wherein the chip of the first type is a real chip and the chip of the second type is a test device group chip. 제40항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사칩인 상호 접속 패턴 구조.41. The interconnect pattern structure of claim 40, wherein the chip of the first type is a real chip and the chip of the second type is a pseudo chip. 제40항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체 영역 상에 제공되는 상호 접속 패턴 구조.41. The interconnect pattern structure of claim 40, wherein said pseudo interconnect pattern is provided over an entire area of a chip of said second type. 제40항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 구조.41. The structure of claim 40 wherein the pseudo interconnect pattern is selectively provided only on the adjacent region of the chip of the second type adjacent to the chip of the first type. 제40항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 구조.41. The interconnect pattern structure of claim 40, wherein said pseudo interconnect pattern has a width substantially equal to a width of a majority of said actual interconnect pattern. 반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 제1형식의 칩 상에 제공되는 실제 상호 접속 패턴과 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상기 제2형식의 칩상에 제공되는 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩 상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 의사 상호 접속 패턴의 밀도를 갖는 상호 접속 패턴 구조.An interconnect pattern structure provided on a chip of a first type and a chip of a second type provided on a semiconductor wafer, wherein the majority of the actual interconnect pattern and the actual interconnect pattern provided on the chip of the first type. A pseudo interconnect pattern provided on the second type of chip having a width substantially equal to the width, wherein the pseudo interconnect pattern is on at least an adjacent region of the second type of chip adjacent to the first type of chip. The pseudo interconnect within a range between one quarter and four times the average density of the actual interconnection pattern provided on the first type of chip adjacent to the second type of chip. An interconnect pattern structure having a density of interconnect patterns. 제46항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 구조.47. The interconnect pattern structure of claim 46, wherein the chip of the first type is a real chip and the chip of the second type is a test device group chip. 제46항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩인 상호 접속 패턴 구조.47. The interconnect pattern structure of claim 46, wherein the first type of chip is a real chip and the second type of chip is a pseudo chip. 제46항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체 영역 상에 제공되는 상호 접속 패턴 구조.47. The interconnect pattern structure of claim 46, wherein said pseudo interconnect pattern is provided over an entire area of a chip of said second type. 제46항에 있어서, 상기 의사 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 구조.47. The structure of claim 46, wherein the pseudo connection pattern is selectively provided only on the adjacent region of the chip of the second type adjacent to the chip of the first type. 반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 제1형식의 칩 상에 제공되는 실제 상호 접속 패턴과 상기 제2형식의 칩 상에 제공되는 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩 상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 의사 상호 접속 패턴의 밀도를 갖는 상호 접속 패턴 구조.An interconnect pattern structure provided on a chip of a first type and a chip of a second type provided on a semiconductor wafer, wherein the actual interconnect pattern provided on the chip of the first type and the chip of the second type are provided. A pseudo interconnect pattern provided, wherein the pseudo interconnect pattern is provided on at least a contiguous area of the chip of the second type adjacent to the chip of the first type such that the contiguous area is provided to the chip of the second type. An interconnect pattern structure having a density of said pseudo interconnect pattern in a range of between one quarter and four times the average density of said actual interconnect pattern provided on an adjacent first type of chip. 제51항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 구조.52. The interconnect pattern structure of claim 51, wherein said first type of chip is a real chip and said second type of chip is a test device group chip. 제51항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩인 상호 접속 패턴 구조.52. The interconnect pattern structure of claim 51, wherein said first type of chip is a real chip and said second type of chip is a pseudo chip. 제51항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체 영역 상에 제공되는 상호 접속 패턴 구조.53. The interconnect pattern structure of claim 51, wherein said pseudo interconnect pattern is provided over an entire area of a chip of said second type. 제51항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 구조.53. The structure of claim 51, wherein said pseudo interconnection pattern is selectively provided only on said adjacent region of said second type of chip adjacent to said first type of chip. 제51항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 구조.53. The interconnect pattern structure of claim 51, wherein said pseudo interconnect pattern has a width substantially equal to a width of a majority of said actual interconnect pattern. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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