KR970077372A

KR970077372A - 균일한 밀도를 갖는 상호 접속 패턴의 형성 방법

Info

Publication number: KR970077372A
Application number: KR1019970021250A
Authority: KR
Inventors: 겐지 우라
Original assignee: 가네꼬 히사시; 닛본덴기 가부시키가이샤
Priority date: 1996-05-23
Filing date: 1997-05-23
Publication date: 1997-12-12
Anticipated expiration: 2017-05-23
Also published as: JPH09311432A; JP2998832B2; KR100266761B1; TW402755B

Abstract

본 발명은 반도체 웨이퍼 위에 제공된 상호 접속 패턴 구조를 제공한다. 실제 상호 접속 패턴들 및 의사 상호 접속 패턴들은 반도체 웨이퍼 위에 제공된다. 의사 상호 접속 패턴들은 반도체 웨이퍼 위에 제공된 모든 실제 상호 접속 패턴들의 평균 밀도보다 더 낮은 밀도의 실제 상호 접속 패턴들을 갖는 영역에 제공되어, 상기 영역은 실제 상호 접속 패턴들과 의사 상호 접속 패턴들이 실질적으로 동일한 평균 밀도를 갖는다.

Description

균일한 밀도를 갖는 상호 접속 패턴의 형성 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 MOS전계효과 트랜지스터가 형성되어 있는 종래의 반도체 기판을 도시하는 단면 입면도.

Claims

반도체 웨이퍼 위에 상호 접속 패턴을 형성하는 방법에 있어서, 상기 반도체 웨이퍼 위에 실제 상호 접속 패턴(real interconnection patterns)과 의사 상호 접속 패턴(dummy interconnection patterns)을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도와 실질적으로 동일한 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도(total densities)를 갖는 상호 접속 패턴 형성 방법.
제1항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역(a space region)을 포함하는 상호 접속 패턴 형성 방법.
제1항에 있어서, 상기 영역은 스크라이브 라인 영역(a scribe line region)을 포함하는 상호 접속 패턴 형성 방법.
제1항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 형성 방법.
반도체 웨이퍼 위에 상호 접속 패턴을 형성하는 방법에 있어서, 상기 반도체 웨이퍼 위에 실제 상호 접속 패턴과 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 형성 방법.
제5항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 형성 방법.
제5항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 형성 방법.
반도체 웨이퍼 위에 상호 접속 패턴을 형성하는 방법에 있어서, 상기 반도체 웨이퍼 위에 실제 상호 접속 패턴과 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 형성 방법.
제8항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 형성 방법.
제8항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 형성 방법.
제8항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 형성 방법.
반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩 위에 제공되는 상호 접속 패턴을 형성하는 방법에 있어서, 상기 제1형식의 칩 상에 실제 상호 접속 패턴을 제공하고 상기 제2형식의 칩 상에 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도와 실질적으로 동일한 밀도를 갖는 상호 접속 패턴 형성 방법.
제12항에 있어서, 상기 제1형식의 칩은 실제 칩(real chips)이고 상기 제2형식의 칩은 테스트 소자 그룹 칩(test element group chips)인 상호 접속 패턴 형성 방법.
제12항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩(dummy chips)인 상호 접속 패턴 형성 방법.
제12항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체영역 상에 제공되는 상호 접속 패턴 형성 방법.
제12항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 방법.
제12항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 형성 방법.
반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩위에 제공되는 상호 접속 패턴을 형성하는 방법에 있어서, 상기 제1형식의 칩 상에 실제 상호 접속 패턴을 제공하고 상기 제2형식의 칩 상에 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩 상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 의사 상호 접속 패턴의 밀도를 갖는 상호 접속 패턴 형성 방법.
제18항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 형성 방법.
제18항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩인 상호 접속 패턴 형성 방법.
제18항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체 영역 상에 제공되는 상호 접속 패턴 형성 방법.
제18항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 방법.
반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩위에 제공되는 상호 접속 패턴을 형성하는 방법에 있어서, 상기 제1형식의 칩 상에 실제 상호 접속 패턴을 제공하고 상기 제2형식의 칩 상에 의사 상호 접속 패턴을 제공하는 단계를 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 의사 상호 접속 패턴의 밀도를 갖는 상호 접속 패턴 형성 방법.
제23항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 형성 방법.
제23항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩인 상호 패턴 형성 방법.
제23항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체영역 상에 제공되는 상호 접속 패턴 형성 방법.
제23항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 방법.
제23항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 형성 방법.
반도체 웨이퍼 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 상호 접속 패턴 구조는 상기 반도체 웨이퍼 위에 제공되는 실제 상호 접속 패턴과 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도와 실질적으로 동일한 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 구조.
제29항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 구조.
제29항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 구조.
제29항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 구조.
반도체 웨이퍼 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 상호 접속 패턴은 반도체 웨이퍼 위에 제공되는 실제 상호 접속 패턴과 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 구조.
제33항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 구조.
제33항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 구조.
반도체 웨이퍼 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 상호 접속 패턴은 반도체 웨이퍼 위에 실제 상호 접속 패턴과 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 상기 반도체 웨이퍼 위에 제공되는 상기 실제 상호 접속 패턴 전체의 평균 밀도보다 낮은 실제 상호 접속 패턴 밀도를 갖는 영역에 제공되어, 상기 영역이 상기 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 실제 상호 접속 패턴과 상기 의사 상호 접속 패턴 모두의 총 밀도를 갖는 상호 접속 패턴 형성 방법.
제36항에 있어서, 상기 영역은 실제 상호 접속 패턴이 형성되어 있지 않은 공간 영역을 포함하는 상호 접속 패턴 구조.
제36항에 있어서, 상기 영역은 스크라이브 라인 영역을 포함하는 상호 접속 패턴 구조.
제36항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 가지는 상호 접속 패턴 구조.
반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 제1형식의 칩 상에 제공되는 실제 상호 접속 패턴과 상기 제2형식의 칩상에 제공되는 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도와 실질적으로 동일한 밀도를 갖는 상호 접속 패턴 구조.
제40항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 구조.
제40항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사칩인 상호 접속 패턴 구조.
제40항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체 영역 상에 제공되는 상호 접속 패턴 구조.
제40항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 구조.
제40항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 구조.
반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 제1형식의 칩 상에 제공되는 실제 상호 접속 패턴과 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상기 제2형식의 칩상에 제공되는 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩 상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 의사 상호 접속 패턴의 밀도를 갖는 상호 접속 패턴 구조.
제46항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 구조.
제46항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩인 상호 접속 패턴 구조.
제46항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체 영역 상에 제공되는 상호 접속 패턴 구조.
제46항에 있어서, 상기 의사 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 구조.
반도체 웨이퍼 상에 제공되는 제1형식의 칩과 제2형식의 칩 위에 제공되는 상호 접속 패턴 구조에 있어서, 상기 제1형식의 칩 상에 제공되는 실제 상호 접속 패턴과 상기 제2형식의 칩 상에 제공되는 의사 상호 접속 패턴을 포함하며, 상기 의사 상호 접속 패턴은 적어도 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 인접 영역 상에 제공되어, 상기 인접 영역이 상기 제2형식의 칩에 인접한 상기 제1형식의 칩 상에 제공되는 상기 실제 상호 접속 패턴의 평균 밀도의 4분의 1에서 4배 사이의 범위 내에서 상기 의사 상호 접속 패턴의 밀도를 갖는 상호 접속 패턴 구조.
제51항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 테스트 소자 그룹 칩인 상호 접속 패턴 구조.
제51항에 있어서, 상기 제1형식의 칩은 실제 칩이고 상기 제2형식의 칩은 의사 칩인 상호 접속 패턴 구조.
제51항에 있어서, 상기 의사 상호 접속 패턴은 상기 제2형식의 칩의 전체 영역 상에 제공되는 상호 접속 패턴 구조.
제51항에 있어서, 상기 의사 상호 접속 패턴은 단지 상기 제1형식의 칩에 인접한 상기 제2형식의 칩의 상기 인접 영역 상에만 선택적으로 제공되는 상호 접속 패턴 형성 구조.
제51항에 있어서, 상기 의사 상호 접속 패턴은 상기 실제 상호 접속 패턴의 대다수의 폭과 실질적으로 동일한 폭을 갖는 상호 접속 패턴 구조.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.