MC2321A1 - Multiplicateur analogique a mosfet - Google Patents
Multiplicateur analogique a mosfetInfo
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Description
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La présente invention concerne un multiplicateur analogique à transistors à effet de champ MOS, ou MOSFET, à résistance variable et, plus particulièrement un multiplicateur analogique à MOSFET à résistance variable utilisant un moyen linéaire de MOSFET à résistance variable qui inclut deux MOSFET pour enlever du MOSFET le courant non linéaire, en améliorant ainsi considérablement la précision du multiplicateur .
Depuis peu, dans le cadre du développement de la technologie de l'Intégration à Très Grande Echelle (ou VLSI), il est apparu un besoin d'introduire la technologie d'intégration non seulement dans des systèmes numériques mais également dans des systèmes analogiques. Ainsi, la technologie numérique est utilisée, par exemple, dans des ordinateurs et aussi dans un nouveau domaine susceptible d'accomplir soit une humanisation soit une utilisation d'un réseau neural de techniques de communication entre des systèmes commandés à distance ou entre des liaisons d'utilisateurs. Dans ces circonstances, il apparaît des limites dans le système numérique de la technologie VLSI de l'art antérieur, tant dans un sens classique, du point de vue de l'algorithme, que d'un point de vue de réalisation simulée, c'est-à-dire une liaison réelle depuis l'extérieur. Pour le processus de multiplication, qui est basé sur une procédure qui utilise une technologie VLSI, il apparaît des problèmes car il faut augmenter de façon considérable les dimensions des microplaquettes nécessaires et la vitesse opérationnelle du système prévue pour réaliser l'opération de synchronisation du système est limitée.
De plus, la technologie des circuits intégrés analogiques rencontre des difficultés pour réaliser la technologie VLSI en raison de sa précision restreinte et de la difficulté de conception des systèmes.
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Par conséquent, c'est un but de la présente invention que de résoudre les problèmes indiqués ci-dessus et de réaliser un multiplicateur analogique à MOSFET qui réalise la fonction précise de 5 multiplication opérationnelle en utilisant aussi bien la technologie VLSI, qui présente l'avantage d'être un système numérique, et un nouveau système à intégrer analogique.
C'est un autre but de la présente invention que 10 de réaliser un type hybride analogique-numérique de synapse neurale artificielle afin de réaliser un schéma destiné à une nouvelle génération de technologie des ordinateurs.
Ces buts sont atteints grâce aux particularités 15 de l'invention qui présente quatre aspects.
Selon un premier aspect, l'invention concerne un multiplicateur analogique à MOSFET caractérisé en ce qu'il comprend :
un moyen linéaire MOSFET à résistance variable 20 prévu pour faire varier de façon linéaire le courant de sortie I en fonction d'une entrée symétrique de tension provenant de sources de tension V2 et -V2 et d'une tension d'entrée provenant d'une source d'entrée de tension VI associée de façon fonctionnelle à ladite 25 tension d'entrée symétrique provenant desdites sources de tension V2 et -V2, ledit moyen linéaire MOSFET à résistance variable comprenant un noeud A pour fournir ledit courant I de sortie à variation linéaire; et un ensemble amplificateur opérationnel destiné à 30 amplifier ledit courant I de sortie à variation linéaire, ledit ensemble amplificateur opérationnel incluant un amplificateur opérationnel U comprenant une borne d'entrée à inversion reliée audit noeud A dudit moyen linéaire de MOSFET, une borne d'entrée sans 35 inversion reliée à la masse, et une borne de sortie,
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ledit ensemble amplificateur opérationnel
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incluant en outre un élément de rétroaction Z relié entre ladite borne d'entrée à inversion et ladite borne de sortie dudit amplificateur opérationnel U.
De préférence, le moyen linéaire de MOSFET inclut un MOSFET Q1 comprenant une électrode de source, reliée audit noeud À du moyen linéaire de MOSFET, une électrode de grille, reliée à ladite source de tension VI, et une électrode de drain reliée à ladite source de tension V2; et un MOSFET Q2 comprenant une électrode de drain, reliée audit noeud A, une électrode de grille et une électrode de source, ces deux dernières électrodes étant reliées entre elles et à ladite tension de source -V2.
Lesdits MOSFET Q1 et Q2 peuvent alors être des MOSFET en mode à déplétion.
Par ailleurs, le multiplicateur peut comprendre un MOSFET Q3 interposé de façon fonctionnelle entre ledit noeud A dudit moyen linéaire de MOSFET et ladite borne d'entrée à inversion dudit amplificateur opérationnel U dudit ensemble amplificateur opérationnel,
ledit MOSFET Q3 comprenant en outre une électrode de grille prévue pour recevoir le signal d'entrée d'un état neural de façon que ledit MOSFET Q3 agisse, en utilisation, comme circuit hybride de synapse neurale lorsqu'il reçoit ledit signal d'entrée dudit état neural par ladite électrode de grille dudit MOSFET Q3.
Le multiplicateur peut aussi comprendre en outre: un MOSFET Q4 interposé de façon fonctionnelle entre ladite tension de source V2 et ledit moyen linéaire MOSFET à résistance variable afin de recevoir ladite tension d'entrée provenant de ladite source de tension V2; et
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un MOSFET Q5 interposé de façon fonctionnelle entre ladite source de tension -V2 et ledit moyen linéaire MOSFET à résistance variable pour recevoir ladite tension d'entrée provenant de ladite source de 5 tension -V2,
chacun desdits MOSFET Q4 et Q5 comportant une électrode de grille, celles-ci étant reliées entre elles pour permettre à un signal d'entrée d'un état neural d'être introduit à travers elles de sorte que 10 chacun desdits MOSFET Q4 agisse, en utilisation, en tant que circuit hybride de synapse neurale lorsqu'il reçoit ledit signal d'entrée dudit état neural par l'électrode de grille respective de chacun desdits MOSFET Q4 et Q5.
15 Selon un deuxième aspect, l'invention concerne un multiplicateur analogique à MOSFET, caractérisé en ce qu'il comprend un moyen linéaire de MOSFET à résistance variable qui comprend :
20 un MOSFET Q1 comprenant une électrode de grille reliée à une source de tension VI, une électrode de drain reliée à une source de tension V2 et une électrode de source;
un MOSFET Q2 comprenant une électrode de source 25 et une électrode de grille reliées en commun à une source de tension -V2, et une électrode de drain, lesdites sources de tension V2 et -V2 fournissant des tensions d'entrée symétriques en utilisation et ladite électrode de source dudit MOSFET Q1 et ladite électrode 30 de drain dudit MOSFET Q2 étant reliées à un noeud A qui fournit, en utilisation, un courant à variation linéaire I;
un ensemble amplificateur opérationnel qui inclut un amplificateur opérationnel U destiné à amplifier 35 ledit courant de sortie I à variation linéaire et incluant une borne d'entrée à inversion reliée audit
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premier noeud A dudit moyen linéaire MOSFET à résistance variable et une borne d'entrée sans inversion reliée à la masse, et une borne de sortie; et un élément de rétroaction Z relié à ladite borne d'entrée à inversion et à ladite borne de sortie, ladite borne de sortie fournissant, en utilisation, une tension Vo.
Ce multiplicateur peut comprendre en outre: un MOSFET Q3 interposé de façon fonctionnelle entre ledit noeud A et ladite borne d'entrée à inversion dudit amplificateur opérationnel U dudit élément amplificateur opérationnel, ledit MOSFET Q3 comportant une électrode de grille afin de permettre d'entrer par celle-ci un signal d'entrée dans l'état neural.
Le multiplicateur peut par ailleurs comprendre en outre :
un MOSFET Q4 interposé de façon fonctionnelle entre ladite source de tension V2 et ladite électrode de drain dudit MOSFET Q1 dudit moyen linéaire MOSFET à résistance variable; et un MOSFET Q5 interposé de façon fonctionnelle entre ladite source de tension -V2 et lesdites électrodes de source et de grille dudit MOSFET Q2,
lesdites électrodes de grille desdits MOSFET Q4 et Q5 étant reliées entre elles afin de permettre d'entrer par celles-ci un signal d'entrée d'un état neural.
Lesdits MOSFET Q1 et Q2 peuvent, ici aussi, être des MOSFET à mode de déplétion.
Selon un troisième aspect, l'invention concerne un multiplicateur analogique à MOSFET, caractérisé en ce qu'il comprend:
un MOSFET Q1 comprenant une électrode de grille reliée à une source de tension VI, une électrode de
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drain reliée à une source de tension V2 et une électrode de source;
un MOSFET Q2 comprenant une électrode de source et une électrode de grille reliées en commun à une 5 source de tension -V2, et une électrode de drain, lesdites sources de tension V2 et -V2 fournissant des tensions d'entrée symétriques en utilisation et ladite électrode de source dudit MOSFET Q1 et ladite électrode de drain dudit MOSFET Q2 étant reliées à un noeud A qui 10 fournit, en utilisation, un courant à variation linéaire I pour définir un moyen linéaire de MOSFET à résistance variable;
un amplificateur opérationnel U destiné à amplifier ledit courant de sortie I à variation 15 linéaire et incluant une borne d'entrée à inversion reliée audit premier noeud A dudit moyen linéaire MOSFET à résistance variable et une borne d'entrée sans inversion reliée à la masse, et une borne de sortie; et un élément de rétroaction Z relié à ladite borne 20 d'entrée à inversion et à ladite borne de sortie pour définir un ensemble amplificateur opérationnel pour fournir, en utilisation, une tension Vo; et un MOSFET Q3 interposé de façon fonctionnelle entre ledit noeud A et ladite borne d'entrée à 25 inversion dudit amplificateur opérationnel U, ledit MOSFET Q3 comprenant une électrode de grille pour permettre d'entrer par celle-ci un signal d'entrée d'un état neural.
Dans ce cas aussi, lesdits MOSFET Q1 et Q2 30 peuvent être des MOSFET en mode de déplétion.
Selon un quatrième aspect, l'invention concerne un multiplicateur analogique à MOSFET, caractérisé en ce qu'il comprend:
un MOSFET Q1 comprenant une électrode de grille 35 reliée à une source de tension VI, une électrode de
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drain reliée à une source de tension V2 et une électrode de source;
un MOSFET Q2 comprenant une électrode de source et une électrode de grille reliées en commun à une 5 source de tension -V2, et une électrode de drain, lesdites sources de tension V2 et -V2 fournissant des tensions d'entrée symétriques en utilisation et ladite électrode de source dudit MOSFET Q1 et ladite électrode de drain dudit MOSFET Q2 étant reliées à un noeud A qui 10 fournit, en utilisation, un courant à variation linéaire I pour définir un moyen linéaire de MOSFET à résistance variable;
un amplificateur opérationnel U destiné à amplifier ledit courant de sortie I à variation 15 linéaire et incluant une borne d'entrée à inversion reliée audit premier noeud A dudit moyen linéaire MOSFET à résistance variable et une borne d'entrée sans inversion reliée à la masse, et une borne de sortie; et un élément de rétroaction Z relié à ladite borne 20 d'entrée à inversion et à ladite borne de sortie pour définir un ensemble amplificateur opérationnel pour fournir, en utilisation, une tension Vo; et un MOSFET Q4 interposé de façon fonctionnelle entre ladite source de tension V2 et ladite électrode 25 de drain dudit MOSFET Q1 dudit moyen linéaire MOSFET à résistance variable; et un MOSFET Q5 interposé de façon fonctionnelle entre ladite source -V2 et lesdites électrodes de source et de grille dudit MOSFET Q2, 3 0 lesdites électrodes de grille desdits MOSFET Q4
et Q5 étant reliées entre elles pour permettre d'entrer par celles-ci un signal d'entrée d'un état neural.
Dans ce cas également, lesdits MOSFET Q1 et Q2 peuvent être des MOSFET en mode à déplétion. 35 Les buts mentionnés doivent être considérés comme représentant simplement quelques unes des
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particularités et applications les plus pertinentes de l'invention. De nombreux autres résultats intéressants peuvent être obtenus en appliquant d'une manière différente l'invention décrite ou en modifiant 5 l'invention en restant à l'intérieur du cadre de la description. Par conséquent, en complément au cadre de l'invention défini par les revendications, d'autres buts ainsi qu'une compréhension plus complète de l'invention ressortiront tant de la description 10 sommaire que de la description détaillée qui suivent du mode de réalisation préféré considéré en liaison avec les dessins annexés.
Les particularités les plus pertinentes et les plus importantes de la présente invention ont été 15 indiquées ci-dessus afin que la description détaillée de l'invention qui suit puisse être mieux comprise et que la présente contribution à l'art puisse être appréciée de façon complète. L'homme de l'art peut comprendre que la conception et le mode de réalisation 20 spécifiques décrits ici peuvent être utilisés directement comme bases pour réaliser d'autres structures afin de mettre en oeuvre les mêmes buts de la présente invention. L'homme de l'art peut réaliser que de telles structures équivalentes ne s'écartent pas 25 de l'esprit et du cadre de la présente invention, tels qu'ils sont décrits dans les revendications.
En vue d'une meilleure compréhension de la nature et des buts de l'invention, on se référera à la description détaillée qui suit, prise en liaison avec 30 les dessins annexés dans lesquels :
la Fig. 1À est une représentation symbolique d'un MOSFET;
la Fig. 1B illustre un circuit équivalent dans une région sans saturation du MOSFET; 35 la Fig. 2 illustre un circuit de principe conforme à la présente invention;
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la Fig. 3 illustre un circuit d'un multiplicateur analogique à MOSFET conforme à la présente invention;
la Fig. 4 illustre un premier mode de réalisation de la présente invention; et 5 la Fig. 5 illustre un deuxième mode de réalisation de la présente invention.
Des références numériques et alphabétiques similaires désignent des éléments similaires dans les diverses vues du dessin.
10 La Fig. 1À est une représentation symbolique d'un
MOSFET comprenant une électrode de grille, une électrode de source et une électrode de drain.
La Fig. 1B représente un circuit équivalent d'un MOSFET dans une zone non saturée, dans laquelle les 15 caractéristiques du courant de drain de la zone de résistance peuvent être exprimées par les équations suivantes :
I = Cox.W.u . rV^dsl (1)
L 2
20 R = 1 (2)
(Cox.W. jx)/L . (Vgs - Vt)
Où /u : mobilité du porteur de majorité.
Cox : capacité de grille par surface unitaire
L : longueur du canal
25 W : largeur du canal (direction perpendiculaire à
L) .
Vds : tension entre électrode de drain et l'électrode de source.
Vgs : tension entre électrode de grille et 30 électrode de source►
Vt : tension de seuil.
La Fig. 2 est une vue schématique de la présente invention dans laquelle, afin d'éliminer de l'équation 1 la composante non linéaire de courant, deux MOSFET Q1 35 et Q2 (qui sont du type à déplétion) sont utilisés comme représenté, l'électrode de source du MOSFET Q1 étant reliée à l'électrode de drain du MOSFET Q2 pour
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fournir un courant I à partir de cette connexion. L'électrode de grille du MOSFET Q1 est reliée à une source de tension VI en vue d'une entrée opérationnelle et son électrode de drain est reliée à une tension de 5 source V2 en vue d'une entrée opérationnelle, respectivement, afin d'amener le courant II à passer du côté de la source de tension V2 vers le MOSFET Q1. L'électrode de source du MOSFET Q2 est reliée à la tension de source -V2 en vue d'une entrée 10 opérationnelle et elle est également reliée à l'électrode de grille de ce dernier pour amener un courant 12 à passer du MOSFET Q2 vers le côté de la source de tension -V2. Comme on le comprendra clairement, les tensions V2 et -V2 fournissent 15 simultanément des tensions d'entrée symétriques aux MOSFET Q1 et Q2.
Par conséquent, les caractéristiques liant la tension et le courant du MOSFET Q1 sont représentées de la façon suivante :
20 II = (Cox.W./n)/L [(Vgs - Vt) Vds - V2 ds/2] (3) et, la caractéristique liant la tension et le courant du MOSFET Q2 est donnée par l'équation suivante: 12 = (Cox.W./u)/L [(- Vt) Vds - V2 ds/2] (4).
Par conséquent, la relation qui en résulte entre 25 la tension et le courant peut être calculée de la façon suivante en utilisant les équations (3) et (4) : I = Il - 12
= (Cox.W.ji)/L [Vgs.Vds]
= a.Vgs.Vds ... (5)
30 où, a = (Cox.W./i)/L.
On comprend d'après ce qui précède que le terme quadratique est éliminé des résultats.
La Fig. 3 illustre un circuit de multiplicateur analogique à MOSFET conforme à la présente invention. 35 Dans le moyen linéaire à MOSFET 20 à résistance variable représenté au dessin, l'électrode de grille du
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MOSFET Q1 est reliée à une source de tension VI en vue d'une entrée opérationnelle et son électrode de drain, qui est une borne d'entrée, est reliée à une source de tension V2 en vue d'une entrée opérationnelle, 5 respectivement- L'électrode de source du MOSFET Q2, qui est l'autre borne d'entrée, est reliée à la source de tension -V2 en vue d'une entrée opérationnelle et elle est reliée à l'électrode de grille de ce transistor. L'électrode de source du MOSFET Q1 est reliée à 10 l'électrode de drain du MOSFET Q2, la connexion entre elles, c'est-à-dire le noeud A, est reliée à une borne d'entrée de l'amplificateur opérationnel U d'une ensemble amplificateur opérationnel' 10. Une borne d'entrée sans inversion de l'amplificateur opérationnel 15 U est reliée à la masse et une borne de sortie de celui-ci est reliée par un élément de rétroaction Z à sa borne d'entrée à inversion, dont la description opérationnelle sera faite ultérieurement.
En se référant au dessin, la valeur de la tension 20 de sortie Vo, résultant du passage des courants respectifs II et 12 à travers les MOSFET Q1 et Q2 et l'élément de rétroaction Z, est proportionnelle au produit des tensions d'entrée provenant des sources de tension VI (Vgs) et V2 (Vds), respectivement. Les 25 résultats d'une telle fonction opérationnelle peuvent être obtenus, en utilisant une particularité linéaire primaire du MOSFET, par un circuit simple et nouveau qui se distingue nettement du circuit de l'art antérieur.
30 La Fig. 4 illustre un premier mode de réalisation de la présente invention dans lequel, en liaison avec la Fig. 3, un MOSFET Q3 est relié entre les moyens linéaires MOSFET 20 à résistance variable et la borne d'entrée à inversion de l'amplificateur opérationnel U 35 de l'élément amplificateur opérationnel 10, de façon à entrer le signal d'état neural par son électrode de
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grille. Selon le mode de réalisation mentionné ci-dessus, si la tension d'entrée de la source de tension V2 du moyen linéaire à MOSFET 20 est établie à un niveau prédéterminé et que la tension d'entrée de la 5 source de tension VI fonctionne comme pondération de synapse d'un réseau neural, on peut obtenir en fonctionnement un nouveau circuit réalisant une structure de base d'un réseau hybride de synapse neurale qui mémorise l'état neural sous des formes 10 électriques en utilisant un condensateur de rétroaction, non représenté.
La Fig. 5 représente un deuxième mode de réalisation de la présente invention. En liaison avec la Fig. 3, les MOSFET Q4 et Q5 sont interposés de façon 15 fonctionnelle entre les sources de tension V2 et -V2, et le moyen linéaire à MOSFET 20 afin de recevoir les sources de tension V2 et -V2, respectivement, et leurs électrodes de grilles sont reliées entre elles, ce qui permet d'entrer par celles-ci le signal d'entrée de 20 l'état neural. Par conséquent, si aucun signal d'entrée n'est appliqué, le courant de consommation existant aux MOSFET Q1 et Q2 peut être éliminé. Selon le deuxième mode de réalisation de la présente invention décrit ci-dessus, on réalise donc un autre réseau nouveau à 25 synapse neurale permettant de minimiser la consommation d'énergie, ce qui est nécessaire pour le caractère hautement intégré du système.
Comme décrit ci-dessus, on peut obtenir selon l'invention des résultats opérationnels simples et 30 précis en utilisant les caractéristiques linéaires primaires des MOSFET. On peut également réaliser un nouveau réseau de synapse neurale qui, bien qu'il utilise quelques MOSFET, permet cependant d'obtenir un fonctionnement complètement asynchrone, à haute vitesse 35 de temps de traitement.
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Bien que l'invention ait été décrite dans son mode de réalisation préféré avec un certain degré de détail, l'homme de l'art comprendra que la présente description du mode de réalisation préféré n'a été 5 effectuée qu'à titre d'exemple et que de nombreuses modifications des détails de structure, de combinaisons et d'arrangements des éléments peuvent être apportés sans s'écarter de l'esprit et du cadre de l'invention.
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Claims (13)
1. Multiplicateur analogique à MOSFET caractérisé en ce qu'il comprend :
un moyen linéaire MOSFET à résistance variable prévu pour faire varier de façon linéaire le courant de sortie (I) en fonction d'une entrée symétrique de tension provenant de sources de tension (V2) et (-V2) et d'une tension d'entrée provenant d'une source d'entrée de tension (VI) associée de façon fonctionnelle à ladite tension d'entrée symétrique provenant desdites sources de tension (V2) et (-V2), ledit moyen linéaire MOSFET à résistance variable comprenant un noeud A pour fournir ledit courant (I) de sortie à variation linéaire; et un ensemble amplificateur opérationnel destiné à amplifier ledit courant (I) de sortie à variation linéaire, ledit ensemble amplificateur opérationnel incluant un amplificateur opérationnel (U) comprenant une borne d'entrée à inversion reliée audit noeud A dudit moyen linéaire de MOSFET, une borne d'entrée sans inversion reliée à la masse, et une borne de sortie,
ledit ensemble amplificateur opérationnel incluant en outre un élément de rétroaction (Z) relié entre ladite borne d'entrée à inversion et ladite borne de sortie dudit amplificateur opérationnel (U).
2. Multiplicateur selon la revendication l caractérisé en ce que le moyen linéaire de MOSFET inclut un MOSFET (Ql) comprenant une électrode de source, reliée audit noeud A du moyen linéaire de MOSFET, une électrode de grille, reliée à ladite source de tension (VI), et une électrode de drain reliée à ladite source de tension (V2); et un MOSFET (Q2) comprenant une électrode de drain, reliée audit noeud A, une électrode de grille et une électrode de source, ces deux dernières électrodes
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étant reliées entre elles et à ladite tension de source (-V2).
3. Multiplicateur analogique à MOSFET selon la revendication 2,caractérisé en ce que
5 lesdits MOSFET (Ql) et (Q2) sont des MOSFET en mode à déplétion.
4. Multiplicateur selon la revendication 1 caractérisé en ce qu'il comprend un MOSFET (Q3) interposé de façon fonctionnelle 10 entre ledit noeud A dudit moyen linéaire de MOSFET et ladite borne d'entrée à inversion dudit amplificateur opérationnel (U) dudit ensemble amplificateur opérationnel,
ledit MOSFET (Q3) comprenant en outre une 15 électrode de grille prévue pour recevoir le signal d'entrée d'un état neural de façon que ledit MOSFET (Q3) agisse, en utilisation, comme circuit hybride de synapse neurale lorsqu'il reçoit ledit signal d'entrée dudit état neural par ladite électrode de grille dudit 20 MOSFET (Q3).
5. Multiplicateur selon la revendication 1 caractérisé en ce qu'il comprend en outre :
un MOSFET (Q4) interposé de façon fonctionnelle entre ladite tension de source (V2) et ledit moyen 25 linéaire MOSFET à résistance variable afin de recevoir ladite tension d'entrée provenant de ladite source de tension (V2); et un MOSFET (Q5) interposé de façon fonctionnelle entre ladite source de tension (-V2) et ledit moyen 30 linéaire MOSFET à résistance variable pour recevoir ladite tension d'entrée provenant de ladite source de tension (-V2),
chacun desdits MOSFET (Q4) et (Q5) comportant une électrode de grille, celles-ci étant reliées entre 35 elles pour permettre à un signal d'entrée d'un état neural d'être introduit à travers elles de sorte que
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chacun desdits MOSFET (Q4) agisse, en utilisation, en tant que circuit hybride de synapse neurale lorsqu'il reçoit ledit signal d'entrée dudit état neural par l'électrode de grille respective de chacun desdits MOSFET (Q4) et (Q5).
6. Multiplicateur analogique à MOSFET, caractérisé en ce qu'il comprend un moyen linéaire de MOSFET à résistance variable qui comprend :
un MOSFET (Ql) comprenant une électrode de grille reliée à une source de tension (VI), une électrode de drain reliée à une source de tension (V2) et une électrode de source;
un MOSFET (Q2) comprenant une électrode de source et une électrode de grille reliées en commun à une source de tension (-V2), et une électrode de drain, lesdites sources de tension (V2) et (-V2) fournissant des tensions d'entrée symétriques en utilisation et ladite électrode de source dudit MOSFET (Ql) et ladite électrode de drain dudit MOSFET (Q2) étant reliées à un noeud À qui fournit, en utilisation, un courant à variation linéaire (I);
un ensemble amplificateur opérationnel qui inclut un amplificateur opérationnel (U) destiné à amplifier ledit courant de sortie (I) à variation linéaire et incluant une borne d'entrée à inversion reliée audit premier noeud À dudit moyen linéaire MOSFET à résistance variable et une borne d'entrée sans inversion reliée à la masse, et une borne de sortie; et un élément de rétroaction (Z) relié à ladite borne d'entrée à inversion et à ladite borne de sortie, ladite borne de sortie fournissant, en utilisation, une tension (Vo).
7. Multiplicateur analogique à MOSFET selon la revendication 6 caractérisé en ce qu'il comprend en outre :
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un MOSFET (Q3) interposé de façon fonctionnelle entre ledit noeud À et ladite borne d'entrée à inversion dudit amplificateur opérationnel (U) dudit élément amplificateur opérationnel, ledit MOSFET (Q3) comportant une électrode de grille afin de permettre d'entrer par celle-ci un signal d'entrée dans l'état neural.
8. Multiplicateur analogique à MOSFET selon la revendication 6, caractérisé en ce qu'il comprend en outre :
un MOSFET (Q4) interposé de façon fonctionnelle entre ladite source de tension (V2) et ladite électrode de drain dudit MOSFET (Ql) dudit moyen linéaire MOSFET à résistance variable; et un MOSFET (Q5) interposé de façon fonctionnelle entre ladite source de tension (-V2) et lesdites électrodes de source et de grille dudit MOSFET (Q2),
lesdites électrodes de grille desdits MOSFET (Q4) et (Q5) étant reliées entre elles afin de permettre d'entrer par celles-ci un signal d'entrée d'un état neural.
9. Multiplicateur analogique à MOSFET selon la revendication 6 caractérisé en ce que lesdits MOSFET (Ql) et (Q2) sont des MOSFET à mode de déplétion.
10. Multiplicateur analogique à MOSFET, caractérisé en ce qu'il comprend:
un MOSFET (Ql) comprenant une électrode de grille reliée à une source de tension (VI), une électrode de drain reliée à une source de tension (V2) et une électrode de source;
un MOSFET (Q2) comprenant une électrode de source et une électrode de grille reliées en commun à une source de tension (-V2), et une électrode de drain, lesdites sources de tension (V2) et (-V2) fournissant des tensions d'entrée symétriques en utilisation et
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ladite électrode de source dudit MOSFET (Ql) et ladite électrode de drain dudit MOSFET (Q2) étant reliées à un noeud A qui fournit, en utilisation, un courant à variation linéaire (I) pour définir un moyen linéaire 5 de MOSFET à résistance variable;
un amplificateur opérationnel (U) destiné à amplifier ledit courant de sortie (I) à variation linéaire et incluant une borne d'entrée à inversion reliée audit premier noeud A dudit moyen linéaire 10 MOSFET à résistance variable et une borne d'entrée sans inversion reliée à la masse, et une borne de sortie; et un élément de rétroaction (Z) relié à ladite borne d'entrée à inversion et à ladite borne de sortie pour définir un ensemble amplificateur opérationnel 15 pour fournir, en utilisation, une tension (Vo); et un MOSFET (Q3) interposé de façon fonctionnelle entre ledit noeud A et ladite borne d'entrée à inversion dudit amplificateur opérationnel (U), ledit MOSFET (Q3) comprenant une électrode de grille pour 20 permettre d'entrer par celle-ci un signal d'entrée d'un état neural.
11. Multiplicateur analogique à MOSFET selon la revendication 10, caractérisé en ce que lesdits MOSFET (Ql) et (Q2) sont des MOSFET en 25 mode de déplétion.
12. Multiplicateur analogique à MOSFET, caractérisé en ce qu'il comprend:
un MOSFET (Ql) comprenant une électrode de grille reliée à une source de tension (VI), une électrode de 30 drain reliée à une source de tension (V2) et une électrode de source;
un MOSFET (Q2) comprenant une électrode de source et une électrode de grille reliées en commun à une source de tension (-V2), et une électrode de drain, 35 lesdites sources de tension (V2) et (-V2) fournissant des tensions d'entrée symétriques en utilisation et
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ladite électrode de source dudit MOSFET (Ql) et ladite électrode de drain dudit MOSFET (Q2) étant reliées à un noeud A qui fournit, en utilisation, un courant à variation linéaire (I) pour définir un moyen linéaire de MOSFET à résistance variable;
un amplificateur opérationnel (U) destiné à amplifier ledit courant de sortie (I) à variation linéaire et incluant une borne d'entrée à inversion reliée audit premier noeud A dudit moyen linéaire MOSFET à résistance variable et une borne d'entrée sans inversion reliée à la masse, et une borne de sortie; et un élément de rétroaction (Z) relié à ladite borne d'entrée à inversion et à ladite borne de sortie pour définir un ensemble amplificateur opérationnel pour fournir, en utilisation, une tension (Vo); et un MOSFET (Q4) interposé de façon fonctionnelle entre ladite source de tension (V2) et ladite électrode de drain dudit MOSFET (Ql) dudit moyen linéaire MOSFET à résistance variable; et un MOSFET (Q5) interposé de façon fonctionnelle entre ladite source (-V2) et lesdites électrodes de source et de grille dudit MOSFET (Q2),
lesdites électrodes de grille desdits MOSFET (Q4) et (Q5) étant reliées entre elles pour permettre d'entrer par celles-ci un signal d'entrée d'un état neural.
13. Multiplicateur analogique à MOSFET selon la revendication 12, caractérisé en ce que lesdits MOSFET (Ql) et (Q2) sont des MOSFET en mode à déplétion.
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