NL194524C - Method for manufacturing a thin film transistor. - Google Patents

Method for manufacturing a thin film transistor. Download PDF

Info

Publication number
NL194524C
NL194524C NL8503123A NL8503123A NL194524C NL 194524 C NL194524 C NL 194524C NL 8503123 A NL8503123 A NL 8503123A NL 8503123 A NL8503123 A NL 8503123A NL 194524 C NL194524 C NL 194524C
Authority
NL
Netherlands
Prior art keywords
semiconductor material
film
layer
source
impurities
Prior art date
Application number
NL8503123A
Other languages
Dutch (nl)
Other versions
NL8503123A (en
NL194524B (en
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of NL8503123A publication Critical patent/NL8503123A/en
Publication of NL194524B publication Critical patent/NL194524B/en
Application granted granted Critical
Publication of NL194524C publication Critical patent/NL194524C/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon

Landscapes

  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

1 1945241 194524

Werkwijze voor het vervaardigen van een dunne-filmtransistorMethod for manufacturing a thin film transistor

De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een dunne-laagtransistor, omvattende de volgende stappen: 5 - het afzetten van een dunne laag kristallijn halfgeleidermateriaal op een isolerend substraat; - het implanteren van ionen in de afgezette laag kristallijn halfgeleidermateriaal om kristallijn halfgeleidermateriaal om te zetten in amorf halfgeleidermateriaal; - het vormen van een laag isolerend materiaal op de laag halfgeleidermateriaal en het vormen van een poortelektrode op de laag isolerend materiaal; 10 - het inbrengen van doteringsstof voor het vormen van bron- en afvoergebieden in de laag halfgeleidermateriaal door het implanteren van ionen met gebruikmaking van een uit de poortelektrode en de laag isolerend materiaal gevormd masker; - het uitvoeren van een ontlaatbewerking voor het omzetten van het amorf halfgeleidermateriaal in kristallijn halfmateriaal en het elektrisch activeren van de doteringsstof voor het vormen van de bron- en afvoer- 15 gebieden.The invention relates to a method for manufacturing a thin-layer transistor, comprising the following steps: - depositing a thin layer of crystalline semiconductor material on an insulating substrate; - implanting ions in the deposited layer of crystalline semiconductor material to convert crystalline semiconductor material to amorphous semiconductor material; - forming a layer of insulating material on the layer of semiconductor material and forming a gate electrode on the layer of insulating material; - introducing dopant to form source and drain regions in the layer of semiconductor material by implanting ions using a mask formed from the gate electrode and the layer of insulating material; performing an annealing operation for converting the amorphous semiconductor material into crystalline semiconductor material and electrically activating the dopant to form the source and drain regions.

Een dergelijke werkwijze voor het vervaardigen van een dunne-laagtransistor is bekend uit de Amerikaanse octrooipublicatie 4.463.492. Bij de bekende werkwijze wordt een dunne-laag monokristallijn halfgeleidermateriaal afgezet op een isolerend substraat. Door het implanteren van geschikte ionen wordt de afgezette laag halfgeleidermateriaal gedeeltelijk omgezet in amorf halfgeleidermateriaal, waarbij een aan het 20 isolerend substraat grenzende deellaag van amorf halfgeleidermateriaal wordt gevormd met handhaving van een door de deellaag van amorf halfgeleidermateriaal van het substraat gescheiden deellaag van het monokristallijn halfgeleidermateriaal aan het oppervlak van de afgezette laag halfgeleidermateriaal. Na het inbrengen van de doteringsstof voor de te vormen bron- en afvoergebieden wordt een ontlaatbewerking bij een temperatuur in het bereik van 700°C tot 1000°C uitgevoerd voor het elektrisch activeren van de 25 ingebrachte doteringsstof en voor het omzetten van de deellaag van amorf halfgeleidermateriaal in monokristallijn halfgeleidermateriaal. De ontlaatbewerking wordt bij een relatief hoge temperatuur uitgevoerd om ook de in de deellaag van monokristallijn halfgeleidermateriaal ingebrachte doteringsstof in voldoende mate uniform te activeren.Such a method for manufacturing a thin-layer transistor is known from US patent publication 4,463,492. In the known method, a thin layer of single crystal semiconductor material is deposited on an insulating substrate. By implanting suitable ions, the deposited layer of semiconductor material is partially converted into amorphous semiconductor material, a sublayer of amorphous semiconductor material adjacent to the insulating substrate being formed while maintaining a sublayer of the monocrystalline semiconductor material separated from the substrate by amorphous semiconductor material. on the surface of the deposited layer of semiconductor material. After introducing the dopant for the source and drain regions to be formed, an annealing operation is carried out at a temperature in the range of 700 ° C to 1000 ° C for electrically activating the introduced dopant and for converting the partial layer of amorphous semiconductor material in monocrystalline semiconductor material. The annealing operation is carried out at a relatively high temperature in order to sufficiently uniformly activate the dopant introduced into the partial layer of monocrystalline semiconductor material.

De uitvinding beoogt te voorzien in een werkwijze voor het vervaardigen van een dunne-laagtransistor, 30 waarbij de ingebrachte doteringsstof voor het vormen van de bron- en afvoergebieden in de laag halfgeleidermateriaal uniform wordt geactiveerd tijdens een ontlaatbewerking bij een relatief lage temperatuur.It is an object of the invention to provide a method for manufacturing a thin layer transistor, wherein the dopant introduced to form the source and drain regions in the layer of semiconductor material is uniformly activated during an annealing operation at a relatively low temperature.

Daartoe heeft een werkwijze van het vervaardigen van een dunne-laagtransistor van de in de aanhef beschreven poort volgens de uitvinding het kenmerk dat een dunne laag polykristallijn halfgeleidermateriaal 35 wordt afgezet op een glassubstraat, de afgezette laag polykristallijn halfgeleidermateriaal door het implanteren van ionen volledig wordt omgezet in amorf halfgeleidermateriaal, dat tijdens de ontlaatbewerking na het inbrengen van de doteringsstof wordt omgezet in polykristallijn halfgeleidermateriaal.To this end, a method of manufacturing a thin-layer transistor of the gate according to the invention described in the opening paragraph is characterized in that a thin layer of polycrystalline semiconductor material 35 is deposited on a glass substrate, the deposited layer of polycrystalline semiconductor material being completely converted by implanting ions in amorphous semiconductor material which, during the annealing operation after the introduction of the dopant, is converted into polycrystalline semiconductor material.

De uitvinding wordt toegelicht aan de hand van de tekening. Hierin tonen: 40 figuren 1A tot 1G dwarsdoorsneden van een dunne-laagtransistor, die wordt vervaardigd door toepassing van een bekende werkwijze, in verschillende stadia van de vervaardiging; en figuren 2A tot 2C dwarsdoorsneden van een dunne-laagtransistor, die wordt vervaardigd door toepassing van een werkwijze, waarbij de doteringsstof voor de bron- en afvoergebieden uniform wordt geactiveerd tijdens een ontlaatbewerking bij een relatief lage temperatuur, in verschillende stadia van de vervaardiging.The invention is explained with reference to the drawing. Herein: 40 figures 1A to 1G show cross-sections of a thin-layer transistor, which is manufactured by applying a known method, at different stages of manufacture; and Figures 2A to 2C show cross-sections of a thin-layer transistor, which is produced by applying a method in which the dopant for the source and drain regions is uniformly activated during an annealing operation at a relatively low temperature, at various stages of manufacture.

4545

Een dunne-laagtransistor, hierna aan te duiden met dunne-filmtransistor (TFT), met een uit polykristallijn silicium bestaande dunne halfgeleiderlaag wordt door toepassing van een bekende werkwijze vervaardigd als volgt:A thin-layer transistor, hereinafter referred to as thin-film transistor (TFT), with a thin semiconductor layer consisting of polycrystalline silicon is produced by applying a known method as follows:

Zoals getoond is in figuur 1A, wordt een polysiliciumlaag of -film 2 neergeslagen door een chemische 50 dampneerslag-methode bij lage druk (LPCVD-methode) op een glassubstraat 1 bij een temperatuur van 600°C of minder. Het glassubstraat heeft een smeltpunt van bijvoorbeeld ongeveer 680°C. lonen van een elektrische inactief element zoals Si* worden in de polysilicium geïmplanteerd voor het vormen van een amorfe siliciumfilm 3, zoals getoond is in figuur 1B. De resulterende structuur wordt ontlaten bij een temperatuur van 500°C tot 600°C voor het doen groeien in de vaste toestand van de amorfe siliciumfilm 3, 55 zodat de amorfe siliciumfilm 3 kristalliseert. Hierdoor wordt een polysiliciumfilm 4 met een grotere kristalkorrelgrootte (niet getoond) dan die van de polysiliciumfilm 2 gevormd, zoals getoond is in figuur 1C. Zoals getoond is in figuur 1D, wordt een vooraf bepaald deel van de polysiliciumfilm 4 geëtst voor het 194524 2 verkrijgen van een vooraf bepaald patroon. Een film 5 van siliciumdioxide (Si02) wordt door een CVD-methode neergeslagen voor het bedekken van het gehele oppervlak en de resulterende structuur bij een temperatuur van ongeveer 400°C. Vervolgens wordt een film 6 van molybdeen (Mo) op de Si02-film gesputterd. Vooraf bepaalde delen van de Mo- en Si02-films 6 en 5 worden achtereenvolgens geëtst voor 5 het vormen van een Mo-poortelektrode 7 met een vooraf bepaald patroon en een de poortelektrode isolerende film 8, bestaande uit een Si02-patroon dat hetzelfde is als dat van de Mo-poortelektrode 7. Vervolgens wordt een n-type geleiding veroorzakende doteringsstof als onzuiverheden, zoals fosfor (P) ion-geïmplanteerd in de polysiliciumfiim 4 met een hoge concentratie onder gebruikmaking van de poortelektrode 7 en de poortisolerende film 8 als maskers (de fosforionen in de polysiliciumfiim 4 worden 10 door rondjes in figuur 1E weergegeven). De resulterende structuur wordt ontlaten bij een temperatuur van ongeveer 600°C voor het elektrisch activeren van de onzuiverheden, waardoor n+-type bron- en afvoer-gebieden 9 en 10 worden gevormd, zoals getoond is in figuur 1F. Zoals getoond is in figuur 1G, wordt een Si02-film 11 neergeslagen door de CVD-methode als passivatiefilm bij een temperatuur van ongeveer 400°C voor het bedekken van het gehele oppervlak. Vervolgens worden vooraf bepaalde delen van de 15 Si02-film 11 geëtst voor het vormen van contactgaten 11a en 11b. Aluminium wordt neergeslagen voor het bedekken van het gehele oppervlak en wordt geëtst voor het vormen van elektroden 12 en 13 in contactgaten 11a en 11b, waardoor een n-kanaal polysilicium TFT wordt verkregen.As shown in Figure 1A, a polysilicon layer or film 2 is deposited by a low pressure chemical vapor deposition method (LPCVD method) on a glass substrate 1 at a temperature of 600 ° C or less. The glass substrate has a melting point of, for example, about 680 ° C. Wages from an electrically inactive element such as Si * are implanted in the polysilicon to form an amorphous silicon film 3, as shown in Figure 1B. The resulting structure is annealed at a temperature of 500 ° C to 600 ° C for growing in the solid state of the amorphous silicon film 3, 55 so that the amorphous silicon film 3 crystallizes. As a result, a polysilicon film 4 with a larger crystal grain size (not shown) than that of the polysilicon film 2 is formed, as shown in Figure 1C. As shown in Figure 1D, a predetermined portion of the polysilicon film 4 is etched to obtain a predetermined pattern 1945242. A silicon dioxide (SiO 2) film is precipitated by a CVD method to cover the entire surface and the resulting structure at a temperature of about 400 ° C. A molybdenum (Mo) film 6 is then sputtered onto the SiO 2 film. Predetermined portions of the Mo and SiO 2 films 6 and 5 are successively etched to form a Mo gate electrode 7 with a predetermined pattern and a film 8 insulating the gate electrode consisting of an SiO 2 pattern that is the same as that of the Mo gate electrode 7. Next, an n-type conductive dopant as impurities, such as phosphorus (P) ion, is implanted in the high concentration polysilicon film 4 using the gate electrode 7 and the gate insulating film 8 as masks ( the phosphorus ions in the polysilicon film 4 are indicated by circles in Figure 1E). The resulting structure is annealed at a temperature of about 600 ° C to electrically activate the impurities, thereby forming n + type source and drain regions 9 and 10, as shown in Figure 1F. As shown in Figure 1G, an SiO 2 film 11 is precipitated by the CVD method as a passivation film at a temperature of about 400 ° C to cover the entire surface. Predetermined portions of the SiO 2 film 11 are then etched to form contact holes 11a and 11b. Aluminum is deposited to cover the entire surface and is etched to form electrodes 12 and 13 in contact holes 11a and 11b, thereby obtaining an n-channel polysilicon TFT.

Bij deze methode voor het vervaardigen van de polysilicium TFT in het lage temperatuurproces moet het ontlaten voor het doen groeien in de vaste toestand van de amorfe siliciumfilm 3 worden gescheiden voor 20 het ontlaten van het elektrisch activeren van de onzuiverheden voor het vormen van de bron- en afvoer-gebieden 9 en 10 en zodoende wordt een fabricageproces gecompliceerd. Bovendien is het, hoewel een deel van de ion-geïmplanteerde onzuiverheden in de polysiliciumfiim 4 aanwezig is bij korrelgrenzen in de polysiliciumfiim 4, moeilijk voor het elektrisch activeren van de in de korrelgrenzen aanwezige onzuiverheden door ontlating. Daardoor is de totale activatierendement van de onzuiverheden klein. De geïmplan-25 teerde onzuiverheidsionen zijn onvermijdelijk onderworpen aan het tunneleffect tot op zekere hoogte na ion-implantatie van de onzuiverheden in de polysiliciumfiim 4. Daardoor kunnen, gedurende opvolgende ontlating, de onzuiverheden in de bron- en afvoergebieden 9 en 10 niet uniform worden geactiveerd.In this method for producing the polysilicon TFT in the low temperature process, the annealing for growing in the solid state of the amorphous silicon film 3 must be separated for annealing the electrically activating the impurities to form the source. and drain regions 9 and 10, and thus a manufacturing process is complicated. Moreover, although a portion of the ion-implanted impurities in the polysilicon film 4 are present at grain boundaries in the polysilicon film 4, it is difficult to electrically activate the impurities present in the grain boundaries by annealing. As a result, the total activation efficiency of the impurities is small. The implanted impurity ions are inevitably subject to the tunnel effect to a certain extent after ion implantation of the impurities in the polysilicon film 4. Therefore, during subsequent annealing, the impurities in the source and drain regions 9 and 10 cannot be uniformly activated .

Een werkwijze voor het vervaardigen van een polysilicium TFT zal worden aangegeven als een uitvoeringsvorm, die een werkwijze voor het vervaardigen van een dunne-filmtransistor waarbij de onzuiver-30 heden in de dunne laag uniform worden geactiveerd tijdens een ontlaatbewerking bij een relatief lage temperatuur met referentie naar de bijgevoegde tekeningen. Dezelfde verwijzingsnummers in de figuren 2A tot 2C geven dezelfde onderdelen als in de figuren 1A tot 1G aan en een gedetailleerde beschrijving daarvan zal worden weggelaten.A method for manufacturing a polysilicon TFT will be referred to as an embodiment, which is a method for manufacturing a thin film transistor wherein the impurities in the thin layer are uniformly activated during an annealing operation at a relatively low temperature with reference to the attached drawings. The same reference numbers in Figures 2A to 2C denote the same parts as in Figures 1A to 1G and a detailed description thereof will be omitted.

Een polysiliciumfiim 2 met een dikte van bijvoorbeeld 80 nm wordt neergeslagen door de LPCVD-35 methode op een glassubstraat 1 bij een temperatuur van ongeveer 580°C tot 600°C op dezelfde wijze als in figuur 1A.A polysilicon film 2 having a thickness of, for example, 80 nm is deposited by the LPCVD-35 method on a glass substrate 1 at a temperature of about 580 ° C to 600 ° C in the same manner as in Figure 1A.

Si+-ionen worden geïmplanteerd in de polysiliciumfiim 2 bij een versnellingsenergie van 40 keV en een dosis van 1 x 1015 Si+-ionen per cm2 tot 5 x 10 Si+-ionen voor het vormen van een amorfe siliciumfilm 3 op dezelfde wijze als in figuur 1B. Zoals getoond is in figuur 2A wordt een vooraf bepaald deel van de amorfe 40 siliciumfilm 3 geëtst voor het verkrijgen van een vooraf bepaald patroon. Een Si02-film 5 met dikte van bijvoorbeeld 100 nm wordt door de LPCVD-methode op het gehele blootgestelde oppervlak neergeslagen op dezelfde wijze als in figuur 1D. Een Mo-film 6 met een dikte van bijvoorbeeld 300 nm wordt op het oppervlak van de Si02-film 5 gesputterd.Si + ions are implanted in the polysilicon film 2 at an acceleration energy of 40 keV and a dose of 1 x 10 15 Si + ions per cm 2 to 5 x 10 Si + ions to form an amorphous silicon film 3 in the same manner as in Figure 1B. As shown in Figure 2A, a predetermined portion of the amorphous 40 silicon film 3 is etched to obtain a predetermined pattern. An SiO2 film 5 with a thickness of, for example, 100 nm is deposited on the entire exposed surface by the LPCVD method in the same manner as in Figure 1D. A Mo film 6 with a thickness of, for example, 300 nm is sputtered on the surface of the SiO 2 film 5.

Zoals getoond is in figuur 2B, worden vooraf bepaalde delen van de Mo- en Si02*films 6 en 5 vervolgens 45 geëtst voor het vormen van een poortelektrode 7 en een poortisolerende film 8 op dezelfde wijze als in figuur 1E. Daarna worden P+-ionen geïmplanteerd in de amorfe siliciumfilm 3 onder gebruikmaking van de poortelektrode 7 en de poortisolerende film 8 als maskers (de fosforionen in de amorfe siliciumfilm 3 worden door rondjes in figuur 2B weergegeven).As shown in Figure 2B, predetermined portions of the Mo and SiO 2 * films 6 and 5 are then etched 45 to form a gate electrode 7 and a gate insulating film 8 in the same manner as in Figure 1E. Then P + ions are implanted in the amorphous silicon film 3 using the gate electrode 7 and the gate insulating film 8 as masks (the phosphor ions in the amorphous silicon film 3 are shown in circles in Figure 2B).

Ontlating wordt uitgevoerd bij een temperatuur van ongeveer 600°C voor het doen groeien van de 50 amorfe siliciumfilm 3 in de vaste toestand voor het vormen van een polysiliciumfiim 4, zoals getoond is in figuur 2C. Op hetzelfde moment worden de gedoteerde fosforionen elektrisch geactiveerd voor het vormen van n+-type bron- en afvoergebieden 9 en 10. Daarna worden een Si02-film 11 als een passivatiefilm en elektroden 12 en 13 gevormd voor het prepareren van een n-kanaalpolysilicium TFT op dezelfde manier als in figuur 1G.Annealing is carried out at a temperature of about 600 ° C to grow the 50 amorphous silicon film 3 in the solid state to form a polysilicon film 4, as shown in Figure 2C. At the same time, the doped phosphorus ions are electrically activated to form n + -type source and drain regions 9 and 10. Thereafter, an SiO 2 film 11 is formed as a passivation film and electrodes 12 and 13 for preparing an n-channel polysilicon TFT on the same way as in Figure 1G.

55 Volgens de bovenbeschreven uitvoeringsvorm kunnen groei in de vaste toestand van de amorfeAccording to the embodiment described above, growth in the solid state of the amorphous

siliciumfilm 3 en activatie van de onzuiverheden voor het vormen van de bron- en afvoergebieden 9 en 10 door een enkele ontlating worden uitgevoerd. Daardoor kan, in vergelijking met de in figuren 1a tot 1Gsilicon film 3 and activation of the impurities to form the source and drain regions 9 and 10 by a single annealing. As a result, in comparison with those in Figs. 1a to 1G

Claims (3)

3 194524 getoonde werkwijze, één ontlatingsstap worden weggelaten, waardoor het fabricageproces gesimplificeerd wordt. In het bovengenoemde ontlatingsproces, wordt de groei van de amorfe siliciumfilm 3 in de vaste toestand tegelijkertijd met activatie van de geïmplanteerde onzuiverheden uitgevoerd. Daardoor kunnen de onzuiverheden in de bron- en afvoergebieden 9 en 10 uniform worden geactiveerd. 5 in het bovenbeschreven ontlatingsproces, hebben kristalkernen de neiging bij de met fosforionen geïmplanteerde gebieden gevormd te worden in de amorfe siliciumfilm 3 na groei van de film 3 in de vaste fase. Deze kernen groeien tot in kleine kristallen en dan tot in grote kristalkorrels, waarbij deze de grootte van de kristalkorrels in de bron- en afvoergebieden 9 en 10 doen toenemen. Daardoor kunnen, daar het oppervlak van de korrelgrenzen wordt verminderd in vergelijking met dat bij de door toepassing van de 10 eerder beschreven bekende werkwijze verkregen transistor, de onzuiverheden op effectieve wijze worden geactiveerd tot een mate die overeenstemt met een afneming in het oppervlak van de korrelzaaiingen. Door gebruikmaking van de kleine kristallen als kristalkorrels, treedt kristalgroei op langs een richting parallel aan het oppervlak van de amorfe siliciumfilm 3. De grootte van de kristalkorrels in de polysiliciumfilm 4, die wordt verkregen door de bovenbeschreven groei in de vaste fase, in een kanaalgebied 4a (figuur 2C) is 15 groter dan die bij de door toepassing van de bekende werkwijze verkregen transistor. Een kanaal wordt gevormd in het kanaalgebied bij werking van de TFT. Daardoor wordt de ladingdragermobiliteit van de TFT volgens deze uitvoeringsvorm verbeterd in vergelijking met die van de door toepassing van de bekende werkwijze verkregen TFT. In de bovengenoemde uitvoeringvorm treedt, daar de onzuiverheden ion-geïmplanteerd zijn voor het 20 vormen van de bron- en afvoergebieden 9 en 10, nadat de polysiliciumfilm 2 met Si+-ionen is geïmplanteerd voor het vormen van de amorfe siliciumfilm 3, geen substantieel kanaaleffect van de geïmplanteerde onzuiverheden op. Het geïmplanteerde onzuiverheidsprofiel van de TFT volgens deze uitvoeringsvorm is meer uniform dan dat van de TFT. Daardoor kunnen de onzuiverheden in de bron- en afvoergebieden 9 en 10 meer uniform worden geactiveerd.3 194524, one annealing step is omitted, thereby simplifying the manufacturing process. In the aforementioned annealing process, the growth of the amorphous silicon film 3 in the solid state is carried out simultaneously with activation of the implanted impurities. As a result, the impurities in the source and drain regions 9 and 10 can be uniformly activated. 5 in the annealing process described above, crystal nuclei tend to be formed in the amorphous silicon film 3 at the phosphor ion regions after growth of the film 3 in the solid phase. These nuclei grow into small crystals and then into large crystal grains, increasing the size of the crystal grains in the source and drain regions 9 and 10. Therefore, since the surface area of the grain boundaries is reduced compared to that in the transistor obtained by applying the previously described known method, the impurities can be effectively activated to a degree corresponding to a decrease in the surface area of the grain seedings. . By using the small crystals as crystal grains, crystal growth occurs along a direction parallel to the surface of the amorphous silicon film 3. The size of the crystal grains in the polysilicon film 4 obtained by the above-described solid phase growth in a channel region 4a (Fig. 2C) is larger than that in the transistor obtained by applying the known method. A channel is formed in the channel region upon operation of the TFT. As a result, the charge carrier mobility of the TFT according to this embodiment is improved in comparison with that of the TFT obtained by applying the known method. In the above-mentioned embodiment, since the impurities are ion-implanted to form the source and drain regions 9 and 10, after the polysilicon film 2 with Si + ions has been implanted to form the amorphous silicon film 3, no substantial channel effect of the implanted impurities. The implanted impurity profile of the TFT according to this embodiment is more uniform than that of the TFT. As a result, the impurities in the source and drain regions 9 and 10 can be activated more uniformly. 25 Bij andere uitvoeringsvormen van de bovenbeschreven werkwijze voor het vervaardigen van een dunne-filmtransistor, waarbij de onzuiverheden uniform worden geactiveerd, kunnen bijvoorbeeld ionen van een elektrisch inactief element, zoals F+ in plaats van Si+ worden gebruikt als de ion-implantatiebron voor het omzetten van de polysiliciumfilm 2 in de amorfe film. De ion-implantatiebron voor het vormen van de bron- en afvoergebieden 9 en 10 is eveneens niet beperkt tot P+, maar kan worden uitgebreid tot ionen van 30 andere elementen, indien noodzakefijk. Bovendien kan het materiaal van de poortelektrode 7 omvatten: een ander vuurvast materiaal zoals W hetgeen Mo uitsluit; of een vuurvaste metaalsilicide. De polysiliciumfilm 2 kan worden vervangen door een andere dunne polykristallijne film. De polysiliciumfilm 2 kan worden gevormd door een andere methode zoals gloeiontladings-decompositiemethode (plasma CVD-methode) in plaats van de LPCVD-methode. Volgens de gloeiontladings-decompositiemethode, kan een polysiliciumfilm 35 2 worden gevormd bij een temperatuur van ongeveer 200°C of minder.In other embodiments of the above-described method for manufacturing a thin film transistor, wherein the impurities are uniformly activated, ions of an electrically inactive element, such as F + instead of Si +, can be used as the ion implantation source for converting the polysilicon film 2 in the amorphous film. The ion implantation source for forming the source and drain regions 9 and 10 is also not limited to P +, but can be extended to ions of other elements, if necessary. In addition, the material of the gate electrode 7 may include: another refractory material such as W which excludes Mo; or a refractory metal silicide. The polysilicon film 2 can be replaced with another thin polycrystalline film. The polysilicon film 2 can be formed by another method such as glow discharge decomposition method (plasma CVD method) instead of the LPCVD method. According to the glow discharge decomposition method, a polysilicon film 35 can be formed at a temperature of about 200 ° C or less. 40 Werkwijze voor het vervaardigen van een dunne-laagtransistor, omvattende de volgende stappen: - het afzetten van een dunne laag kristallijn halfgeleidermateriaal op een isolerend substraat; - het implanteren van ionen in de afgezette laag kristallijn halfgeleidermateriaal om kristallijn halfgeleidermateriaal om te zetten in amorf halfgeleidermateriaal; - het vormen van een laag isolerend materiaal op de laag halfgeleidermateriaal en het vormen van een 45 poortelektrode op de laag isolerend materiaal; - het inbrengen van doteringsstof voor het vormen van bron- en afvoergebieden in de laag halfgeleidermateriaal door het implanteren van ionen met gebruikmaking van een uit de poortelektrode en de laag isolerend materiaal gevormd masker; - het uitvoeren van een ontlaatbewerking voor het omzetten van het amorf halfgeleidermateriaal in 50 kristallijn halfmateriaal en het elektrisch activeren van de doteringsstof voor het vormen van de bron- en afvoergebieden met het kenmerk, dat een dunne laag polykristallijn halfgeleidermateriaal wordt afgezet 194524 4 op een glassubstraat, de afgezette laag polykristallijn halfgeleidermateriaal door het implanteren van ionen volledig wordt omgezet in amorf halfgeleidermateriaal, dat tijdens de ontlaatbewerking na het inbrengen van de doteringsstof wordt omgezet in polykristallijn halfgeleidermateriaal. Hierbij 3 bladen tekeningMethod for manufacturing a thin layer transistor, comprising the following steps: - depositing a thin layer of crystalline semiconductor material on an insulating substrate; - implanting ions in the deposited layer of crystalline semiconductor material to convert crystalline semiconductor material to amorphous semiconductor material; - forming a layer of insulating material on the layer of semiconductor material and forming a gate electrode on the layer of insulating material; - introducing dopant to form source and drain regions in the layer of semiconductor material by implanting ions using a mask formed from the gate electrode and the layer of insulating material; performing an annealing operation for converting the amorphous semiconductor material into 50 crystalline semiconductor material and electrically activating the dopant to form the source and drain regions, characterized in that a thin layer of polycrystalline semiconductor material is deposited 194524 4 on a glass substrate the deposited layer of polycrystalline semiconductor material is completely converted by amorphous semiconductor material by implanting ions, which is converted to polycrystalline semiconductor material during the annealing operation after the introduction of the dopant. Hereby 3 sheets of drawing
NL8503123A 1984-11-15 1985-11-13 Method for manufacturing a thin film transistor. NL194524C (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP59241239A JPH0824184B2 (en) 1984-11-15 1984-11-15 Method for manufacturing thin film transistor
JP24123984 1984-11-15

Publications (3)

Publication Number Publication Date
NL8503123A NL8503123A (en) 1986-06-02
NL194524B NL194524B (en) 2002-02-01
NL194524C true NL194524C (en) 2002-06-04

Family

ID=17071271

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8503123A NL194524C (en) 1984-11-15 1985-11-13 Method for manufacturing a thin film transistor.

Country Status (7)

Country Link
JP (1) JPH0824184B2 (en)
KR (1) KR930010978B1 (en)
CN (1) CN85109088A (en)
DE (1) DE3540452C2 (en)
FR (1) FR2573248B1 (en)
GB (1) GB2167899B (en)
NL (1) NL194524C (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242507A (en) * 1989-04-05 1993-09-07 Boston University Impurity-induced seeding of polycrystalline semiconductors
US5242858A (en) * 1990-09-07 1993-09-07 Canon Kabushiki Kaisha Process for preparing semiconductor device by use of a flattening agent and diffusion
JP3556679B2 (en) * 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 Electro-optical device
US5403756A (en) * 1991-11-20 1995-04-04 Sharp Kabushiki Kaisha Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor
KR950003235B1 (en) * 1991-12-30 1995-04-06 주식회사 금성사 Semiconductor device structure
JP3587537B2 (en) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 Semiconductor device
US5985741A (en) 1993-02-15 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100612853B1 (en) * 2004-07-21 2006-08-14 삼성전자주식회사 Si-based material layer containing a silicide in the form of a wire and a method of manufacturing the same
CN104409635B (en) 2014-12-16 2017-02-22 京东方科技集团股份有限公司 Organic thin film transistor and manufacturing method thereof, array substrate, and display unit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4177084A (en) * 1978-06-09 1979-12-04 Hewlett-Packard Company Method for producing a low defect layer of silicon-on-sapphire wafer
JPS558026A (en) * 1978-06-30 1980-01-21 Matsushita Electric Ind Co Ltd Semi-conductor device manufacturing method
JPS5856409A (en) * 1981-09-30 1983-04-04 Toshiba Corp Production of semiconductor device
JPS59165451A (en) * 1983-03-11 1984-09-18 Toshiba Corp Manufacture of semiconductor device
JPS61191070A (en) * 1985-02-20 1986-08-25 Toshiba Corp Manufacture of semiconductor device

Also Published As

Publication number Publication date
KR930010978B1 (en) 1993-11-18
NL8503123A (en) 1986-06-02
GB2167899B (en) 1988-04-27
DE3540452A1 (en) 1986-06-05
DE3540452C2 (en) 1999-07-29
NL194524B (en) 2002-02-01
GB2167899A (en) 1986-06-04
JPS61119079A (en) 1986-06-06
GB8527737D0 (en) 1985-12-18
KR860004455A (en) 1986-06-23
CN85109088A (en) 1986-08-27
JPH0824184B2 (en) 1996-03-06
FR2573248A1 (en) 1986-05-16
FR2573248B1 (en) 1991-06-21

Similar Documents

Publication Publication Date Title
EP0301463B1 (en) Thin film silicon semiconductor device and process for producing it
NL8503269A (en) METHOD FOR FORMING A THIN SEMICONDUCTOR FILM
WO1992014268A1 (en) Polysilicon thin film transistor
NL194524C (en) Method for manufacturing a thin film transistor.
JP2880175B2 (en) Laser annealing method and thin film semiconductor device
KR930010093B1 (en) Forming method of semiconductor thin film
EP0481777B1 (en) Method of manufacturing gate insulated field effect transistors
JP3359691B2 (en) Method for manufacturing thin film transistor
CN1273693A (en) Method of forming single crystal silicon layer and method of manufacturing semiconductor device
JPH04340725A (en) Manufacturing method of thin film transistor
JPH0770481B2 (en) Method for forming silicon semiconductor layer
JP2872425B2 (en) Method for forming semiconductor device
JPS6288365A (en) Manufacture of thin film transistor
JPH04305940A (en) Manufacture of thin-film transistor
JP3032542B2 (en) Method for manufacturing thin film transistor
JP3065528B2 (en) Semiconductor device
JP2565192B2 (en) Method for manufacturing semiconductor device
JPH04186734A (en) Manufacturing method of semiconductor device
JPS63236310A (en) Semiconductor device and manufacture thereof
JP3153202B2 (en) Method for manufacturing semiconductor device
JP3333489B2 (en) Method for manufacturing thin film transistor
JP3166263B2 (en) Method for manufacturing thin film transistor
KR960026967A (en) Polycrystalline Thin Film Transistor and Manufacturing Method Thereof
JPH05144730A (en) Manufacture of semiconductor device
JP2000315802A (en) Fabrication of semiconductor element

Legal Events

Date Code Title Description
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
V1 Lapsed because of non-payment of the annual fee

Effective date: 20030601