NO794141L

NO794141L - PROCEDURE FOR SYNCHRONIZING DATA USING SYNCHRONIZATION BITS.

Info

Publication number: NO794141L
Application number: NO794141A
Authority: NO
Inventors: Wernhard Markwitz
Original assignee: Siemens Ag
Priority date: 1979-01-23
Filing date: 1979-12-18
Publication date: 1980-07-24
Also published as: DE2902504B1; EP0014330A1; DK148577C; DE2902504C2; EP0014330B1; ZA80378B; DK26080A; DK148577B

Abstract

"Fremgangsmåte til synkronisering av data ved hjelp av synkroniseringsbits"."Procedure for synchronizing data using synchronization bits".

Description

Oppfinnelsen angår en framgangsmåte til synkronisering av data ved hjelp av synkroniseringsbits, hvorav n og n synkroniseringsbits danner innbyrdes overlappende synkroniseringsord, som signaliserer dels den respektive følgende synkroniseringsbit og dels på hinannen følgende tidspunkter, hvoretter der på inofc-tagningssiden i kronologisk rekkefølge lagres bitkombinasjoner sora hver består av n bits og sannsynligvis er lik synkronisorings-ordene, hvoretter den sannsynligvis følgende synkroniseringsbit bestemmes ut fra1 bi tkOEibinasj onene, hvoretter den sannsynlige identitet av sekvensen av mottatte synkroniseringsbits og sekvensen av de sannsynlige synkroniseringsbits bestetsmes i en første fase, sårat hvoretter synkroniserings tidspunktet bestessraes i en annen fase. The invention relates to a method for synchronizing data by means of synchronization bits, of which n and n synchronization bits form mutually overlapping synchronization words, which signal partly the respective following synchronization bit and partly the following times, after which bit combinations are stored on the inofc recording side in chronological order sora each consists of n bits and is probably equal to the synchronization words, after which the probably following synchronization bit is determined from the 1 bit tkOEbinations, after which the probable identity of the sequence of received synchronization bits and the sequence of the probable synchronization bits is determined in a first phase, so that after which the synchronization time is determined in another phase.

Tysk utlegningsskrift 19 54 420 og tilsvarende patentsøknad av 28.2.1969 i US2V med nr. 803 225 gjelder en kjent fremgangsmåte til synkronisering av mottagningssidige apparater. Ved denne kjente metode blir dels en binaor informasjon og dels en sekvens av synkroniseringsbits overført over forskjellige kanaler. Ved hjelp av et skiftregister bestående av n lagerceller og ved hjelp av et paritets trinn blir der på sendesiden periodisk freiabragt 2<n>~l synkroniseringsbits av sekvensen. Denne sekvens utmerker seg ved at n og n synkroniseringsbits danner innbyrdes overlappende synkroniseringsord som dels signaliserer den respektive følgende synkroniseringsbit og dels identifiserer på hinannen følgende tidspunkter. Når slike synkroniseringsbits overføres, er det på rrsot-tagningssiden mulig ved hjelp av synkroniseringsordene å bestemme synkroniseringstidspunktene. German specification 19 54 420 and the corresponding patent application of 28.2.1969 in US2V with no. 803 225 apply to a known method for synchronizing reception-side devices. In this known method, partly a binary information and partly a sequence of synchronization bits is transmitted over different channels. By means of a shift register consisting of n storage cells and by means of a parity step, 2<n>~l synchronization bits of the sequence are periodically released on the sending side. This sequence is distinguished by the fact that n and n synchronization bits form mutually overlapping synchronization words which partly signal the respective following synchronization bit and partly identify successively following times. When such synchronization bits are transmitted, it is possible on the rrsot receiving side by means of the synchronization words to determine the synchronization times.

Fig. 1 viser en koblingsanordning i samsvar med tysk utleg-ningsskrif t 19 54 420 til mottagning av synkroniseringsbits S. Fig. 1 shows a connection device in accordance with German specification 19 54 420 for receiving synchronization bits S.

Synkroniseringsbitene blir serielt med blttakten innført i skiftregisteret SR. Utgangene fra to celler hos dette skiftregister er tilsluttet paritetstrinnet PA, som ved likhet av de to inngangssidig tilførte binærverdier avgir et 1-signal og ved ulikhet av de to inngangssidig tilførte binærverdier avgir et O-signal. Dette skiftregister SR og dette paritet3trinn PA danner en generator sont er maken til den tilsvarende sendesidige generator og frembringer sekvensen av synkroniseringsbits. Hår den sendesidig mottatte sekvens av synkroniseringsbits blir mottatt uforstyrret, er den sekvens av synkroniseringsbits S som mottas ifølge fig. 1, lik den bitsekvens sosa avgis over utgangen fra paritetstrinnet The synchronization bits are serialized with the blt clock entered in the shift register SR. The outputs from two cells of this shift register are connected to the parity stage PA, which emits a 1 signal if the two input-side supplied binary values are equal and an O signal if the two input-side supplied binary values are unequal. This shift register SR and this parity stage PA form a generator similar to the corresponding transmit-side generator and produces the sequence of synchronization bits. If the transmission-side received sequence of synchronization bits is received undisturbed, the sequence of synchronization bits S which is received according to fig. 1, equal to the bit sequence sosa transmitted over the output of the parity stage

PA. ON.

Pga. de ventelige feilaktige bits skiller de mottatte synkroniseringsbits S seg fra de mottagningssidig frembragte synkroniseringsbits S'. I en sammenligner VGL blir de mottatte synkroniseringsbits S og de mottagningssidig bestemte synkroniseringsbits S' sammenlignet med hverandre bit for bit#og ved likhet av de to bits avgir saiamenligneren sammenligningssignalet V<*>, mens der ved ulikhet av de to bits blir avgitt et sananenlig-ningssignal V. Because of. the expected erroneous bits differ from the received synchronization bits S from the synchronization bits S' produced on the receiving side. In a comparator VGL, the received synchronization bits S and the synchronization bits S' determined on the receiving side are compared bit by bit, and if the two bits are equal, the comparator emits the comparison signal V<*>, while if the two bits are unequal, a similar signal is emitted -ning signal V.

En flipflop FF signaliserer enten den første fase PE1 eller den annen fase PH2. Onder varigheten av første fase PHI kan portene Gl, U5, 06 slippe signaler igjennom. På denne måte blir sekvensen av synkroniseringsbits som allerede beskrevet, tilført skiftregisteret SBU Dessuten blir samraenllgningssignalet V via porten 05 tilført telleren Sl, hvis tellerstand derved blir høynet med en enhet. I motsetning til dette blir samraenligningssignalet V via porten 06 tilført en ytterligere inngang til telleren Sl, hvorved tellerstanden på donne teller blir senket med en enhet. Onder varigheten av første fase PHI blir altså tellerstanden høynet ved likhet av synkroniseringsbitene S og S', og ved ulikhet av de to synkroniseringsbits blir tellerstanden senket. Via utgangen fra telleren Zl blir de respektive tellerstandverdier avgitt i form av binærtall og dekodet ved hjelp av dekoderen DCl. Når en på forhånd gitt tellerstand nås, avgir denne dekoder DCl et identi-tetssignal I som signaliserer den sannsynlige identitet av da to sekvenser av synkroniseringsbits S. og S'. A flip-flop FF signals either the first phase PE1 or the second phase PH2. During the duration of the first phase PHI, the gates Gl, U5, 06 can let signals through. In this way, the sequence of synchronization bits as already described is supplied to the shift register SBU. In addition, the summing signal V via port 05 is supplied to the counter S1, whose counter value is thereby increased by one unit. In contrast to this, the comparison signal V via gate 06 is supplied to a further input to the counter S1, whereby the counter value on the counter is lowered by one unit. During the duration of the first phase PHI, the counter value is thus raised if the synchronization bits S and S' are equal, and if the two synchronization bits are unequal, the counter value is lowered. Via the output from the counter Zl, the respective counter reading values are output in the form of binary numbers and decoded using the decoder DCl. When a previously given counter value is reached, this decoder DC1 emits an identity signal I which signals the probable identity of then two sequences of synchronization bits S. and S'.

o o

Ved hjelp av identitetssignalet I blir flipflopen FF bragtBy means of the identity signal I, the flip-flop FF is brought

i sin annen stabile tilstand, som signaliserer annen fase PI12. in its second stable state, which signals second phase PI12.

Under denne annen fase PH2 er portene Ul, U5, U6 sperret, roens portene U2, U3, U4 derimot er åpne. Spesielt er nå porten U2 åpen så de raottagningssidige bestemte synkroniseringsbits 3' via ELLER-leddet ORI blir tilført skiftregisteret istedenfor synkroniserings-biten S. Dessuten aktiveres under denne annen fase PH2 dekoderen DC2, som reagerer på et spesielt synkroniseringsord, og som når dette erkjennes avgir referansesignalet R. Da hvert av synkroniseringsordene signaliserer et bestemt tidspunkt innen sekvensen, blir der også ved hjelp av referansesignalet signalisert et spesielt tidspunkt, nemlig synkroniseringstidspunktet. Fra dette synkroni-ser ingstidspunkt av løper det sendesidige og det mottagningssidige anlegg synkront. During this second phase PH2, the gates Ul, U5, U6 are blocked, the rest gates U2, U3, U4, on the other hand, are open. In particular, the gate U2 is now open so that the receive-side specific synchronization bits 3' via the OR term ORI are supplied to the shift register instead of the synchronization bit S. Moreover, during this second phase PH2, the decoder DC2 is activated, which reacts to a special synchronization word, and which, when this is recognized, emits the reference signal R. As each of the synchronization words signals a specific time within the sequence, a special time is also signaled by means of the reference signal, namely the synchronization time. From this synchronization point on, the transmission-side and the reception-side facilities run synchronously.

For overvåkning av den synkrone tilstand blir også under annen fase PH2 de mottatte synkroniseringsbits S og de saottagningssldig beregnede synkroniseringsbits S" sacanenlignet med hverandre, og fra sammenligneren VGL blir ett av de to saramenligningssignaler V eller V avgitt. Ved likhet av de to synkroniseringsbits S og In order to monitor the synchronous state, also during the second phase PH2, the received synchronization bits S and the correspondingly calculated synchronization bits S" are compared with each other, and from the comparator VGL one of the two comparison signals V or V is emitted. In case of equality of the two synchronization bits S and

S' kommer sammenligningssignalet V via porten U3 til telleren Z2 og høyner tellerstanden på denne, hvorved den allerede oppnådde synkrone tilstand ikke blir forandret. Ved ulikhet av de to synkroniseringsbits S og S<1>kommer samraenligningssignalet V via porten U4 til en ytterligere inngang til telleren 32 og bevirker en senk-ning av tellerstanden. Enkelte senkninger av denne tellerstand ytrer seg ikke når det gjelder den synkrone tilstand. Hen hvis flere slike sammenligningspulser V blir frembragt, blir tellerstanden på telleren Z2 senket under en på forhånd gitt tellerstand, og telleren avgir via sin utgang et signal K om manglende overensstemmelse til flipflopen FF. Dette signal bringer flipflopen i den annen av de to stabile tilstander. Dennod befinner systemet seg igjen i første fase PHI, hvorunder de mottatte synkroniseringsbits S blir tilført skiftregisteret SR istedenfor de utregnede synkroniseringsbits S'. S', the comparison signal V arrives via port U3 to the counter Z2 and increases the counter value on this, whereby the already achieved synchronous state is not changed. If the two synchronization bits S and S<1> are not equal, the comparison signal V comes via the gate U4 to a further input to the counter 32 and causes a lowering of the counter value. Certain reductions in this counter value do not manifest themselves when it comes to the synchronous state. If several such comparison pulses V are produced, the counter value on the counter Z2 is lowered below a previously given counter value, and the counter emits via its output a signal K of non-match to the flip-flop FF. This signal brings the flip-flop into the second of the two stable states. Then the system is again in the first phase PHI, during which the received synchronization bits S are added to the shift register SR instead of the calculated synchronization bits S'.

For driften av skiftregisteret SR ble det antatt at det ved begynnelsen av sekvensen lagrer synkroniseringsordet 00000. Så følger synkroniseringsordene 10000, 11000, 11100 osv. frem til synkroniseringsordet 00001. I alt blir der altså frembragt 2 5-1=31 synkroniseringsord, svarende til desimaltallene fra 0 til 30. Bitkombinasjonen 11111, svarende til desimalverdien 31, er således ikke noe synkroniseringsord. For the operation of the shift register SR, it was assumed that at the beginning of the sequence it stores the synchronization word 00000. Then the synchronization words 10000, 11000, 11100, etc. follow until the synchronization word 00001. In total, 2 5-1=31 synchronization words are thus produced, corresponding to the decimal numbers from 0 to 30. The bit combination 11111, corresponding to the decimal value 31, is thus not a synchronization word.

Ved forstyrret mottagning av synkroniseringsbitene S kanIn the event of disturbed reception of the synchronization bits S can

der mottas en lengre, sekvens av 1-verdier. Under forutsetning av første fase PHI blir der i skiftregisteret SR innført en bitt-kombinasjon 11111, og over utgangen fra paritetstrinnet PA blir der som utregnede synkroniseringsbits S<*>bare avgitt 1-verdier. Begge synkroniseringsbitene S og S' er således 1-verdier, så sammenligneren VGL ved overensstemmelse mellom disse to verdier avgir sararaenligningss ignalet V, som etter noen tid starter annen fa3e PH2. Skiftregisteret SR får nå som utregnet synkroniseringsbits 8<*>en sekvens av 1-verdier. Også sacrøienligneren VGL får som synkroniseringsbitt S' en sekvens av 1-verdier, og så lenge også sekvensen av mottatte synkroniseringsbits S overveiende opp-viser 1-verdier, blir overveiende saismenligningssignalet V<*>avgitt, og systemet forblir i sin annen fase PH2. En overgang fra fase PH2 til fase PHI finner først sted når der blant de mottatte synkroniseringsbits overveiende inneholdes Q-verdier, siden sammenligningssignalet V da blir avgitt og tellerstanden på telleren 22 senket. Så snart denne teller Z2 har nådd en på forhånd gitt nedre tellerstand, blir første fase PHI igjen innledet ved hjelp av signalet M oia manglende overenssteramelse. I løpet av denne første fase PHI kan synkroniseringsforsøket igjen påbegynnes. a longer sequence of 1 values is received. Under the assumption of first phase PHI, a bit combination 11111 is introduced into the shift register SR, and above the output from the parity stage PA, only 1 values are output as calculated synchronization bits S<*>. Both synchronization bits S and S' are thus 1-values, so the comparator VGL, when these two values match, emits the equalization signal V, which after some time starts another phase PH2. The shift register SR now receives a sequence of 1 values as calculated synchronization bits 8<*>. Also the sacrometric comparator VGL receives as synchronization bit S' a sequence of 1 values, and as long as the sequence of received synchronization bits S also predominantly shows 1 values, the sacrometric comparator signal V<*> is predominantly emitted, and the system remains in its second phase PH2. A transition from phase PH2 to phase PHI only takes place when the received synchronization bits predominantly contain Q values, since the comparison signal V is then emitted and the counter value on the counter 22 is lowered. As soon as this counter Z2 has reached a pre-given lower counter level, the first phase PHI is again initiated by means of the signal M oia mismatch. During this first phase PHI, the synchronization attempt can again be started.

Det er Ønskelig å nå den synkrone tilstand så raskt soia mulig for å ha mer tid til rådighet for sending av informasjonen. Under denne forutsetning har den beskrevne kjente laetode den ulempe at det ved mottagning av en sekvens av 1-verdier som synkroniseringsbits S varer forholdsvis lenge inntil omkoblingen fra annen fase PH2 til første fase PHI skjer og et nytt synkroniserings f or søk blir startet. It is desirable to reach the synchronous state as quickly as possible in order to have more time available for sending the information. Under this condition, the described known laetode has the disadvantage that when receiving a sequence of 1 values as synchronization bits S, it takes a relatively long time until the switching from second phase PH2 to first phase PHI takes place and a new synchronization attempt is started.

Hittil ble det antatt at paritetstrinnet PA ved identiske binærverdier avgir et 1-signal og ved forskjellige binærverdier avgir et O-signal. Det ville vare tenkelig at et slikt paritets-trinn ved like inngangssidig tilførte binærverdier avgir et 0-signal og ved forskjellige inngangssidig tilførte binærverdier avgir et 1-signal. Under denne forutsetning må bitkombinasjonen 00000 ikke være noe synkroniseringsord, da der ellers ville melde seg vanskeligheter. Por å belyse dette skal det antas at der som synkroniseringsbit S blir mottatt en sekvens av 0-verdie.r. Under første fase PHI kommer denne sekvens inn i skiftregisteret SR, og via utgangen fra paritetstrinnet PA blir der som utregnede synkroni seringsbits bare avgitt O-verdier. Synkroniseringsbitene S og S' er altså innbyrdes like, og ved hjelp av saraaienllgningssignalet V blir tellerstanden på telleren Zl tellet oppover, hvoretter dekoderen DCl når en gitt tellerstand nås, avgir identitetssignalet I. Dermed blir annen fase PH2 innledet. Until now, it was assumed that the parity stage PA emits a 1 signal for identical binary values and an O signal for different binary values. It would be conceivable that such a parity step emits a 0 signal when binary values applied to the same input side emit a 0 signal and when binary values applied to different input sides emit a 1 signal. Under this condition, the bit combination 00000 must not be a synchronization word, otherwise difficulties would arise. To illustrate this, it must be assumed that a sequence of 0 values is received as synchronization bit S. During the first phase PHI, this sequence enters the shift register SR, and via the output of the parity stage PA, only O values are output there as calculated synchronization bits. The synchronization bits S and S' are thus mutually equal, and with the help of the matching signal V, the counter value on the counter Zl is counted upwards, after which the decoder DCl, when a given counter value is reached, emits the identity signal I. Thus, second phase PH2 is initiated.

Under disse forutsetninger er en synkronisering ved mottagning av en serie av O-verdier ikke mulig. Først når der overveiende mottas 1-verdier, skjer overgangen fra annen fase PH2 til første fase PHI, soia muliggjør et nytt synkroniseringsforsøk. På lignende måte som ved mottagning av en serie av 1-verdier inntrer der også ved mottagning av serien av O-verdier vanskeligheter fordi det varer relativt lenge til systemet går over fra annen fas© PH2 til første fase PHI. Under these conditions, a synchronization when receiving a series of O values is not possible. Only when predominantly 1 values are received does the transition from second phase PH2 to first phase PHI take place, which enables a new synchronization attempt. In a similar way to receiving a series of 1 values, difficulties also arise when receiving the series of O values because it takes a relatively long time for the system to transition from the second phase PH2 to the first phase PHI.

Til grunn for oppfinnelsen ligger den oppgave å gjennomføre synkroniseringen etter ibottagning av forstyrrede synkroniseringsbits raskere erm tidligere. The invention is based on the task of carrying out the synchronization after removing disturbed synchronization bits more quickly than before.

Denne oppgave som ligger til grunn for oppfinnelsen, blir løst ved at der etter inntreden av annen fase innledes første fase dersom en bitkombinasjon ikke er noe synkroniseringsord. På This task, which is the basis of the invention, is solved by starting the first phase after the entry of the second phase if a bit combination is not a synchronization word. On

denne måte. blir det oppnådd at bitkombinasjoner som ikke er synkroniseringsord, blir erkjent Øyeblikkelig, og at der uten forsin-kelser innen ramiaen av første fase blir startet et nytt synkroni-seringsforsøk. Dermed blir synkroniseringen gjennomført raskere enn tidligere. this way. it is achieved that bit combinations that are not synchronization words are recognized immediately, and that a new synchronization attempt is started without delays within the frame of the first phase. Thus, the synchronization is carried out faster than before.

For raskt å kunne erkjenne bitkombinasjoner som ikke er synkroniseringsord, er det hensiktsmessig med en koblingsanordning til gjennomførelse av fremgangsmåten å lagre bitkombinasjonene 1 et skiftregister og å tilkoble skiftregisterets utganger en dekoder som ved opptreden av en bitkombinasjon som ikke er no©synkroniseringsord, avgir et dekodersignal sois bevirker omkobling fra annen til første fase. In order to be able to quickly recognize bit combinations that are not synchronization words, it is appropriate with a switching device for carrying out the method to store the bit combinations 1 a shift register and to connect the outputs of the shift register to a decoder which, when a bit combination that is not a synchronization word occurs, emits a decoder signal sois causes switching from second to first phase.

Det ble allerede nevnt at der ved hjelp av skiftregisteret SR og ved hjelp av paritetstrinnet PA kan frembringes i alt 2 5-1=31 forskjellige synkroniseringsord. Ved n celler i skiftregisteret SR kan der altså generelt frembringes 2n<->l forskjellige synkroniseringsord. For å oppnå en rask synkronisering kan det være gunstig ikke å ta alle mulige 2°-l synkroniseringsord til hjelp for synkroniseringen. Under disse forutsetninger er det hensiktsmessig at dekoderen inneholder et fastverdilager som lagrer alle bitkorabinasjoner som dannes av n bits og ikke-representerer noe synkroniseringsord, og avgir deia via sine utganger etter påkall av de tilsvarende adresser, at alle adresser til bit-kombinasjonenen ved hjelp av en adressegiver blir frembragt og avgitt 1 kronologisk rekkefølge mellom på hinannen følgende synkroniseringsbits og avgitt til fastverdilageret, at n sammenlignere er tilsluttet dels utgangene fra skiftregisteret og dels utgangene fra fastverdilageret, og at sammenlignerens utganger er forbundet med en port over hvis utgang dekodersignalet blir avgitt. It was already mentioned that with the help of the shift register SR and with the help of the parity stage PA, a total of 2 5-1=31 different synchronization words can be produced. With n cells in the shift register SR, 2n<->l different synchronization words can therefore generally be produced. In order to achieve a fast synchronization, it may be advantageous not to take all possible 2°-1 synchronization words as help for the synchronization. Under these conditions, it is appropriate for the decoder to contain a fixed value store that stores all bit combinations that are formed by n bits and do not represent any synchronization word, and emits them via its outputs after invoking the corresponding addresses, that all addresses of the bit combination by means of an address generator is generated and issued 1 chronological order between successive synchronization bits and issued to the fixed value store, that n comparators are connected partly to the outputs from the shift register and partly to the outputs from the fixed value store, and that the comparator's outputs are connected to a gate over whose output the decoder signal is issued.

Eittil ble det antatt at synkroniseringsbitene blir overført over en egen kanal, så dataene for den egentlige informasjon og synkroniseringsbitene kan overføres samtidig over forskjellige kanaler. Hvis der derimot kronologisk etter hverandre blir overført først en sekvens av synkroniseringsbits og derpå den egentlige informasjon som nytteinformasjon, er det ønskelig å gjøre den tid da synkroniseringsbitene sendes, forholdsvis kort for ikke å korte inn på tiden for sending av informasjon. Det er derfor hensiktsmessig at der under den varighet av synkroniseringen som står til rådighet, både gjennomløpes første fase PHI og også annen fase PH2 og synkroniseringen tilveiebringes. Skulle det ikke lykkes å skaffe synkronisering under den fastlagte synkroniseringstid, ville den etter synkroniseringstiden utsendte informasjon pga. manglende synkronisering ikke kunne mottas. Under disse forutsetninger er det altså særlig viktig at der etter at annen fase er nådd, snarest mulig skjer innledning av første fase, dersom der opptrer en bitkombinasjon som ikke er noe synkroniseringsord. It was once assumed that the synchronization bits are transmitted over a separate channel, so the data for the actual information and the synchronization bits can be transmitted simultaneously over different channels. If, on the other hand, a sequence of synchronization bits is transmitted chronologically one after the other and then the actual information as useful information, it is desirable to make the time when the synchronization bits are sent relatively short so as not to shorten the time for sending information. It is therefore appropriate that during the duration of the synchronization that is available, both the first phase PHI and also the second phase PH2 are run through and the synchronization is provided. Should synchronization fail to be achieved during the specified synchronization time, the information sent after the synchronization time would, due to lack of synchronization could not be received. Under these conditions, it is therefore particularly important that after the second phase is reached, the first phase is initiated as soon as possible, if a bit combination occurs that is not a synchronization word.

I det følgende vil utførelseseksespler på oppfinnelsen bli beskrevet under henvisning til figurene 2-4. På alle figurene er like komponenter forsynt med de samme henvisningsbetegnelser. In the following, embodiments of the invention will be described with reference to figures 2-4. In all figures, similar components are provided with the same reference designations.

Fig. 2 viser en koblingsanordning til synkronisering av data ved hjelp av synkroniseringsbits som overføres over en egen synkroniseringskanal, Fig. 2 shows a connection device for synchronizing data using synchronization bits that are transmitted over a separate synchronization channel,

fig. 3 viser en koblingsanordning til synkronisering av data hvor data for informasjonen og synkroniseringsbits blir overført over særskilte kanaler, og fig. 3 shows a connection device for synchronizing data where data for the information and synchronization bits are transmitted over separate channels, and

fig. 4 viser et utførelsesekseiapel på en dekoder som er inn-tegnet skjematisk på figurene 2 og 3. fig. 4 shows an exemplary embodiment of a decoder which is drawn schematically in figures 2 and 3.

I tillegg til de komponenter som er vist på fig. 1, fore-kommer på fig. 2 dekoderen DC3 og porten 0R2. Dekoderen DC3 er tilsluttet utgangene fra cellene hos skiftregisteret SR. Når der opptrer en bitkombinasjon soia ikke er noe synkroniseringsord, fastslår denne dekoder DC3 denne bitkombinasjon og avgir dekodersignalet D, som via porten 0R2 bevirkex* tilbakestilling av flipflopen til første fase PHI. In addition to the components shown in fig. 1, appears in fig. 2 the decoder DC3 and the gate 0R2. The decoder DC3 is connected to the outputs from the cells of the shift register SR. When a bit combination occurs so that there is no synchronization word, this decoder DC3 determines this bit combination and emits the decoder signal D, which via port 0R2 causes* resetting of the flip-flop to the first phase PHI.

Hvis paritetstrinnet PÅ f.eks. ved identitet av de to inngangssidig tilførte binærverdier avgir et 1-signal og ved forskjell mellom de to inngangssidig tilførte binærverdier avgir et 0-signal, reagerer dekoderen DC3 på bitkombinasjonen 11111 If the parity step is ON e.g. in case of identity of the two input-side supplied binary values emits a 1 signal and in case of difference between the two input-side supplied binary values emits a 0 signal, the decoder DC3 reacts to the bit combination 11111

og avgir dekodersignalet D. Hvis paritetstrinnet PÅ ved forskjell mellom de to inngangssidig tilførte binærverdier avgir et 1-signal og ved likhet av de to inngangssidig tilførte binærverdier avgir et 1-signal, reagerer dekoderen DC3 på bitkombinasjonen 00000 og signaliserer med dekodersignalet D denne bitkombinasjon. and emits the decoder signal D. If the parity stage ON when there is a difference between the two input-side supplied binary values emits a 1 signal and when the two input-side supplied binary values are equal it emits a 1 signal, the decoder DC3 reacts to the bit combination 00000 and signals this bit combination with the decoder signal D.

Koblingsanordningen på fig. 2 tjener til å synkronisereThe coupling device in fig. 2 serves to synchronize

data ved hjelp av synkroniseringsbits som overføres over en sær-skilt synkroniseringskanal. I motsetning til dette er det på fig. 3 forutsatt at data tilhørende den egentlige informasjon 5SA, og synkroniseringsbitene S blir overført etter hverandre over samme kanal. data by means of synchronization bits which are transmitted over a separate synchronization channel. In contrast to this, in fig. 3 provided that data belonging to the actual information 5SA and the synchronization bits S are transmitted one after the other over the same channel.

Fig. 3 viser en teller Z3 som via telleinngangen Z mottar pulsene T, soej opptrer i takt med synkroniseringsblttene S og bare sammen med disse. Når telleren Z3 når den på forhånd fastlagte tellerstand M, avgir den over sin utgang et 1-signal sålenge til den blir stilt tilbake. Tellerstanden M er lik eller omtrent lik antall celler i skiftregisteret SR. I første omgang skal det antas at telleren 23 ennå ikke har nådd den fastlagte tellerstand M og avgir et 0-signal over sin utgang. Dette 0-signal blir for det første invertert med inverteren INI så porten Dl er åpen og synkroniseringsblttene S blir tilført skiftregisteret SR via porten ORI. For det annet er porten U7 ved 0-signal fra telleren Z3 sperret, og tellerne Z4, Z5 er ikke parat til å telle. Så lenge telleren Z3 ennå ikke har nådd tellerstanden M, blir altså i det vesentlige bare synkroniseringsbitene S innført i skiftregisteret Fig. 3 shows a counter Z3 which via the counter input Z receives the pulses T, so it acts in time with the synchronization pulses S and only together with these. When the counter Z3 reaches the predetermined counter level M, it emits a 1 signal via its output until it is reset. The counter reading M is equal or approximately equal to the number of cells in the shift register SR. In the first instance, it shall be assumed that the counter 23 has not yet reached the determined counter level M and emits a 0 signal via its output. This 0 signal is firstly inverted with the inverter INI so that the gate D1 is open and the synchronization bits S are supplied to the shift register SR via the gate ORI. Secondly, at 0 signal from the counter Z3, the gate U7 is blocked, and the counters Z4, Z5 are not ready to count. As long as the counter Z3 has not yet reached the counter level M, essentially only the synchronization bits S are entered into the shift register

SR. SR.

Så snart telleren Z3 når den fastlagte tellerstand M, avgir den et 1-signal over sin utgang. Dette 1-signal inverteres ved hjelp av inverteren INI og bevirker sperring av porten Ul og åpning av portene U2 og U7. Fra nå av blir for det første synkroniserings bitene S' istedenfor synkroniseringsbitene S tilført skiftregisteret SR, og for det annet kommer pulsene T via porten U7 til inn-gangene e til tellerne Z4, Z5, som dermed blir satt istand til å telle. As soon as the counter Z3 reaches the determined counter level M, it emits a 1 signal across its output. This 1 signal is inverted by means of the inverter INI and causes blocking of the gate Ul and opening of the gates U2 and U7. From now on, firstly the synchronization bits S' instead of the synchronization bits S are supplied to the shift register SR, and secondly the pulses T arrive via the gate U7 to the inputs e of the counters Z4, Z5, which are thus set to count.

Ved hjelp av skiftregisteret SR og paritetstrinnet PA fåsUsing the shift register SR and the parity stage PA is obtained

de mottagningssidig beregnede synkroniseringsbits S" som skal være lik de mottatte synkroniseringsbits S dersom disse synkroniseringsbits S blir mottatt uforstyrret. I sammenligneren VGLl blir synkroniseringsbitene S og S<1>sammenlignet med hverandre, og alt etter om de er like eller forskjellige, blir der avgitt 1-signaler over henholdsvis venstre og høyre utgang. the synchronization bits S" calculated on the receiving side, which must be equal to the received synchronization bits S if these synchronization bits S are received undisturbed. In the comparator VGLl, the synchronization bits S and S<1> are compared with each other, and depending on whether they are the same or different, a 1 signals over the left and right outputs respectively.

Telleren Z4 teller tilfeller av manglende overensstemmelseCounter Z4 counts instances of non-conformity

og telleren Z5 tilfeller av overensstemmelse mellom synkroniseringsbitene S og S'. Når telleren Z5 når den fastlagte tellerstand L, har den tellet L overensstemmelser mellom synkroniseringsbitene. Telleren Z5 signaliserer dette saksforhold, idet den over sin utgang avgir et 1-signal til flipflopen FF. De to stabile tilstander av denne flipflop signaliserer henholdsvis en første fase PHI og en annen fase PH2. Det skal antas at flipflopen FF til å begynne med har befunnet seg i fase PHI og så ved hjelp av 1-signalet fra telleren Z5 blir satt i tilstanden for annen fase PH2. I denne tilstand signaliserer flipflopen FF at der i alt ble konstatert L overensstemmelser mellom synkroniseringsblttene. Over utgangen PH2 avgir flipflopen FF et signai til dekoderen DC2, som dermed blir satt i stand til å fastslå et spesielt synkroniseringsord, lagret i skiftregisteret SR. Så snart dekoderen DC2 konstaterer dette synkroniseringsord, avgir den referansesignalet R som signaliserer synkrbniseringstidspunktet. Referansesignalet R avslutter synkroniseringsfasen. Deretter blir der ikke tilført telleren Z3 pulser T. and the counter Z5 cases of agreement between the synchronization bits S and S'. When the counter Z5 reaches the fixed counter level L, it has counted L matches between the synchronization bits. The counter Z5 signals this situation, as it transmits a 1 signal to the flip-flop FF via its output. The two stable states of this flip-flop respectively signal a first phase PHI and a second phase PH2. It is to be assumed that the flip-flop FF has initially been in phase PHI and then with the help of the 1 signal from the counter Z5 is set in the state for the second phase PH2. In this state, the flip-flop FF signals that a total of L matches were detected between the synchronization bits. Via the output PH2, the flip-flop FF emits a signal to the decoder DC2, which is thus enabled to determine a special synchronization word, stored in the shift register SR. As soon as the decoder DC2 detects this synchronization word, it emits the reference signal R which signals the synchronization time. The reference signal R ends the synchronization phase. Thereafter, counter Z3 pulses T are not added.

Telleren Z4 teller som nevnt tilfeller av manglende overensstemmelse mellom synkroniseringsbitene S og S * og avgir når tellerstanden F nås, et 1-signal til flipflopen FF. Er flipflopen FF på dette tidspunkt i tilstanden for annen fase PH2, blir den satt tilbake i tilstanden for første fase PHI og avgir et 1-signal til differensieringstrinnet DIFF. Dette differensieringstrinn DIFF differensierer dette 1-signal og avgir en tilbakesetningspuls til tilbakesetningsinngangene- r til tellerne Z3, Z4, Z5. Dermed startes et nytt synkroniseringsforsøk. As mentioned, the counter Z4 counts cases of non-compliance between the synchronization bits S and S * and emits, when the counter level F is reached, a 1 signal to the flip-flop FF. If the flip-flop FF is at this time in the state for the second phase PH2, it is reset to the state for the first phase PHI and emits a 1 signal to the differentiation stage DIFF. This differentiation stage DIFF differentiates this 1 signal and emits a reset pulse to the reset inputs of the counters Z3, Z4, Z5. This starts a new synchronization attempt.

I utførelseseksempelet på fig. 3 er der for sendingen og for mottagningen av synkroniseringsblttene S på forhånd gitt en bestemt synkroniseringstid som etterfølges av sending og mottagning av de egentlige informasjonsbits NA. Synkronisering er altså bare mulig under denne synkroniseringstid. Kan synkronisering ikke oppnås i løpet av synkroniseringstiden, tapes den informasjon som deretter sendes og mottas. Det er derfor viktig tidligst mulig å konstatere bitkombinasjoner som er lagret i skiftregisteret SR, og som ikke er synkroniseringsord. Det skjer ved hjelp av dekoderen DC3, som reagerer på bitkombinasjoner som ikke er synkroniseringsord, og avgir dekodersignalet D og dermed bringer flipflopen FF til å skifte fra tilstanden for annen fase PH2 til tilstanden for første fase PHI. In the design example in fig. 3, for the transmission and for the reception of the synchronization bits S, a specific synchronization time is given in advance, which is followed by the transmission and reception of the actual information bits NA. Synchronization is therefore only possible during this synchronization time. If synchronization cannot be achieved within the synchronization time, the information subsequently sent and received is lost. It is therefore important as early as possible to ascertain bit combinations which are stored in the shift register SR, and which are not synchronization words. This is done by means of the decoder DC3, which responds to bit combinations that are not synchronization words, and emits the decoder signal D, thus causing the flip-flop FF to change from the state of second phase PH2 to the state of first phase PHI.

Hvis dekoderen DC3 ikke fantes, ville det vare forholdsvis lenge til en forstyrret sekvens av synkroniseringsbits S i form av flere O-verdier ble erkjent som sådan. Med en sekvens av O-verdier ved inngangen til porten Ul ville der også fås en sekvens av O-verdier ved utgangen fra paritetstrinnet PA, og sammeh-ligneren VGL1 ville i lengre tid signalisere overensstemmelse mellom de to synkroniseringsbits S og S<1>. Telleren Z5 ville da bli bragt til å telle oppover til tellerstanden L, og det ville eventuelt under synkroniseringstiden ikke lenger være mulig å avgi referansesignalet R. Dekoderen DC3 sørger således for at bitkombinas joner som f.eks. bitkombinasjonen 00000 blir konstatert hurtigst mulig, og at der etter at denne bitkombinasjon er fast-slått, innen rammen av første fase PHI blir startet et nytt syn-kroniseringsforsøk. If the decoder DC3 did not exist, it would take a relatively long time until a disturbed sequence of synchronization bits S in the form of several O values was recognized as such. With a sequence of O values at the input to the gate Ul, there would also be a sequence of O values at the output of the parity stage PA, and the comparator VGL1 would for a longer time signal agreement between the two synchronization bits S and S<1>. The counter Z5 would then be brought to count upwards to the counter level L, and it would possibly no longer be possible during the synchronization time to emit the reference signal R. The decoder DC3 thus ensures that bit combinations such as e.g. the bit combination 00000 is ascertained as quickly as possible, and that after this bit combination has been established, a new synchronization attempt is started within the framework of the first phase PHI.

For beskrivelsen av det utførelseseksempel som er vist på fig. 3, ble det hittil antatt at der med de n=5 celler hos skiftregisteret SR kan frembringes i alt 2n<->l=3synksroniseringsord. Den lengste mulige sekvens av synkroniseringsbits ved n=5 har således en lengde av 31 bits. I mange tilfeller er det ønskelig, riktignok på den ene side å frembringe lengre sekvenser av synkroniseringsbits med høyere verdier av n, men på den annen side ikke virkelig å gjøre bruk av alle synkroniseringsblttene, men avbryte sekvensen fremskyndet. Ved et slikt fremskyndet avbrudd av sekvensen blir leilighetsvis bitkombinasjoner som ikke skal anvendes som synkroniseringsord, frembragt og lagret i skiftregisteret SR. Også slike bitkombinasjoner sinker synkroniseringen. Det er derfor hensiktsmessig ora dekoderen DC3 hurtigst mulig signaliserer bitkombinasjoner av denne art. For the description of the embodiment shown in fig. 3, it was hitherto assumed that with the n=5 cells of the shift register SR a total of 2n<->l=3 synchronization words can be produced. The longest possible sequence of synchronization bits at n=5 thus has a length of 31 bits. In many cases it is desirable, indeed, on the one hand to produce longer sequences of synchronization bits with higher values of n, but on the other hand not to really make use of all the synchronization bits, but to terminate the sequence at an accelerated rate. In such an accelerated interruption of the sequence, bit combinations that are not to be used as synchronization words are occasionally generated and stored in the shift register SR. Such bit combinations also slow down the synchronization. It is therefore appropriate that the decoder DC3 signals bit combinations of this kind as quickly as possible.

Fig. 4 viser dekoderen DC3/1 som utførelseseksempel på dekoderen DC3 på fig. 3. Denne dekoder DC3/1 utmerker seg ved at den med relativt lite teknisk utstyr signaliserer alle de bitkombinas joner som ikke er synkroniseringsord. Taktglveren TG frembringer pulssekvensen Tl, som mellom to pulser av pulsekvensen T frembringer minst like mange pulser sora der skal konstateres bitkombinas joner. Pulsene Tl blir tilført telleregisteret ZR over telleinngangen e. Den til enhver tid oppnådde tellerstand blir av telleregisteret ZR avgitt til fastverdilageret ROM i form av et binærtall. Disse tellerstander er adressene for fastverdilageret ROM. Fig. 4 shows the decoder DC3/1 as an embodiment of the decoder DC3 in fig. 3. This decoder DC3/1 is distinguished by the fact that, with relatively little technical equipment, it signals all the bit combinations that are not synchronization words. The clock generator TG produces the pulse sequence Tl, which between two pulses of the pulse sequence T produces at least the same number of pulses where bit combinations are to be determined. The pulses Tl are supplied to the counter register ZR via the counter input e. The counter value obtained at any time is transmitted by the counter register ZR to the fixed value storage ROM in the form of a binary number. These counter values are the addresses for the fixed value storage ROM.

Fastverdilageret ROM lagrer alle de bitkombinasjoner som eventuelt kan være lagret i skiftregisteret, SR og som ikke kommer 1 betraktning som synkroniseringsord. Under det tidsrom da en eneste av disse bitkombinasjoner er lagret i skiftregisteret SR, blir alle adresser ved hjelp av telleregisteret Zr frembragt minst en gang, og alle bitkombinasjoner minst en gang avgitt av fastverdilageret ROM. Ved hjelp av eksklusiv-ELLER-porter EXl, EX2, EX3, 13X4, EX5 blir bitkombinasjonene hos fastverdilageret ROM sammenlignet med den bitkombinasjon som til enhver tid er lagret i skiftregisteret SR, og ved forskjell mellom tilsvarende bits blir der avgitt et 1-signal til porten 0R4. Inverteren 183 inver-terer det tilsvarende 1-signal som avgis fra utgangen fra porten 0R4, og leverer signalet D=»0, som signaliserer at den søkte bitt-korabinasjon mangler. Skulle imidlertid alla portene EXl til EX5 avgi respektive O-signaler, er den bitkombinas jon sont er lagret i skiftregisteret SR, lik en av de bitkombinasjoner som er avgitt av fastverdilageret ROM, og der avgis et dekodersignal D=l som signaliserer en forstyrrende bitkombinasjon. The fixed value memory ROM stores all the bit combinations that may possibly be stored in the shift register, SR and that are not considered as synchronization words. During the period of time when only one of these bit combinations is stored in the shift register SR, all addresses are generated at least once by means of the counting register Zr, and all bit combinations are output at least once by the fixed value storage ROM. By means of exclusive-OR gates EXl, EX2, EX3, 13X4, EX5, the bit combinations of the fixed value storage ROM are compared with the bit combination stored at all times in the shift register SR, and in the event of a difference between corresponding bits, a 1 signal is issued to port 0R4. The inverter 183 inverts the corresponding 1-signal emitted from the output of the gate 0R4, and delivers the signal D=»0, which signals that the bit co-ordination sought is missing. However, should all ports EXl to EX5 emit respective O signals, the bit combination stored in the shift register SR is equal to one of the bit combinations provided by the fixed value storage ROM, and a decoder signal D=l is emitted which signals a disturbing bit combination.

Det ville prinsippielt være tenkelig at synkroniseringsbitene S i forbindelse med den mottagningssidige tydning ikke bare blir lagret i skiftregisteret SR, men også i et ytterligere skiftregister som ikke er vist på fig. 2 og 3. Dekoderen DC3 kunne i så fall også være tilsluttet utgangene fra cellene hos dette ytterligere skiftregister. I den forbindelse er det gunstig å koble dekoderen DC3 til det skiftregister hvor synkroniseringsbitene S tidligst It would in principle be conceivable that the synchronization bits S in connection with the reception-side interpretation are not only stored in the shift register SR, but also in a further shift register which is not shown in fig. 2 and 3. In that case, the decoder DC3 could also be connected to the outputs from the cells of this additional shift register. In this connection, it is advantageous to connect the decoder DC3 to the shift register where the synchronization bits S are the earliest

er innført for lagring. På denne måte blir det oppnådd at bit- is entered for storage. In this way, it is achieved that bit-

kombinasjoner som ikke er synkroniseringsord, tidligst mulig blir erkjent som sådanne, så der deretter med dekodersignalet D også tidligst mulig skjer start av første fase PHI. combinations that are not synchronization words are recognized as such as soon as possible, so then with the decoder signal D also the start of the first phase PHI occurs as soon as possible.

Claims

1. Method for synchronizing data by means of synchronization bits, where n and n synchronization bits form mutually overlapping synchronization words which signal partly the following synchronization bit and partly at successive times, where bit combinations consisting of n and n bits, and which are likely to be equal to the synchronization words, are stored in chronological order on the receiving side, where the likely subsequent synchronization bit is determined from the bit combinations, where the probable correspondence between the sequence of received synchronization bits and the sequence of probable synchronization bits is determined in a first phase, and where the synchronization time is determined in another phase, characterized in that after the second phase (PE2) has been reached, the first phase (Plil) is initiated if a bit combination (11111, 00000) is no synchronization word (fig. 2).

2. Coupling device for carrying out a method as stated in claim 1, where the bit combinations are stored in a shift register, characterized in that a decoder (DC3) is connected to the outputs of the shift register (SR) which, when a bit combination (11111, 00000) occurs which is no synchronization word, emits a decoder signal which causes switching from second phase (PH2) to first phase (PHI) (Fig. 2,3).

3. Switching device as stated in claim 2, characterized in that the decoder (DC3) contains a fixed value memory (ROM) which stores all bit combinations that are formed by n and n bits and do not represent any synchronization word, and after invoking the corresponding addresses transmits them over their outputs, that all the addresses of the bit combinations are produced and sent to the fixed value storage (ROM) chronologically one after the other between successive synchronization bits by means of eh addresser (TG, ZR), that n comparators (EX1, EX2, EX3, EX4, EX5) are partly connected to the outputs of the shift register (SR) and partly to the outputs of the fixed value storage (ROM), and that the outputs of the comparator are connected to a gate (OR3) over whose output the decoder signal (D) is emitted (fig. 4).