NO794141L - Fremgangsmaate til synkronisering av data ved hjelp av synkroniseringsbits. - Google Patents

Abstract

"Fremgangsmåte til synkronisering av data ved hjelp av synkroniseringsbits".

Description

Oppfinnelsen angår en framgangsmåte til synkronisering av data ved hjelp av synkroniseringsbits, hvorav n og n synkroniseringsbits danner innbyrdes overlappende synkroniseringsord, som signaliserer dels den respektive følgende synkroniseringsbit og dels på hinannen følgende tidspunkter, hvoretter der på inofc-tagningssiden i kronologisk rekkefølge lagres bitkombinasjoner sora hver består av n bits og sannsynligvis er lik synkronisorings-ordene, hvoretter den sannsynligvis følgende synkroniseringsbit bestemmes ut fra1 bi tkOEibinasj onene, hvoretter den sannsynlige identitet av sekvensen av mottatte synkroniseringsbits og sekvensen av de sannsynlige synkroniseringsbits bestetsmes i en første fase, sårat hvoretter synkroniserings tidspunktet bestessraes i en annen fase.

Tysk utlegningsskrift 19 54 420 og tilsvarende patentsøknad av 28.2.1969 i US2V med nr. 803 225 gjelder en kjent fremgangsmåte til synkronisering av mottagningssidige apparater. Ved denne kjente metode blir dels en binaor informasjon og dels en sekvens av synkroniseringsbits overført over forskjellige kanaler. Ved hjelp av et skiftregister bestående av n lagerceller og ved hjelp av et paritets trinn blir der på sendesiden periodisk freiabragt 2<n>~l synkroniseringsbits av sekvensen. Denne sekvens utmerker seg ved at n og n synkroniseringsbits danner innbyrdes overlappende synkroniseringsord som dels signaliserer den respektive følgende synkroniseringsbit og dels identifiserer på hinannen følgende tidspunkter. Når slike synkroniseringsbits overføres, er det på rrsot-tagningssiden mulig ved hjelp av synkroniseringsordene å bestemme synkroniseringstidspunktene.

Fig. 1 viser en koblingsanordning i samsvar med tysk utleg-ningsskrif t 19 54 420 til mottagning av synkroniseringsbits S.

Synkroniseringsbitene blir serielt med blttakten innført i skiftregisteret SR. Utgangene fra to celler hos dette skiftregister er tilsluttet paritetstrinnet PA, som ved likhet av de to inngangssidig tilførte binærverdier avgir et 1-signal og ved ulikhet av de to inngangssidig tilførte binærverdier avgir et O-signal. Dette skiftregister SR og dette paritet3trinn PA danner en generator sont er maken til den tilsvarende sendesidige generator og frembringer sekvensen av synkroniseringsbits. Hår den sendesidig mottatte sekvens av synkroniseringsbits blir mottatt uforstyrret, er den sekvens av synkroniseringsbits S som mottas ifølge fig. 1, lik den bitsekvens sosa avgis over utgangen fra paritetstrinnet

PA.

Pga. de ventelige feilaktige bits skiller de mottatte synkroniseringsbits S seg fra de mottagningssidig frembragte synkroniseringsbits S'. I en sammenligner VGL blir de mottatte synkroniseringsbits S og de mottagningssidig bestemte synkroniseringsbits S' sammenlignet med hverandre bit for bit#og ved likhet av de to bits avgir saiamenligneren sammenligningssignalet V<*>, mens der ved ulikhet av de to bits blir avgitt et sananenlig-ningssignal V.

En flipflop FF signaliserer enten den første fase PE1 eller den annen fase PH2. Onder varigheten av første fase PHI kan portene Gl, U5, 06 slippe signaler igjennom. På denne måte blir sekvensen av synkroniseringsbits som allerede beskrevet, tilført skiftregisteret SBU Dessuten blir samraenllgningssignalet V via porten 05 tilført telleren Sl, hvis tellerstand derved blir høynet med en enhet. I motsetning til dette blir samraenligningssignalet V via porten 06 tilført en ytterligere inngang til telleren Sl, hvorved tellerstanden på donne teller blir senket med en enhet. Onder varigheten av første fase PHI blir altså tellerstanden høynet ved likhet av synkroniseringsbitene S og S', og ved ulikhet av de to synkroniseringsbits blir tellerstanden senket. Via utgangen fra telleren Zl blir de respektive tellerstandverdier avgitt i form av binærtall og dekodet ved hjelp av dekoderen DCl. Når en på forhånd gitt tellerstand nås, avgir denne dekoder DCl et identi-tetssignal I som signaliserer den sannsynlige identitet av da to sekvenser av synkroniseringsbits S. og S'.

o

Ved hjelp av identitetssignalet I blir flipflopen FF bragt

i sin annen stabile tilstand, som signaliserer annen fase PI12.

Under denne annen fase PH2 er portene Ul, U5, U6 sperret, roens portene U2, U3, U4 derimot er åpne. Spesielt er nå porten U2 åpen så de raottagningssidige bestemte synkroniseringsbits 3' via ELLER-leddet ORI blir tilført skiftregisteret istedenfor synkroniserings-biten S. Dessuten aktiveres under denne annen fase PH2 dekoderen DC2, som reagerer på et spesielt synkroniseringsord, og som når dette erkjennes avgir referansesignalet R. Da hvert av synkroniseringsordene signaliserer et bestemt tidspunkt innen sekvensen, blir der også ved hjelp av referansesignalet signalisert et spesielt tidspunkt, nemlig synkroniseringstidspunktet. Fra dette synkroni-ser ingstidspunkt av løper det sendesidige og det mottagningssidige anlegg synkront.

For overvåkning av den synkrone tilstand blir også under annen fase PH2 de mottatte synkroniseringsbits S og de saottagningssldig beregnede synkroniseringsbits S" sacanenlignet med hverandre, og fra sammenligneren VGL blir ett av de to saramenligningssignaler V eller V avgitt. Ved likhet av de to synkroniseringsbits S og

S' kommer sammenligningssignalet V via porten U3 til telleren Z2 og høyner tellerstanden på denne, hvorved den allerede oppnådde synkrone tilstand ikke blir forandret. Ved ulikhet av de to synkroniseringsbits S og S<1>kommer samraenligningssignalet V via porten U4 til en ytterligere inngang til telleren 32 og bevirker en senk-ning av tellerstanden. Enkelte senkninger av denne tellerstand ytrer seg ikke når det gjelder den synkrone tilstand. Hen hvis flere slike sammenligningspulser V blir frembragt, blir tellerstanden på telleren Z2 senket under en på forhånd gitt tellerstand, og telleren avgir via sin utgang et signal K om manglende overensstemmelse til flipflopen FF. Dette signal bringer flipflopen i den annen av de to stabile tilstander. Dennod befinner systemet seg igjen i første fase PHI, hvorunder de mottatte synkroniseringsbits S blir tilført skiftregisteret SR istedenfor de utregnede synkroniseringsbits S'.

For driften av skiftregisteret SR ble det antatt at det ved begynnelsen av sekvensen lagrer synkroniseringsordet 00000. Så følger synkroniseringsordene 10000, 11000, 11100 osv. frem til synkroniseringsordet 00001. I alt blir der altså frembragt 2 5-1=31 synkroniseringsord, svarende til desimaltallene fra 0 til 30. Bitkombinasjonen 11111, svarende til desimalverdien 31, er således ikke noe synkroniseringsord.

Ved forstyrret mottagning av synkroniseringsbitene S kan

der mottas en lengre, sekvens av 1-verdier. Under forutsetning av første fase PHI blir der i skiftregisteret SR innført en bitt-kombinasjon 11111, og over utgangen fra paritetstrinnet PA blir der som utregnede synkroniseringsbits S<*>bare avgitt 1-verdier. Begge synkroniseringsbitene S og S' er således 1-verdier, så sammenligneren VGL ved overensstemmelse mellom disse to verdier avgir sararaenligningss ignalet V, som etter noen tid starter annen fa3e PH2. Skiftregisteret SR får nå som utregnet synkroniseringsbits 8<*>en sekvens av 1-verdier. Også sacrøienligneren VGL får som synkroniseringsbitt S' en sekvens av 1-verdier, og så lenge også sekvensen av mottatte synkroniseringsbits S overveiende opp-viser 1-verdier, blir overveiende saismenligningssignalet V<*>avgitt, og systemet forblir i sin annen fase PH2. En overgang fra fase PH2 til fase PHI finner først sted når der blant de mottatte synkroniseringsbits overveiende inneholdes Q-verdier, siden sammenligningssignalet V da blir avgitt og tellerstanden på telleren 22 senket. Så snart denne teller Z2 har nådd en på forhånd gitt nedre tellerstand, blir første fase PHI igjen innledet ved hjelp av signalet M oia manglende overenssteramelse. I løpet av denne første fase PHI kan synkroniseringsforsøket igjen påbegynnes.

Det er Ønskelig å nå den synkrone tilstand så raskt soia mulig for å ha mer tid til rådighet for sending av informasjonen. Under denne forutsetning har den beskrevne kjente laetode den ulempe at det ved mottagning av en sekvens av 1-verdier som synkroniseringsbits S varer forholdsvis lenge inntil omkoblingen fra annen fase PH2 til første fase PHI skjer og et nytt synkroniserings f or søk blir startet.

Hittil ble det antatt at paritetstrinnet PA ved identiske binærverdier avgir et 1-signal og ved forskjellige binærverdier avgir et O-signal. Det ville vare tenkelig at et slikt paritets-trinn ved like inngangssidig tilførte binærverdier avgir et 0-signal og ved forskjellige inngangssidig tilførte binærverdier avgir et 1-signal. Under denne forutsetning må bitkombinasjonen 00000 ikke være noe synkroniseringsord, da der ellers ville melde seg vanskeligheter. Por å belyse dette skal det antas at der som synkroniseringsbit S blir mottatt en sekvens av 0-verdie.r. Under første fase PHI kommer denne sekvens inn i skiftregisteret SR, og via utgangen fra paritetstrinnet PA blir der som utregnede synkroni seringsbits bare avgitt O-verdier. Synkroniseringsbitene S og S' er altså innbyrdes like, og ved hjelp av saraaienllgningssignalet V blir tellerstanden på telleren Zl tellet oppover, hvoretter dekoderen DCl når en gitt tellerstand nås, avgir identitetssignalet I. Dermed blir annen fase PH2 innledet.

Under disse forutsetninger er en synkronisering ved mottagning av en serie av O-verdier ikke mulig. Først når der overveiende mottas 1-verdier, skjer overgangen fra annen fase PH2 til første fase PHI, soia muliggjør et nytt synkroniseringsforsøk. På lignende måte som ved mottagning av en serie av 1-verdier inntrer der også ved mottagning av serien av O-verdier vanskeligheter fordi det varer relativt lenge til systemet går over fra annen fas© PH2 til første fase PHI.

Til grunn for oppfinnelsen ligger den oppgave å gjennomføre synkroniseringen etter ibottagning av forstyrrede synkroniseringsbits raskere erm tidligere.

Denne oppgave som ligger til grunn for oppfinnelsen, blir løst ved at der etter inntreden av annen fase innledes første fase dersom en bitkombinasjon ikke er noe synkroniseringsord. På

denne måte. blir det oppnådd at bitkombinasjoner som ikke er synkroniseringsord, blir erkjent Øyeblikkelig, og at der uten forsin-kelser innen ramiaen av første fase blir startet et nytt synkroni-seringsforsøk. Dermed blir synkroniseringen gjennomført raskere enn tidligere.

For raskt å kunne erkjenne bitkombinasjoner som ikke er synkroniseringsord, er det hensiktsmessig med en koblingsanordning til gjennomførelse av fremgangsmåten å lagre bitkombinasjonene 1 et skiftregister og å tilkoble skiftregisterets utganger en dekoder som ved opptreden av en bitkombinasjon som ikke er no©synkroniseringsord, avgir et dekodersignal sois bevirker omkobling fra annen til første fase.

Det ble allerede nevnt at der ved hjelp av skiftregisteret SR og ved hjelp av paritetstrinnet PA kan frembringes i alt 2 5-1=31 forskjellige synkroniseringsord. Ved n celler i skiftregisteret SR kan der altså generelt frembringes 2n<->l forskjellige synkroniseringsord. For å oppnå en rask synkronisering kan det være gunstig ikke å ta alle mulige 2°-l synkroniseringsord til hjelp for synkroniseringen. Under disse forutsetninger er det hensiktsmessig at dekoderen inneholder et fastverdilager som lagrer alle bitkorabinasjoner som dannes av n bits og ikke-representerer noe synkroniseringsord, og avgir deia via sine utganger etter påkall av de tilsvarende adresser, at alle adresser til bit-kombinasjonenen ved hjelp av en adressegiver blir frembragt og avgitt 1 kronologisk rekkefølge mellom på hinannen følgende synkroniseringsbits og avgitt til fastverdilageret, at n sammenlignere er tilsluttet dels utgangene fra skiftregisteret og dels utgangene fra fastverdilageret, og at sammenlignerens utganger er forbundet med en port over hvis utgang dekodersignalet blir avgitt.

Eittil ble det antatt at synkroniseringsbitene blir overført over en egen kanal, så dataene for den egentlige informasjon og synkroniseringsbitene kan overføres samtidig over forskjellige kanaler. Hvis der derimot kronologisk etter hverandre blir overført først en sekvens av synkroniseringsbits og derpå den egentlige informasjon som nytteinformasjon, er det ønskelig å gjøre den tid da synkroniseringsbitene sendes, forholdsvis kort for ikke å korte inn på tiden for sending av informasjon. Det er derfor hensiktsmessig at der under den varighet av synkroniseringen som står til rådighet, både gjennomløpes første fase PHI og også annen fase PH2 og synkroniseringen tilveiebringes. Skulle det ikke lykkes å skaffe synkronisering under den fastlagte synkroniseringstid, ville den etter synkroniseringstiden utsendte informasjon pga. manglende synkronisering ikke kunne mottas. Under disse forutsetninger er det altså særlig viktig at der etter at annen fase er nådd, snarest mulig skjer innledning av første fase, dersom der opptrer en bitkombinasjon som ikke er noe synkroniseringsord.

I det følgende vil utførelseseksespler på oppfinnelsen bli beskrevet under henvisning til figurene 2-4. På alle figurene er like komponenter forsynt med de samme henvisningsbetegnelser.

Fig. 2 viser en koblingsanordning til synkronisering av data ved hjelp av synkroniseringsbits som overføres over en egen synkroniseringskanal,

fig. 3 viser en koblingsanordning til synkronisering av data hvor data for informasjonen og synkroniseringsbits blir overført over særskilte kanaler, og

fig. 4 viser et utførelsesekseiapel på en dekoder som er inn-tegnet skjematisk på figurene 2 og 3.

I tillegg til de komponenter som er vist på fig. 1, fore-kommer på fig. 2 dekoderen DC3 og porten 0R2. Dekoderen DC3 er tilsluttet utgangene fra cellene hos skiftregisteret SR. Når der opptrer en bitkombinasjon soia ikke er noe synkroniseringsord, fastslår denne dekoder DC3 denne bitkombinasjon og avgir dekodersignalet D, som via porten 0R2 bevirkex* tilbakestilling av flipflopen til første fase PHI.

Hvis paritetstrinnet PÅ f.eks. ved identitet av de to inngangssidig tilførte binærverdier avgir et 1-signal og ved forskjell mellom de to inngangssidig tilførte binærverdier avgir et 0-signal, reagerer dekoderen DC3 på bitkombinasjonen 11111

og avgir dekodersignalet D. Hvis paritetstrinnet PÅ ved forskjell mellom de to inngangssidig tilførte binærverdier avgir et 1-signal og ved likhet av de to inngangssidig tilførte binærverdier avgir et 1-signal, reagerer dekoderen DC3 på bitkombinasjonen 00000 og signaliserer med dekodersignalet D denne bitkombinasjon.

Koblingsanordningen på fig. 2 tjener til å synkronisere

data ved hjelp av synkroniseringsbits som overføres over en sær-skilt synkroniseringskanal. I motsetning til dette er det på fig. 3 forutsatt at data tilhørende den egentlige informasjon 5SA, og synkroniseringsbitene S blir overført etter hverandre over samme kanal.

Fig. 3 viser en teller Z3 som via telleinngangen Z mottar pulsene T, soej opptrer i takt med synkroniseringsblttene S og bare sammen med disse. Når telleren Z3 når den på forhånd fastlagte tellerstand M, avgir den over sin utgang et 1-signal sålenge til den blir stilt tilbake. Tellerstanden M er lik eller omtrent lik antall celler i skiftregisteret SR. I første omgang skal det antas at telleren 23 ennå ikke har nådd den fastlagte tellerstand M og avgir et 0-signal over sin utgang. Dette 0-signal blir for det første invertert med inverteren INI så porten Dl er åpen og synkroniseringsblttene S blir tilført skiftregisteret SR via porten ORI. For det annet er porten U7 ved 0-signal fra telleren Z3 sperret, og tellerne Z4, Z5 er ikke parat til å telle. Så lenge telleren Z3 ennå ikke har nådd tellerstanden M, blir altså i det vesentlige bare synkroniseringsbitene S innført i skiftregisteret

SR.

Så snart telleren Z3 når den fastlagte tellerstand M, avgir den et 1-signal over sin utgang. Dette 1-signal inverteres ved hjelp av inverteren INI og bevirker sperring av porten Ul og åpning av portene U2 og U7. Fra nå av blir for det første synkroniserings bitene S' istedenfor synkroniseringsbitene S tilført skiftregisteret SR, og for det annet kommer pulsene T via porten U7 til inn-gangene e til tellerne Z4, Z5, som dermed blir satt istand til å telle.

Ved hjelp av skiftregisteret SR og paritetstrinnet PA fås

de mottagningssidig beregnede synkroniseringsbits S" som skal være lik de mottatte synkroniseringsbits S dersom disse synkroniseringsbits S blir mottatt uforstyrret. I sammenligneren VGLl blir synkroniseringsbitene S og S<1>sammenlignet med hverandre, og alt etter om de er like eller forskjellige, blir der avgitt 1-signaler over henholdsvis venstre og høyre utgang.

Telleren Z4 teller tilfeller av manglende overensstemmelse

og telleren Z5 tilfeller av overensstemmelse mellom synkroniseringsbitene S og S'. Når telleren Z5 når den fastlagte tellerstand L, har den tellet L overensstemmelser mellom synkroniseringsbitene. Telleren Z5 signaliserer dette saksforhold, idet den over sin utgang avgir et 1-signal til flipflopen FF. De to stabile tilstander av denne flipflop signaliserer henholdsvis en første fase PHI og en annen fase PH2. Det skal antas at flipflopen FF til å begynne med har befunnet seg i fase PHI og så ved hjelp av 1-signalet fra telleren Z5 blir satt i tilstanden for annen fase PH2. I denne tilstand signaliserer flipflopen FF at der i alt ble konstatert L overensstemmelser mellom synkroniseringsblttene. Over utgangen PH2 avgir flipflopen FF et signai til dekoderen DC2, som dermed blir satt i stand til å fastslå et spesielt synkroniseringsord, lagret i skiftregisteret SR. Så snart dekoderen DC2 konstaterer dette synkroniseringsord, avgir den referansesignalet R som signaliserer synkrbniseringstidspunktet. Referansesignalet R avslutter synkroniseringsfasen. Deretter blir der ikke tilført telleren Z3 pulser T.

Telleren Z4 teller som nevnt tilfeller av manglende overensstemmelse mellom synkroniseringsbitene S og S * og avgir når tellerstanden F nås, et 1-signal til flipflopen FF. Er flipflopen FF på dette tidspunkt i tilstanden for annen fase PH2, blir den satt tilbake i tilstanden for første fase PHI og avgir et 1-signal til differensieringstrinnet DIFF. Dette differensieringstrinn DIFF differensierer dette 1-signal og avgir en tilbakesetningspuls til tilbakesetningsinngangene- r til tellerne Z3, Z4, Z5. Dermed startes et nytt synkroniseringsforsøk.

I utførelseseksempelet på fig. 3 er der for sendingen og for mottagningen av synkroniseringsblttene S på forhånd gitt en bestemt synkroniseringstid som etterfølges av sending og mottagning av de egentlige informasjonsbits NA. Synkronisering er altså bare mulig under denne synkroniseringstid. Kan synkronisering ikke oppnås i løpet av synkroniseringstiden, tapes den informasjon som deretter sendes og mottas. Det er derfor viktig tidligst mulig å konstatere bitkombinasjoner som er lagret i skiftregisteret SR, og som ikke er synkroniseringsord. Det skjer ved hjelp av dekoderen DC3, som reagerer på bitkombinasjoner som ikke er synkroniseringsord, og avgir dekodersignalet D og dermed bringer flipflopen FF til å skifte fra tilstanden for annen fase PH2 til tilstanden for første fase PHI.

Hvis dekoderen DC3 ikke fantes, ville det vare forholdsvis lenge til en forstyrret sekvens av synkroniseringsbits S i form av flere O-verdier ble erkjent som sådan. Med en sekvens av O-verdier ved inngangen til porten Ul ville der også fås en sekvens av O-verdier ved utgangen fra paritetstrinnet PA, og sammeh-ligneren VGL1 ville i lengre tid signalisere overensstemmelse mellom de to synkroniseringsbits S og S<1>. Telleren Z5 ville da bli bragt til å telle oppover til tellerstanden L, og det ville eventuelt under synkroniseringstiden ikke lenger være mulig å avgi referansesignalet R. Dekoderen DC3 sørger således for at bitkombinas joner som f.eks. bitkombinasjonen 00000 blir konstatert hurtigst mulig, og at der etter at denne bitkombinasjon er fast-slått, innen rammen av første fase PHI blir startet et nytt syn-kroniseringsforsøk.

For beskrivelsen av det utførelseseksempel som er vist på fig. 3, ble det hittil antatt at der med de n=5 celler hos skiftregisteret SR kan frembringes i alt 2n<->l=3synksroniseringsord. Den lengste mulige sekvens av synkroniseringsbits ved n=5 har således en lengde av 31 bits. I mange tilfeller er det ønskelig, riktignok på den ene side å frembringe lengre sekvenser av synkroniseringsbits med høyere verdier av n, men på den annen side ikke virkelig å gjøre bruk av alle synkroniseringsblttene, men avbryte sekvensen fremskyndet. Ved et slikt fremskyndet avbrudd av sekvensen blir leilighetsvis bitkombinasjoner som ikke skal anvendes som synkroniseringsord, frembragt og lagret i skiftregisteret SR. Også slike bitkombinasjoner sinker synkroniseringen. Det er derfor hensiktsmessig ora dekoderen DC3 hurtigst mulig signaliserer bitkombinasjoner av denne art.

Fig. 4 viser dekoderen DC3/1 som utførelseseksempel på dekoderen DC3 på fig. 3. Denne dekoder DC3/1 utmerker seg ved at den med relativt lite teknisk utstyr signaliserer alle de bitkombinas joner som ikke er synkroniseringsord. Taktglveren TG frembringer pulssekvensen Tl, som mellom to pulser av pulsekvensen T frembringer minst like mange pulser sora der skal konstateres bitkombinas joner. Pulsene Tl blir tilført telleregisteret ZR over telleinngangen e. Den til enhver tid oppnådde tellerstand blir av telleregisteret ZR avgitt til fastverdilageret ROM i form av et binærtall. Disse tellerstander er adressene for fastverdilageret ROM.

Fastverdilageret ROM lagrer alle de bitkombinasjoner som eventuelt kan være lagret i skiftregisteret, SR og som ikke kommer 1 betraktning som synkroniseringsord. Under det tidsrom da en eneste av disse bitkombinasjoner er lagret i skiftregisteret SR, blir alle adresser ved hjelp av telleregisteret Zr frembragt minst en gang, og alle bitkombinasjoner minst en gang avgitt av fastverdilageret ROM. Ved hjelp av eksklusiv-ELLER-porter EXl, EX2, EX3, 13X4, EX5 blir bitkombinasjonene hos fastverdilageret ROM sammenlignet med den bitkombinasjon som til enhver tid er lagret i skiftregisteret SR, og ved forskjell mellom tilsvarende bits blir der avgitt et 1-signal til porten 0R4. Inverteren 183 inver-terer det tilsvarende 1-signal som avgis fra utgangen fra porten 0R4, og leverer signalet D=»0, som signaliserer at den søkte bitt-korabinasjon mangler. Skulle imidlertid alla portene EXl til EX5 avgi respektive O-signaler, er den bitkombinas jon sont er lagret i skiftregisteret SR, lik en av de bitkombinasjoner som er avgitt av fastverdilageret ROM, og der avgis et dekodersignal D=l som signaliserer en forstyrrende bitkombinasjon.

Det ville prinsippielt være tenkelig at synkroniseringsbitene S i forbindelse med den mottagningssidige tydning ikke bare blir lagret i skiftregisteret SR, men også i et ytterligere skiftregister som ikke er vist på fig. 2 og 3. Dekoderen DC3 kunne i så fall også være tilsluttet utgangene fra cellene hos dette ytterligere skiftregister. I den forbindelse er det gunstig å koble dekoderen DC3 til det skiftregister hvor synkroniseringsbitene S tidligst

er innført for lagring. På denne måte blir det oppnådd at bit-

kombinasjoner som ikke er synkroniseringsord, tidligst mulig blir erkjent som sådanne, så der deretter med dekodersignalet D også tidligst mulig skjer start av første fase PHI.

Claims (3)

1. Fremgangsmåte til synkronisering av data ved hjelp av synkroniseringsbits, hvor n og n synkroniseringsbits danner innbyrdes overlappende synkroniseringsord sora signaliserer dels den følgende synkroniseringsbit og dels på hinannen følgende tidspunkter, hvor bitkombinasjoner som består av n og n bits, og som sannsynligvis er lik synkroniseringsordene, blir lagret i kronologisk rekkefølge på mottagningssiden, hvor den sannsynligvis etterfølgende synkroniseringsbit bestemmes ut fra bitkombinasjonene, hvor den sannsynlige overensstemmelse mellom sekvensen av mottatte synkroniseringsbit og sekvensen av sannsynlige synkroniseringsbit bestemmes i en første fase, og hvor synkroniseringstidspunktet bestemmes i en annen fase, karakterisert ved at der etter at annen fase (PE2) er nådd, innledes første fase (Plil) dersom en bitkombinas jon (11111, 00000) Ikke er noe synkroniseringsord (fig. 2).

2. Koblingsanordning til gjennomførelse av en fremgangsmåte som angitt I krav 1, hvor bitkombinasjonene blir lagret i et skiftregister, karakterisert ved at der til skiftregisterets (SR) utganger er koblet en dekoder (DC3) som ved opptreden av en bitkombinasjon (11111, 00000) som ikke er noe synkroniseringsord, avgir et dekodersignal som bevirker omkobling fra annen fase (PH2) til første fase (PHI) (fig. 2,3).

3. Koblingsanordning som angitt i krav 2, karakterisert ved at dekoderen (DC3) inneholder et fastverdilager (ROM) som lagrer alle bitkombinasjoner sora dannes av n og n bits og ikke representerer noe synkroniseringsord, og etter påkall av de tilsvarende adresser avgir dem over sine utganger, at alle bitkombinasjonenes adresser blir frembragt og avgitt til fastverdilageret (ROM) kronologisk etter hverandre mellom på hinannen følgende synkroniseringsbits ved hjelp av eh adressegiver (TG, ZR), at n sammenlignere (EXl, EX2, EX3, EX4, EX5) dels er tilsluttet skiftregisterets (SR) utganger og dels fastverdilagerets (ROM) utganger, og at sammenligerens utganger er forbundet med en port (OR3) over hvis utgang dekodersignalet (D) blir avgitt (fig. 4).