Przedmiotem wynalazku jest sposób i uklad do synchro¬ nizacji pamieci z krazacym zapisem, przeznaczony dla monitorów ekranowych z dynamicznymi rejestrami prze¬ suwnymi zastosowanymi jako pamiec obrazu.W znanych sposobach synchronizacji pamieci z kraza¬ cym zapisem stosuje sie pamieci RAM o swobodnym do¬ stepie oraz przesuwne rejestry statyczne gdzie synchroniza¬ cje uzyskuje sie metoda wstrzymywania krazenia pamieci do nastepnego wpisu. Stosuje sie równiez dynamiczne reje¬ stry przy metodzie synchronizacji opartej na wyliczaniu adresu z wykorzystaniem sumatora.W znanych ukladach najbardziej zblizonych do zglo¬ szonego jak na przyklad w ukladach zastosowanych w moni¬ torach ekranowych firmy VIDEOTON (Wegry) lub firmy REDIFON (Anglia) mozna wyróznic nastepujace bloki funkcjonalne: w ukladzie pamieci bloki ladowania pamieci, blok pamieci glównej oraz blok pamieci bu¬ forowej.W ukladzie synchronizacji pamieci mozna wyróznic blok generacji adresu pamieci, blok synchronizacji i stero¬ wania oraz blok oscylatora. Wyjscia bloku synchronizacji i sterowania polaczone sa z blokiem generacji adresu pamieci oraz z ukladem pamieci, natomiast jego wejscia polaczone sa z wyjsciami oscylatora oraz bloku generacji adresu pamieci.Znane sa równiez w elektronice osobne polaczenia bloków generacji adresu, porównania adresów oraz bloku generacji adresu pola do przepisania. Wejscia bloków generacji adresu oraz generacji adresu pola do przepisania polaczone sa z wyjsciami bloku synchronizacji i sterowania, 10 15 20 25 30 natomiast wejscia tego bloku polaczone sa z oscylatorem i blokiem porównania adresów.W sposobie synchronizacji pamieci z krazacym zapisem wedlug wynalazku generuje sie sygnal okreslajacy wymaga¬ ny okres czasu, w którym powinna nastapic synchronizacja, okresla sie adres pamieci w danym okresie synchronizacji, porównuje sie ten adres z aktualnym adresem pamieci i w wypadku zgodnosci adresów, dokonuje sie synchronicz¬ nego przepisywania. Rozpoczecie procesu przepisywania z pamieci glównej do pamieci buforowej nastepuje po pier¬ wszej zgodnosci adresów w okresie synchronizacji i jest cyklicznie powtarzane z wyjatkiem operacji na pamieci glównej. Wyswietlanie elementarnych informacji i krazenie glównej pamieci sa synchroniczne.Uklad do synchronizacji pamieci wedlug wynalazku sklada sie z bloku generacji adresu pamieci, bloku porów¬ nania adresów, bloku generacji adresu pola do przepisania z pamieci glównej do pamieci buforowej, bloku synchro¬ nizacji i sterowania oraz oscylatora. Bloki generacji adresu pamieci, porównania adresów i generacji adresu pola sa polaczone posobnie a wyjscia bloku synchronizacji i stero¬ wania sa polaczone z wejsciami bloków generacji adresu pamieci i generacji adresu pola. Z kolei wejscia bloku synchronizacji i sterowania polaczone sa z blokiem porów¬ nania adresów i oscylatorem. Wyjscie bloku generacji adresu pola jest natomiast polaczone z wejsciem bloku generacji adresu pamieci. Takie rozwiazanie skraca czas dostepu do pamieci glównej, co pozwala na zwiekszenie szybkosci transmisji danych.Przedmiot wynalazku w przykladowym wykonaniu jest 111 407111 407 pokazany schematycznie na rysunku. Uklad do synchroni¬ zacji pamieci z krazacym zapisem sklada sie z bloku 1 ladowania pamieci umozliwiajacego zmiane zawartosci glów¬ nej pamieci 2 bedacej pamiecia strony oraz podtrzymania jej zawartosci, buforowej pamieci 3 bedacej pamiecia wiersza, do której w okresach synchronizacji nastepuje przepisy¬ wanie z glównej pamieci 2, bloku 4 generacji adresu parnieci, generujacego aktualny adres danych na wyjsciu glównej pamieci 2, bloku 5 porównania adresów, bloku 6 generacji adresu pola do przepisywania z_ glównej pamieci 2 do buforowej pamieci 3, bloku 7 synchronizacji i sterowania przepisywaniem oraz oscylatora 8. Blok 6 generacji adresu pola do przepisywania synchronizuje blok 4 generacji adresu pamieci. Wyswietlanie elementarnych informacji, to jest fcnaków i krazenie glównej pamieci 3 sa synchroni¬ czne.\ Zastrzezenia patentowe 1. Sposób synchronizacji pamieci z krazacym zapisem, znamienny tym, ze generuje sie sygnal okreslajacy wy¬ magany okres czasu w którym powinna nastapic synchroni¬ zacja, okresla sie adres pamieci w danym okresie synchroni¬ zacji, porównuje sie ten adres z aktualnym adresem pamieci i w wypadku zgodnosci adresów dokonuje sie synchroni¬ cznego przepisywania z glównej pamieci (2) do buforowej pamieci (3), przy czym, wyswietlanie elementarnych informacji i krazenie glównej pamieci (3) sa synchroniczne. 2. Uklad do synchronizacji pamieci skladajacy sie z bloku generacji adresu pamieci, bloku porównania adresów, bloku generacji adresu pola do przepisania z pamieci glównej do pamieci buforowej, bloku synchronizacji i ste¬ rowania oraz oscylatora, posiadajacy posobnie polaczone bloki generacji adresu pamieci, porównania adresów i ge¬ neracji adresu pola, przy czym wyjscia bloku synchronizacji i sterowania polaczone sa z wejsciemi bloków generacji adresu pamieci i generacji adresu pola a jego wejscia z blo¬ kiem porównania adresów i oscylatorem, znamienny tym, ze wyjscie bloku (6) generacji adresu pola do przepisania z pamieci glównej do pamieci buforowej jest polaczone z wejsciem bloku (4) generacji adresu parnieci.LDD Z-d 2, z. 471/C1400/81, n. 115 + 20 egz.Cena 45 zl PLThe subject of the invention is a method and system for synchronizing memory with circulating recording, intended for screen monitors with dynamic shift registers used as image memories. Known methods of synchronizing memory with circulating recording use free-step RAM memories and static shift registers where the timing is obtained by the method of inhibiting the circulation of memory to the next entry. Dynamic registers are also used in the synchronization method based on calculating the address with the use of an adder. In the known systems most similar to the complex ones, such as, for example, the systems used in screen monitors by VIDEOTON (Hungary) or by REDIFON (England) can be The following functional blocks can be distinguished: in the memory system, memory loading blocks, main memory block and cache memory block. In the memory synchronization system, one can distinguish a memory address generation block, a synchronization and control block, and an oscillator block. The outputs of the synchronization and control block are connected to the memory address generation block and the memory chip, while its inputs are connected to the outputs of the oscillator and the memory address generation block. Separate connections of the address generation block, address comparison and the field address generation block are also known in electronics. rewrites. The inputs of the address generation blocks and the generation of the address of the rewriting field are connected with the outputs of the synchronization and control block, while the inputs of this block are connected with the oscillator and the address comparison block. According to the invention, in the method of memory synchronization with the circulating record, a signal defining the required period of time in which the synchronization should occur, the memory address is determined in a given synchronization period, this address is compared with the actual memory address, and if the addresses match, a synchronous rewriting is performed. The start of the rewriting process from the main memory to the buffer memory occurs after the first match of addresses in the synchronization period and is cyclically repeated except for the operations on the main memory. The display of elementary information and the circulation of the main memory are synchronous. The memory synchronization system according to the invention consists of a memory address generation block, an address comparison block, an address generation block for the field to be rewritten from the main memory to the buffer memory, a synchronization and control block, and oscillator. The memory address generation, address comparison, and field address generation blocks are linked in parallel, and the outputs of the synchronization and control block are linked to the inputs of the memory address generation and field address generation blocks. In turn, the inputs of the synchronization and control block are connected to the address comparison block and the oscillator. The output of the field address generation block is instead connected to the input of the memory address generation block. Such a solution shortens the access time to the main memory, which allows to increase the data transmission rate. The subject of the invention in an exemplary embodiment is shown schematically in the drawing. The system for synchronizing the memory with the encoding record consists of the memory loading block 1 enabling the change of the content of the main memory 2 being the page memory and maintaining its content, the buffer memory 3 being the line memory, to which, during the synchronization periods, the main rules follow of memory 2, block 4 of generation of the address of parity generating the current data address at the output of main memory 2, block 5 of address comparison, block 6 of address generation of the field for rewriting from main memory 2 to buffer memory 3, block 7 of synchronization and rewriting control, and an oscillator 8. The rewriting field address generation block 6 synchronizes the memory address generation block 4. The display of elementary information, i.e. the fc characters and the circulation of the main memory 3 are synchronous. Claims 1. Method of synchronizing the memory with the circulating record, characterized by the generation of a signal specifying the required period of time in which the synchronization should take place, the memory address is determined in a given synchronization period, this address is compared with the current memory address, and if the addresses match, synchronous rewriting is performed from the main memory (2) to the buffer memory (3), whereby displaying elementary information and circulating main memory (3) are synchronous. 2. A memory synchronization system consisting of a memory address generation block, an address comparison block, an address generation block, a field to be rewritten from the main memory to a buffer memory, a synchronization and control block and an oscillator, having parallelly connected memory address generation blocks, address comparison and generation of the field address, the outputs of the synchronization and control block are connected to the inputs of the memory address generation and field address generation blocks, and its inputs to the address comparison block and the oscillator, characterized in that the output of the field address generation block (6) is to be rewritten from the main memory to the buffer memory is connected to the input of the block (4) generation of the address generation. LDD Zd 2, z. 471 / C1400 / 81, n. 115 + 20 copies Price PLN 45 PL