Przedmiotem wynalazku jest sposób i uklad do synchro¬ nizacji pamieci z krazacym zapisem, przeznaczony dla monitorów ekranowych z dynamicznymi rejestrami prze¬ suwnymi zastosowanymi jako pamiec obrazu.W znanych sposobach synchronizacji pamieci z kraza¬ cym zapisem stosuje sie pamieci RAM o swobodnym do¬ stepie oraz przesuwne rejestry statyczne gdzie synchroniza¬ cje uzyskuje sie metoda wstrzymywania krazenia pamieci do nastepnego wpisu. Stosuje sie równiez dynamiczne reje¬ stry przy metodzie synchronizacji opartej na wyliczaniu adresu z wykorzystaniem sumatora.W znanych ukladach najbardziej zblizonych do zglo¬ szonego jak na przyklad w ukladach zastosowanych w moni¬ torach ekranowych firmy VIDEOTON (Wegry) lub firmy REDIFON (Anglia) mozna wyróznic nastepujace bloki funkcjonalne: w ukladzie pamieci bloki ladowania pamieci, blok pamieci glównej oraz blok pamieci bu¬ forowej.W ukladzie synchronizacji pamieci mozna wyróznic blok generacji adresu pamieci, blok synchronizacji i stero¬ wania oraz blok oscylatora. Wyjscia bloku synchronizacji i sterowania polaczone sa z blokiem generacji adresu pamieci oraz z ukladem pamieci, natomiast jego wejscia polaczone sa z wyjsciami oscylatora oraz bloku generacji adresu pamieci.Znane sa równiez w elektronice osobne polaczenia bloków generacji adresu, porównania adresów oraz bloku generacji adresu pola do przepisania. Wejscia bloków generacji adresu oraz generacji adresu pola do przepisania polaczone sa z wyjsciami bloku synchronizacji i sterowania, 10 15 20 25 30 natomiast wejscia tego bloku polaczone sa z oscylatorem i blokiem porównania adresów.W sposobie synchronizacji pamieci z krazacym zapisem wedlug wynalazku generuje sie sygnal okreslajacy wymaga¬ ny okres czasu, w którym powinna nastapic synchronizacja, okresla sie adres pamieci w danym okresie synchronizacji, porównuje sie ten adres z aktualnym adresem pamieci i w wypadku zgodnosci adresów, dokonuje sie synchronicz¬ nego przepisywania. Rozpoczecie procesu przepisywania z pamieci glównej do pamieci buforowej nastepuje po pier¬ wszej zgodnosci adresów w okresie synchronizacji i jest cyklicznie powtarzane z wyjatkiem operacji na pamieci glównej. Wyswietlanie elementarnych informacji i krazenie glównej pamieci sa synchroniczne.Uklad do synchronizacji pamieci wedlug wynalazku sklada sie z bloku generacji adresu pamieci, bloku porów¬ nania adresów, bloku generacji adresu pola do przepisania z pamieci glównej do pamieci buforowej, bloku synchro¬ nizacji i sterowania oraz oscylatora. Bloki generacji adresu pamieci, porównania adresów i generacji adresu pola sa polaczone posobnie a wyjscia bloku synchronizacji i stero¬ wania sa polaczone z wejsciami bloków generacji adresu pamieci i generacji adresu pola. Z kolei wejscia bloku synchronizacji i sterowania polaczone sa z blokiem porów¬ nania adresów i oscylatorem. Wyjscie bloku generacji adresu pola jest natomiast polaczone z wejsciem bloku generacji adresu pamieci. Takie rozwiazanie skraca czas dostepu do pamieci glównej, co pozwala na zwiekszenie szybkosci transmisji danych.Przedmiot wynalazku w przykladowym wykonaniu jest 111 407111 407 pokazany schematycznie na rysunku. Uklad do synchroni¬ zacji pamieci z krazacym zapisem sklada sie z bloku 1 ladowania pamieci umozliwiajacego zmiane zawartosci glów¬ nej pamieci 2 bedacej pamiecia strony oraz podtrzymania jej zawartosci, buforowej pamieci 3 bedacej pamiecia wiersza, do której w okresach synchronizacji nastepuje przepisy¬ wanie z glównej pamieci 2, bloku 4 generacji adresu parnieci, generujacego aktualny adres danych na wyjsciu glównej pamieci 2, bloku 5 porównania adresów, bloku 6 generacji adresu pola do przepisywania z_ glównej pamieci 2 do buforowej pamieci 3, bloku 7 synchronizacji i sterowania przepisywaniem oraz oscylatora 8. Blok 6 generacji adresu pola do przepisywania synchronizuje blok 4 generacji adresu pamieci. Wyswietlanie elementarnych informacji, to jest fcnaków i krazenie glównej pamieci 3 sa synchroni¬ czne.\ Zastrzezenia patentowe 1. Sposób synchronizacji pamieci z krazacym zapisem, znamienny tym, ze generuje sie sygnal okreslajacy wy¬ magany okres czasu w którym powinna nastapic synchroni¬ zacja, okresla sie adres pamieci w danym okresie synchroni¬ zacji, porównuje sie ten adres z aktualnym adresem pamieci i w wypadku zgodnosci adresów dokonuje sie synchroni¬ cznego przepisywania z glównej pamieci (2) do buforowej pamieci (3), przy czym, wyswietlanie elementarnych informacji i krazenie glównej pamieci (3) sa synchroniczne. 2. Uklad do synchronizacji pamieci skladajacy sie z bloku generacji adresu pamieci, bloku porównania adresów, bloku generacji adresu pola do przepisania z pamieci glównej do pamieci buforowej, bloku synchronizacji i ste¬ rowania oraz oscylatora, posiadajacy posobnie polaczone bloki generacji adresu pamieci, porównania adresów i ge¬ neracji adresu pola, przy czym wyjscia bloku synchronizacji i sterowania polaczone sa z wejsciemi bloków generacji adresu pamieci i generacji adresu pola a jego wejscia z blo¬ kiem porównania adresów i oscylatorem, znamienny tym, ze wyjscie bloku (6) generacji adresu pola do przepisania z pamieci glównej do pamieci buforowej jest polaczone z wejsciem bloku (4) generacji adresu parnieci.LDD Z-d 2, z. 471/C1400/81, n. 115 + 20 egz.Cena 45 zl PL