Przedmiotem wynalazku jest urzadzenie do zwielokrotniania cyfrowego w systemie transmisji sygnalów cyfrowych, stosowane do eliminacji szumu fazowego wprowadzanego zarówno przez urzadze¬ nie koncowe jak i linie transmisyjne. 5 Stan techniki. Znane jest urzadzenie do zwielokrot¬ nienia cyfrowego w systemie transmisji sygnalów cyfro¬ wych, zawierajace n elementowa pamiec dolaczona do li¬ nii transmisyjnej za pomoca demultipleksera, uklad zapi¬ sujacy dolaczony dla dostarczenia wejsciowych sygnalów 10 zezwalajacych do ukladu pamieciowego, uklad odczytujacy dolaczony -do wyjsc ukladu pamieciowego, petle ustalania fazy dolaczona do wyjscia ukladu zapisujacego jak równiez do wejscia ukladu odczytujacego, zawierajaca komparator fazy dolaczony do filtru dolaczonego do sterowanego na- 15 pieciowo, polaczone kaskadowo wzgledem siebie.Znane jest urzadzenie do zwielokrotnienia cyfrowego, w którym komparator fazy zawiera przerzutnik, co jest przedstawione na str. 563 fig. 3 czasopisma „The Bell System Technical Journal" marzec 1962. 20 Z czasopisma „Cables a. Transmission" nr 2 kwiecien 1975, str. 170, fig. 24 znany jest uklad demultipleksera, w którym poszczególne bloki odpowiadaja blokom i zes¬ polom wedlug wynalazku. Znanym uklad demultipleksera zawiera uklad zapisujacy, liczniki, uklad dekodujacy, uklad 25 szeregowy, uklad odczytujacy i generator kwarcowy.Kaskadowe polaczenie dwóch przerzutników, które stanowia dzielnik czestotliwosci 4:1, gdyz uklad odczy- ' tujacy jest licznikiem komend o dopelnieniu, wykonanym jako dzielnik czestotliwosci 4:1, jest przedstawione na str. so 125, rys. 12-4 ksiazki „Uklady scalone", E. Kuhn i H.Schmied, WKiL, W-wa, 1976.Uklady transmisji sygnalów cyfrowych zawieraja multi¬ plekser, za pomoca którego jest uzyskiwany sygnal w sys¬ temie rzedu i +1 poprzez multipleksowanie K systemów rzedu i. Taki proces multipleksowania powoduje wprowa¬ dzenie fluktuacji, które musza byc wyeliminowane w od¬ leglym ukladzie demultipleksera.Znany jest z wloskiego*opisu patentowego nr 23141 A/75 uklad pamieciowy dla asynchronicznego multipleksera rzedu i +1 multipleksujacego sygnaly systemu czwórko* wego rzedu i o czestotliwosci fm.Stany, zgodnie z którymi sa zorganizowane bity wycho¬ dzace z ukladu rzedu i +1, zapewniaja wystepowanie in¬ formacji podstawowej i informacji pomocniczej, które nie wystepuja w systemach rz^du i, z tego wzgledu czestotli¬ wosc multipleksowania Fm jest wieksza niz K-fm.W celu uzyskania wartosci sredniej Fm/K zgodnej z czestotliwoscia fm kazdego systemu rzedu, i konieczne jest kasowanie liczby x impulsów we wszystkich stanach systemu rzedu i +1 i kasowanie bitów w paru stanach. Ka¬ sowanie takiego bitu w celu uzyskania procesu usredniania jest osiagane okreslona technika nazwana terminem „wy¬ mazanie". Wymazany sygnal jest przekazywany do odleg¬ lego demultipleksera za pomoca okreslonej uprzednio liczby impulsów, które beda dalej nazywane „bitami ste¬ rowania wymazaniem".W odleglym ukladzie demultipleksera wystepuja odbiór- cze uklady pamieciowe w liczbie K do przemiany czesto¬ tliwosci chwilowej fm w czestotliwosc kazdego systemu 118 047118 047 3 rzedu i, tak ze po usrednieniu czestotliwosc ta nie ulega zadnym zmianom po procesie multipleksowania — de- multipleksowania..Odbiorcze uklady, pamieciowe zawieraja zwykle uklad zapisujacy dane w pamieci jak równiez uklad odczytujacy, który okresla wysylanie takich danych zgodnie z sygnalem ov czestotliwosci fm wytworzonym przez uklad ustalania, fazy, majacej te sama wartosc chwilowa jak czestotliwosc fm wejsciowych ukladów zasilajacych multiplekser.Uklady zapisujacy i odczytujacy znanych odbiorczych ukladów pamieciowych wykorzystuja rejestry przesuwaja¬ ce, które przy duzych przeplywnosciach moga stwarzac problemy zwiazane z rozpraszaniem ciepla.Uklad ustalania fazy zawarty w znanych odbiorczych ukladach pamieciowych wykorzystuje system ustalania, który jest trudny do regulacji i nie prowadzi do uzyskania duzej dokladnosci.Istota wynalazku. Wedlug wynalazku w urzadzeniu do zwielokrotnienia cyfrowego komparator fazy w postaci obwodu bistabilnego typu J-K, ma wejscie synchronizacji dolaczone do wyjscia ukladu odczytujacego i wejscia J i K dolaczone do zródla zasilania oraz wejscie przestawiania dolaczone do wyjscia pierwszego obwodu sterujacego, którego pierwsze wejscie jest dolaczone do wyjscia ukladu zapisujacego i drugie wejscie jest dolaczone do ukladu za¬ kazujacego.Generator sterowany napieciowo jest generatorem typu Colpittsa. W galezi Reakcyjnej jest wlaczony element o zmiennej pojemnosci polaczony szeregowo z elementem kwarcowym. Urzadzenie zawiera "recznie uruchamiane elementy regulacyjne'dla czestotliwosci wyjsciowej, przy czym te elementy zawieraja potencjometr dolaczony do jednego konca elementu o zmiennej pojemnosci. .Uklad zapisujacy zawiera licznik, którego wyjscie jest dolaczone do dekodera. Wejscie ukladu zapisujacego jest dolaczone do ukladu zakazujacego, którego pieiywsze wej¬ scie odbiera kolejne impulsy synchronizujace i drugie wej¬ scie jest dolaczone do wyjscia ukladu odczytujacego, który jest dolaczony do wyjscia demultipleksera. Wejscie ukladu odczytujacego jest dolaczone do ukladu dostarczajacego sygnal synchronizacji linii, którego wejscie jest dolaczone do wyjscia deniultipleksera.Korzystne skutki wynalazku. Zaleta wynalazku jest opracowanie urzadzenia xlo zwielokrotnienia cyfrowego, które sluzy do tlumienia (eliminacji) fluktuacji fazowych w urzadzeniach (systemach) zwielokrotnienia cyfrowego.Zwiekszenie tlumienia fluktuacji nastepuje dzieki zasto¬ sowaniu polaczen elementów wedlug wynalazku. Urzadze¬ nie wykorzystuje elementy obwodu o duzej wydajnosci nawet przy duzej szybkosci pracy. Opracowano rozwiaza¬ nie ukladowe zapewniajace automatyczna regulacje ukladu ustalania fazy.Objasnienie figur rysunku. Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia multiplekser z czterema ukla¬ dami wejsciowymi, fig. 2 —schemat blokowy pamieci z fig. 1, fig. 3 — szczególowyschemat komparatora fazy z fig. 2, fig. 4— szczególowy schemat generatora sterowa¬ nego napieciowo z fig. 2, fig. 5 — szczególowy schemat ukladu odczytujacego z fig. 2, fig. 6 — szczególowy sche¬ mat ukladu zakazujacego z fig. 2, fig. 7 — uklad szeregowy z fig. 2 oraz fig. 8 — wykresy obrazujace prace poszcze¬ gólnych ukladów.Przyklad wykonania wynalazku. Nalezy zaznaczyc, ze pomimo tego, ze nastepujacy opis dotyczy ukladu pa- 4 mieciowego stosowanego do eliminacji fluktuacji wpro¬ wadzanych przez urzadzenia koncowe wielokrotne (na przyklad asynchroniczny multiplekser* z impulsowa mo¬ dulacja kodowa, o przeplywnosci 8 44&kbit/s), przedmiot 5 wynalazku moze byc takze stosowany do tlumienia[skumu- lowanych fluktuacji w liniach transmisyjnych dla sygna¬ lówcyfrowych. v Fig. 1 przedstawia pamieci MEi, ME2, ME3 i ME* dolaczone do linii prowadzacych do ukladów z impulsowa io modulacja kodowa o przeplywnosci 8 448 kbit/s. Takie uklady z impulsowa modulacja kodowa musza byc rozwa¬ zane jako cztery niezalezne zródla danych zorganizowa- , nych zgodnie z^ tablica stanów dwójkowych, która nie ma zwiazku z tablica stanów trójkowych, zgodnie z która sa 15 zorganizowane bity wychodzace z multipleksera.Pamieci ME sa stosowane do przeprowadzania procesu usredniania tak, ze srednia czestotliwosc multipleksera zastrzezona dla kazdego ukladu wejsciowego jest zgodna z czestotliwoscia chwilowa kazdego ukladu wejsciowego; 20 W zwiazku z. tym cztery zródla danych o przeplywnosci 8448 kbit/s, które sa synchroniczne wzgledem siebie i sa dolaczone do wejsc multipleksera ML o znanej budowie, odpowiadaja wyjsciu pamieci ME. ' « • Multiplekser ML jest tak skonstruowany, by ustalic 25 kolejnosc szeregowa sygnalów odbieranych na wejsciu przez przeprowadzanie multipleksowania „bit przez bit".Tai uzyskany ciag sygnalów jest .przesylany z przeplyw¬ noscia 34 368 kbit/s do odleglego demultipleksera DM, który rozdziela odbierany ciag sygnalów na poszczególne 30 wyjsciowe pamieci MEi,'ME2,'ME3'i ME4'. Wyjsciowe pamieci przepuszczaja sygnaly od czestotlitwosci, która jest równa czestotliwosci systemu rzedu i, jezeli jest ona srednia, natomiast jest równa czestotliwosci w procesie multipleksowania, uzyskiwany zgodnie z sygnalami ukladu 35 synchronizacji, jezeli jest ona rzeczywista, z pewnym okre¬ sowym regulowanym zestrajaniem i przypadkowymi szczelinami czasowymi w opuszczaniu (wymazaniu) bi¬ tów, do czestotliwosci, która nawet jezeli jest rzeczywista, jest czestotliwoscia systemu rzedu-i.Dla lepszego zrozumienia procesu usredniania podano ^ przebieg sygnalu a na fig. 8, obrazujacy tablice stanów, zgodnie z która sa zorganizowane bity wychodzace z mul¬ tipleksera ML z fig. 1. Jeden przedzial ma dlugosc 1536 bitów rozdzielonych na cztery okresy ti, t2, t3 i U o 384 bitach kazdy.Na przebiegu sygnalu a z fig. 8 krótkie linie^oznaczaja impulsy reprezentujace dodatkowa informacje, która nie wystepuje w danych doprowadzanych do multipleksera ML, podczas gdy dlugie linie oznaczaja impulsy reprezen¬ tujace informacje systemu rzedu i. Na przebiegu sygnalu a pierwsze 12 bitów pierwszego okresu ti sa stosowane do przesylania slowa ustalania fazy lub sygnalów alarmu.Pierwsze cztery bity drugiego, trzeciego i czwartego okre- 55 su t2, t3, U sa bitami sterowania wymazaniem.W szczególnosci trzy bity sterowania wymazaniem sa wykorzystywane dla kazdego ukladu zejsciowego, jezeli jest potrzebne zabezpieczenie takiej informacji przed mo¬ zliwymi do wystapienia bledami wprowadzonymi przez 6o elementy transmisyjne.* Drugie cztery bity czwartego okresu t4 sa bitami wymaza¬ nia, które sa stosowane w pewnych szczelinach czasowych transmisji informacji poszczególnych systemów rzedu i (w tym przypadku trzy bity alarmu maja wartosc logiczna iB 0) podczas gdy sa one wymazywane przez ciag sygnalów118 047 " 5 • " w innych szczelinach czasowych (w tym przypadku trzy H-bity alarmu maja wartosc logiczna „1").Wówczas, gdy nie jest uzyskiwane wymazywanie w szcze¬ linach czasowych, srednia czestotliwosc ukladu synchro¬ nizacji multipleksera zastrzezona dla systemu rzedu i od¬ powiada przeplywnosci równej 8 435 kbit/s.Dzieki zastrzezeniu lub nie zastrzezeniu takiego bitu ' wymazania do transmisji informacji odpowiedniego ukla¬ du wejsciowego, mozliwe jest uzyskanie tego, ze srednia czestotliwosc multipleksowania zastrzezona dla kazdego ukladu wejsciowego jest zgodna z czestotliwoscia chwilowa . systemu* W rzeczywistosci: 8 457+8 435 ——^—— = 8 448 kbit/s Fig. 2 przedstawia jedna z wymienionych wyjsciowych pamieci ME odbierajacych dane 1 przesylane z przeplyw¬ noscia 8 448 kbit/s. Te dane dochodza do ukladu odczy¬ tujacego LS, który odbiera sygnal b zerowania (fig. 8) i sygnal c, który wykrywa polozenie bitów sterowania wy¬ mazaniem.W przypadku, gdy uklad odczytujacy LS wykrywa co najmniej bity sterowania wymazaniem o wartosci logicz¬ nej „1", pomiedzy dwoma kolejnymi impulsami sygnalu b zerowania, wysyla on sygnal m, który dochodzi do ukla¬ du zakazujacego RI, do którego jest takze dostarczany sy¬ gnal d wykrywajacy polozenie bitu wymazania oraz ciag sygnalów CK/ reprezentujacy powtarzana czestotliwosc odpowiadajaca przeplywnosci 8 457 kbit/s.W przypadku, gdy uklad zakazujacy RI jest pobudzany sygnalem wyjsciowym ukladu odczytujacego LS, wymazuje on sygnal CKt' d okreslonej czestotliwosci, wykrywany przez sygnal d, dzieki czemu uzyskuje sie proces usrednia¬ nia xi dostarcza w rzeczywistosci sygnal CK'o okreslonej czestotliwosci. Sygnal CK' jest doprowadzany do ukladu zapisujacego US zawierajacego licznik zapisujacy CS, który zlicza do 8, oraz dekoder DC do dekodowana sta¬ nów licznika CS. Impulsy uzyskiwane na wyjsciu dekode¬ ra DC sa stosowane do umozliwienia sekwencyjnego za¬ pisu doprowadzanych danych w pamieci MM. . Zapis w pamieci MM jest sterowany przez ciag impulsów syn¬ chronizacji CKo transmitowanych z przeplywnoscia 8 8448 • kbit/s' w danej chwili, impuls CK0 jest wytwarzany przez petle PL ustalania fazy. x Ciag impulsów CK0 (patrz wykres e na fig. 8) dochodzi do licznika odczytujacego CL o pojemnosci zliczania n=8 którego sygnaly wyjsciowe sa stosowane do sterowania ukladem szeregowym SL, który przetwarza zawartosci pamieci i przesyla je do ukladu dolaczonegp do jego wyj¬ scia.Petla PL ustalania fazy zawiera komparator fazy CF, do którego pierwszego wejscia jest doprowadzany sygnal CK0/n przedstawiony na fig. 8 jako sygnal f, uzyskiwany na wyjsciu ostatniego stanu licznika odczytujacego CL, i do którego drugiego wejscia jest doprowadzany sygnal CK'/n uzyskiwany na ostatnim wyjsciu dekodera DC (sygnali). . Fig. 3 przedstawia szczególowo komparator fazy CF, który zawiera przerzutnik FF odbierajacy na wejsciu syn¬ chronizacji sygnal CKo/n za pomoca obwodu sterujacego P odbierajacego sygnal r. Obw^d sterujacy P jest stosowany do regulacji petli PI ustalania fazy. W rzeczywistosci naj¬ pierw do obwodu sterujacego P jest doprowadzany sygnal zakazu, tak ze przerzutnik zachowuje sie jak dzielnik cze- 6 stotliwosci dostarczajacy sygnal bledu (fig. 8 — sygnal g) ze wspólczynnikiem wypelnienie 50%. Sygnal ten dochodzi do fikru FI, który dostarcza ciagly sygnal o amplitudzie równej sredniej wartoscisygnahi bledu. Ten ciagly sygnal 5 dochodzi do generatora Vt sterowanego napieciowo, zas¬ tosowanego z elementami do regulacji czestotliwosci wyj¬ sciowej. Przy dostarczaniu do obwodu sterujacego P sy¬ gnalów zakazu, oddzialywuje sie na elementy regulacyjne .generatora VO, az do osiagniecia C2estotliwosci sygnalu io CKo, odpowiadajacej przeplywnosci 8 448 kbit/s; W przypadku, gdy ciagowi sygnalów CK' odpowiada srednia wartosc zgodna z wartoscia ciagu sygnalów CKo, okresowe zerowanie przerzutnika PF jest uzyskiwane przy zastosowaniu obwodu sterujacego P. Na wyjsciu przerzut- 15 nika FF jest uzyskiwany sygnal bledu, który w warunkach ustalonych, reprezentuje wartosc srednia, która jest analo¬ giczna do wartosci uzyskanej poprzednio/Oznacza to, ze fazy sygnalów wystepujacych na pierwszym i drugim wej¬ sciach komparatora fazy CF sa przesuwane o 1/2 okresu, 20 tak ze sygnal bledu jest nadal sygnalem o wspólczynniku wypelnienia 50% po usrednieniu i w wyniku tego ciagly sygnal analogiczny do sygnalu , uzyskanego poprzednio, odpowiada sygnalowi Wyjsciowemu filtru FI. Przebieg sygnalu h na fig. 8 przedstawia sygnal bledu uzyskiwany 25 w wyzej wzmiankowanych warunkach, w postaci impul¬ sów o ustalonych zboczach przednich i pulsujacych zbo¬ czach tylnych, powodowanych uprzednio wzmiankowa¬ nymi szczelinami czasowymi wystepujacymi w sygnale CK'. 30 Dzieki zastosowaniu komparatora fazy CF wedlug wy- . nalazku jest mozliwe uzyskanie tego, ze po usrednieniu impulsy odczytu pamieci MM znajduja sie automatycznie w srodku pomiedzy dwoma kolejnymi impulsami zapisu, gdy pulsacja tylnych zboczy ciagu impulsów sygnalu n^ 35 jest calkowicie w srodku wzgledem ciagu impulsów sygnalu f:-W powyzszym wykonaniu dla sygnalu CKo/n i sygnalu ; CK/n przyjeto n = 8.W warunkach ustalania fazy innej dowolnej pary porów¬ nywanych ciagów sygnalów, sa one przesuwane o 1/2 okre- 40 su po usrednieniu, tak ze impulsy odczytu (sygnal f) pa- —' mieci MM beda podtrzymywaly usrednienie w srodku pomiedzy dwoma kolejnymi impulsami zapisu (sygnal i)# Fig. ^t przedstawia generator VO sterowany napieciowo, który nie jest opisany szczególowo, gdyz jest to w zasadzie generator Cólpittsa. Uklad z fig. 4 rózni sie od znanego, ukladu, tym, ze wykorzystuje element V o zmiennej pojem¬ nosci, wlaczony w obwód sprzezenia zwrotnego, tak ze drgania elektryczne wytwarzane przez element kwarcowy . O sa modulowane przez dolaczona szeregowo pojemnosc. 50 Ponadto element V o zmiennej pojemnosci jest polaryzo¬ wany na jednym koncu przez sygnal bledu uzyskiwany na wyjsciu filtru FI i na drugim koncu- przez ciagly sygnal regulowany za pomoca potencjometru R. 55 Zastosowanie potencjometru R jest szczególnie pozy teczne ze wzgledu na fakt, ze zwykle jest bardzo trudna masowa produkcja elementów p zmiennej pojemnosci, majacych podobne charakterystyki elektryczne. Dzieki regulacji potencjometru mozliwa jest kompensacja takich 60 róznic T zmniejszenie rozbieznosci charakterystyk takiego elementu V o zmiennej pojemnosci.Na fig. 5 uklad odczytujacy LS zawiera pierwszy prze¬ rzutnik FFi i drugi przerzutnik FF2 polaczone kaskadowo ze soba i zasilane ciagiem impulsów uzyskiwanych na 65 wyjsciu elementu .logicznego Ei.118 047 7 Do jednego ivejscia% elementu logicznego Ei jest dostar¬ czany ciag danych 1, uzyskiwany na wyjsciu demultiplek- sera DM i do drugiego jego wejscia jest dostarczany sy¬ gnal c wykrywajacy polozenie bitów sterowania wymaza¬ niem. Crzerzutniki FFi i FF2 sa przelaczane na poczatku 5 kazdej szczeliny czasowej sygnalu b. Petla LS dostarcza na swoim wyjsciu sygnal m tylko wówczas, gdy co naj¬ mniej dwa bity sterowania wymazaniem maja wartosc logiczna,,!". 10 Fig. 6 przedstawia' uklad zakazujacy RI zawierajacy element logiczny E2, do którego jednego wejscia jest do- prowadza/iy sygnal m z wyjscia ukladu szeregowego LS i do którego drugiego wejscia jest doprowadzany sygnal d wykrywajacy polozenie bitów sterowania wymazaniem.Wyjscie elementu logicznego E2 jest dolaczone do wejscia zanegowanego elementu logicznego E3 odbierajacego na drugim wejsciu sygnal CK". Przy wystepowaniu sygnalu na wyjsciu elementu logicznego E2, element logiczny E3 kasuje impuls sygnalu CK". Na wyjscia elementu logicz¬ nego E3 wystepuje wówczas ciag impulsów sygnalu CK'.Fig. 7 przedstawia uklad szeregowy SL, zawierajacy osiem elementów logicznych Pi, P2 P8, z których kazdy Otrzymuje na pierwsze wejscie zawartosc odpowiadajacej mu komórki au q2 .. .q8 pamieci MM'i na drugie wejscie 25 sygnal sterujacy, dostarczany przez licznik odczytujacy CL. Wyjscia elementów logicznych Pi, P2 P8 sa do¬ laczone do wejsc sumujacego elementu logicznego O, na którego wyjsciu wystepuje ciag impulsów przystosowanych do przesylania do ukladów dolaczonych do jego wyjscia. 30 W przypadku, gdy pamiec ME' jest skonstruowana wlas¬ ciwie dla eliminacji fluktuacji wprowadzanych przez linie transmisyjne, zarówno uklad odczytujacy LS jak i uklad zakazujacy RI sa niepotrzebne. Z drugiej strony, przy ta- 35 kim wykonaniu konieczne jest zastosowanie ukladu UE dostarczajacego sygnal synchronizacji linii. Taki uklad lJE dostarcza w znany sposób ciag impulsów synchroni¬ zujacych sygnalu CK', w których wystepuje fluktuacja fazy i które sa doprowadzane do ukladu zapisujacego US. 40 Fluktuacje dzieki temu sa wyeliminowane w przypadku fluktuacji wprowadzanych przez urzadzenie koncowe.Zastrzezenia patentowe 1_. Urzadzenie do zwielokrotnienia cyfrowego w systemie transmisji sygnalów cyfrowych do eliminacji fluktuacji fazowych w stacji odbiorczej, zawierajace n elementowa pamiec dolaczona do linii transmisyjnej za pomoca demul- tipleksera, uklad zapisujacy dolaczony dla dostarczenia wejsciowych sygnalów do ukladu pamieciowego, uklad odczytujacy dolaczony do wejsc ukladu pamieciowego, petle ustalania fazy dolaczona do wyjscia ukladu zapisu¬ jacego jak równiez do wejscia ukladu odczytujacego, za¬ wierajaca komparator fazy dolaczony do filtru dolaczonego do generatora sterowanego napieciowo, polaczone kaska¬ dowo wzgledem siebie, znamienne tym, ze kompara¬ tor fazy (CF) w postaci obwodu bistabilnego typu J-K ma wejscie synchronizacji dolaczone do wyjscia ukladu odczytujacego (UL) i wejscia J i K dolaczone do zródla zasilania oraz wejscie przestawienia dolaczone do wyjscia pierwszego obwodu sterujacego (P), którego pierwsze wejscie jest dolaczone do wyjscia ukladu zapisujacego (US) i drugie wejscie jest dolaczone do ukladu zakazujacego (RI), ponadto generator (VO) sterowany napieciowo jest generatorem typu Colpitta, przy czym w galezi reakcyj¬ nej jest wlaczony element (V) o zmiennej pojemnosci po¬ laczony szeregowo z elementem kwarcowym (Q) jak rów¬ niez zawiera recznie uruchamiane elementy regulacyjna dla czestotliwosci wyjsciowej, przy czym te elementy za¬ wieraja potencjometr (R) dolaczony do jednego konca elementu (V) o zmiennej pojemnosci. 2. Urzadzenie wedlug zastrz. 1 znamienne tym, ze uklad zapisujacy (US) zawiera licznik (CS), którego wyj¬ scie jest dolaczone do dekodera (DC). 3. Urzadzenie wedlug zastrz. 1 znamienne tym, ze wejscie ukladu zapisujacego (US) jest dolaczone dó ukladu -zakazujacego (RI), którego pierwsze wejscie odbiera ko¬ lejne impulsy synchronizujace sygnalu (CK") i drugie wejscie jest dolaczone do wyjscia ukladu odczytujacego (LS), który jest dolaczony do wyjscia demultipleksera (DM). 4. Urzadzenie wedlug zastrz. 1 znamienne tym, ze wejscie ukladu odczytujacego (US) jest dolaczone do ukladu (VE) dostarczajacego sygnal synchronizacji linii, którego wejscie jest dolaczone do wyjscia demultipleksera (DM).H8 047 ME-, ME2 ME3 ME4 ML DM me{ ME2 me£ ME^ Fig.1 r ¦- •17 ^ CS a DC ¦_^p 1 IueH i j 1| SL h=&fi l CKp/8 U CK'/l li l_: . pu : Fm 2 r7 ¦ 5K°/8 I FF «i ^ij Fig.3 Fig4 n 1 Tjfi ~~1 ¦ r ¦ ff2M—m . SL. ^ •CK' ¦Fi.g.5 Fic 6118 047 Fig-7 T j h '2 Lin ni mu iniiiiiiiiiiiiiiiiiiiiii h i i n —i f3 U II illlllllllllllllllllllllllllll .111,111 h h i i i i n III ! I lI I I I I I g' ~L Fig 8 LDD Z-d 2, z. 986/H00/82, n. 100+20 egz.Cena 100 zl PL PL