PL149258B1 - Apparatus for transfer and processing of data transmission channels or signalling the set of multiplex lines - Google Patents

Description

OPIS PATENTOWY 149 258

POLSKA

RZECZPOSPOLITA

LUDOWA

Patent dodatkowy do patentu nr--Zgłoszono: 84 09 14

Int. Cl/ _H04Q 11/04 (P. 249592) ^{H04J 13/00}

Pierwszeństwo: 83 09 14 Francja

CZYTELNIA

URZĄD

PATENTOWY

PRL

Zgłoszenie ogłoszono: 85 06 04

Opis patentowy opublikowano: 1990 06 30 _> ^Ur-'^^<du Połentowego » Im.,,

Twórca wynalaakk--Uprawniony z patentu: Compagnie Industrielle Des Telecommunications Cit-Alcatel, Paryż (Francja)

Urządzenie transferu i obróbki kanałów transmisji danych lub sygnalizacji zespołu linii multipleksu

Przedmiotem wynalazku jest urządzenie transferu i obróbki kanałów transmisji danych lub sygnalizacji zespołu linii multipleksu.

W nowoczesnych sieciach telekomunikacyjnych informacje są przesyłane tą samą linią multipleksu w postaci zakodowanych impulsów zawartych w kanałach ramki. W klasycznym przypadku ramka trwa 125//sek i jest podzielona na 32 przedziały czasowe zwane kanałami. Linia multipleksu pracuje na częstotliwości 2,048 MHz i transmisja danych oraz sygnalizacja są przesyłane przez kanał z przepływnością 64 kbit/sek. Transmisja danych oraz sygnalizacja powinny być orpacowywane niezależnie od innych informacji przesyłanych przez linie multiplesku. Aby wykonać tę obróbkę niezbędne więc jest wydzielenie z linii multiplesku przetwarzanych informacji i powtórne ich wprowadzenie do linii multipleksu po ich obróbce.

Obróbki te wykonywane są bądź w cyfrowej centrali, do której są dołączone linie multipleksu, bądź jeszcze w centrali satelitowej połączonej z cyfrową centralą za pomocą linii multipleksu. Obróbka wykonywana jest w jednostce sterowania cyfrowego zawartej bądź w cyfrowej centrali, bądź w centrali satelitowej. Na przykład w centrali satelitowej jednostka sterowania cyfrowego zapewnia pracę zespołu centrali satelitowej, a więc połączeniom jej z abonentami analogowymi lub cyfrowymi i jednocześnie z centralą cyfrową.

Obróbka zespołu n linii multipleksowych wykonywana jest przez kontroler komunikacji szeregowej zapewniający formowanie i tworzenie ramek zwanych HDLC /High Data Level Centrol/. Kontroler komunikacji szeregowej utworzony jest z kanału linii multipleksu podczas całego czasu zachodzących zmian w tym kanale. Następnie kontroler może być utworzony z innego kanału tej samej linii multipleksu, lub dowolnego kanału innej linii multiplesku zespołu lnii multipleksu.

Niezbędne więc jest wydzielenie kanałów z każdej linii multipleksu w celu skierowania go do kontrolera i wprowadzenie do kanału linii multipleksu po obróbce przez kontroler. Rozwiązanie wydzielania i wprowadzania kanału linii multipleksu podane jest w artykule, Elementy multiple2

149 258 ksarzu MIC 30 kanałów TNE drugiej generacji w czasopiśmie „Cables et Transmission 32 A, Nr 2 avril 1978“ strony 152 do 191. Rozwiązanie to oparte jest na rejestrach szeregowych i równoległych, które mogą być przyłączone do kontrolera komunikacji szeregowej. Jeśli mamy n linii multipleksu i m kontrolerów, każdy kontroler może być związany z dowolnym kanałem dowolnej linii dowolnego multipleksu, to trzeba również przewidzieć dla każdego kontrolera organy umożliwające selekcję zarówno odbioru jak i emisji, kontroler komunikacji szeregowej i zespół organów, który jest z nim związany tworząc urządzenie indywidualne.

Następujące organy są wspólne: rejestr 8-bitowy, który odbiera numer linii multipleksu do selekcji, numer kanału poszukiwanego na tej lini multipleksu; multiplekser umożliwiający selekcję jednej linii spośród n linii multipleksu w celu skierowania jej do kontrolera wyselekcjonowanej linii multipleksu; demultiplekser umożliwiający emisję z kontrolera na jedną linię spośród n linii multipleksu, który to demultiplekser jest pilotowany synchronicznie z multiplekserem, ponadto dwa rejestry 8-bitowe do transferu zawartości wybranego kanału do kontrolera, przy czym pierwszy rejestr jest zapisywany w rytmie 2,048 Mbit/sek w czasie odpowiadającym temu kanałowi, następnie jego zawartość jest transferowana równolegle do drugiego rejestru, którego zawartość jest wówczas transferowana szeregowo do kontrolera regulowanym rytmem 64 kbit/sek; następnie dwa rejestry 8-bitowe przeznaczone do emisji szeregowej z kontrolera do linii multipleksu, pierwszy rejestr odbierający informację z kontrolera w rytmie 64 kbit/sek i drugi rejestr odbierający równolegle informacje z pierwszego rejestru i emitujący szeregowo w rytmie 2,048 Kmbit/sek. Generator sygnału zegara generuje sygnały niezbędne do pracy indywidualnych urządzeń.

Indywidualne urządzenia zawierają relatywnie dużą liczbę organów, które zwiększają koszty i niezbędną przestrzeń do ich rozmieszczenia.

Wynalazek ma za zadanie zredukować koszty i niezbędną przestrzeń urządzenia transferu i obróbki kanałów transmisji danych lub sygnalizacji zespołu linii multipleksu.

Wynalazek dotyczy urządzenia transferu i obróbki kanałów transmisji danych lub sygnalizacji zespołu n linii multipleksu pracujących na częstotliwości 2,048 MHz każda, a informacje o każdym kanale trnsmisji danych lub sygnalizacji przesyłane są z przepływnością 64 kbit/sek, zawierającego z kontrolerów komunikacji szeregowej, jeden zegar, a każdy kontroler jest połączony z rejestrami wejściowymi i wyjściowymi, rejestry wejściowe zmieniają rytm z 2,048 Mbit/sek na 64 kbit/sek, a rejestry wyjściowe zmieniają rytm w przeciwną stronę, a która charakteryzuje się tym, że zawiera matrycę połączeń wykonującą komutację przestrzenną i komutację czasową, a jej wejście jest połączone z n liniami multipleksu poprzez linie wejściowe sieci i z m liniami wejściowymi, a wyjście matrycy jest połączone z n liniami multipleksu poprzez linie wyjściowe sieci z m liniami wyjściowymi, i że każdy kontroler jest połączony z rejestrem wejściowm i rejestrem wyjściowym, a każdy rejestr wejściowy jest połączony z wyjściem matrycy połączeń poprzez linię wyjścia, a każdy rejestr wyjściowy jest połączony poprzez linię wejścia, z wejściem matrycy połączeń, i że zegar wysyła na pierwszym przewodzie złożony sygnał zegara do każdego rejestru wejściowego i wyjściowego, na drugim przewodzie sygnał zegara do każdego kontrolera, i że poprzez drogi sygnałów zegara niezbędnych do działania matrycy połączeń, kanał dowolnej linii multipleksu połączony jest ze stałym kanałem dowolnej linii wyjścia tego stałego kanału identycznego na wszystkich liniach wyjścia, zawartość rejestrów wyjścia jest transferowana do stałego kanału linii wejścia, kanał stały jest identyczny na wszystkich liniach wejścia, kanał stały linii wejścia jest połączony z dowolnym kanałem dowolnej linii wyjściowej sieci, kanały stałe linii wejściowych i wyjściowych są identyczne.

Przedmiot wynalazku objaśniono bliżej w przykładzie realizacji na rysunku, na którym fig. 1 przedstawia połączenie urządzenia transferu i obróbki, według wynalazku, z liniami multipleksu, fig. 2 — urządzenie transferu i obróbki z fig. 1, a fig. 3 — przebieg sygnałów zegara wykorzystywanych w urządzeniu z fig. 2.

Na figurze 1 urządzenie transferu i obróbki D ma wejście połączne z n liniami multipleksu Ll do Ln poprzez połączenie wejściowe 4 utworzone z linii wejściowych sieci LRE1 do LREn połączonych odpowiednio z liniami multipleksu LI do Ln. Wyjście urządzenia jest połączone z wejściami n elementów logicznych LUB, PI do Pn poprzez połączenie 5 utworzone z n linii wyjścia sieci LRS1 do LRSn. Wejścia elementów logicznych LUB, PI do Pn są również odpowiednio połączone z n liniami multipleksu LEI do LEn. Wyjścia elementów logicznych LUB, PI do Pn są odpowiednio połączone z n liniami multipleksu Ml do Mn.

149 258

Urządzenie transferu i obróbki D umożliwia wybieranie kanałów transmisji danych i sygnalizacji każdej linii multipleksu Ll do Ln, którego inne kanały są kierowane do urządzeń lokalnych obrabiających te kanały. Tymi urządzeniami lokalnymi mogą być na przykład pola komutacji cyfrowej, konwertery cyfrowo-analogowe.

Figura 2 przedstawia urządzenie transferu i obróbki D z fig. 1, na którym 1 jest matrycą połączeń, Cl, C2, Cm są kontrolerami komunikacji szeregowej, REI, RE2, REm są rejestrami wejściowymi, RS1, RS2,.....RSm są rejestrami wyjściowymi, 2 jest zegarem i 3 mikroprocesorem połączonym poprzez szynę 8 z matrycą połączeń i z kontrolerami. Mikroprocesor wysyła niezbędne informacje do wybrania kanałów linii multipleksu Ll do Ln, dla przesyłania na linie multipleksu Ml do Mn, oraz do pracy m kontrolerów.

Wejście matrycy połączeń 1 jest połączone z linią wejściową 4 utworzoną z n lini wejściowych sieci

LRE1 do LREn, i z linią wejścia 6 utworzonej z m linii wejściowych 61,62, 6m. Wyjście matrycy jest połączone z linią wyjścia 5 utworzoną z n linii wyjściowych sieci LRS1 do LRSn z linią wyjścia 7 utworzoną z m linii wyjściowych 71,72, 7m . Matryca połączeń reaiizuje przestrzenne i czasowe /zmiana kanałów/ pomiędzy liniami wejścia i wyjścia. Matryca połączeń jest więc znanym komutatorem o n + m wejściach i n + m wyjściach.

Zegar 2 wysyła złożony sygnał zegara HI na przewód 8 połączony z wejściem zegarowym każdego rejestru wejściowego i wyjściowego REI do REm i RS1 do RSm. Złożony sygnał zegara umożliwia zmianę rytmów 2,048 Mbit/sek, 64 kbit/sek poprzez ładowanie rejestru wejściowego z dużą przepływnością 2,048 Mbit/sek i zamianę jej na średnią przepływność 64 kbit/sek, oraz poprzez ładowanie rejestru wyjściowego ze średnią przepływnością 64 kbit/sek i jej transfer na dużą przepływność 2,048 Mbit/sek.

Figura 3 przedstawia złożony sygnał zegara HI złożony z sygnału zegara dla przepływności 2,048 Mbit/sek i sygnału zegara dla 64 kbit/sek. zawartym w przedziale czasu 125 jusek, osiem impulsów, z których tylko pierwszy zawiera osiem impulsów zegara dla 2,048 Mbit/sek. Zegar 2 wysyła również na przewód 9 sygnał zegara H2 dla 64 kbit/sek, który pilotuje kontrolery Cl do Cm przy odbiorze i emisji. Sygnał zegara H2, przedstawiony na fig. 3 jest nieznacznie przyspieszony w fazie w stosunku do złożonego sygnału zegara HI dla 64 kbit/sek, aby spełnić wymagania czasowe narzucone przez matrycę połączeniową i jednocześnie przez kontrolery. _ * Sygnały te utworzone są z sygnału próbkowania wewnętrznej funkcji matrycy, który to sygnał jest sygnałem próbkowania dla 4,096 Mbit/sek dla matrycy połączeń mającej osiem wejść i osiem wyjść /8 = n + m/ oraz z sygnałów synchronizacji n + m linii połączonych z wejściem i wyjściem matrycy o okresie trwania 125//sek.

Wejścia rejestrów wejściowych REI, RE2,.....REm są odpowiednio połączone z liniami wyjściowymi 71, 72,.....7m a wyjścia z kontrolerami komunikacji szeregowej Cl do Cm. Wejścia rejestrów wyjścia RS1, RS2 są odpowiednio połączone z kontrolerami komunikacji szeregowej, a wyjścia odpowiednio z liniami wejściowymi 61 do 6m. Matryca połączeń 1 i każdy z kontrolerów komunikacji szeregowej Cl do Cm są połączone z szyną B, która jest połączona z mikroprocesorem.

Każda linia multipleksu Ll do Ln z fig. 1 wysyła informacje zawarte w 32 kanałach ramki. Dane do obróbki, zawarte w kanałach ramki muszą być obrabiane niezależnie od innych kanałów ramki, które są kierowane do urządzeń lokalych, gdzie są poddawane obróbce. Matryca połączeń 1 sterowana mikroprocesorem umożliwia skierowanie dowolnego kanału dowolnej linii multipleksu Ll do Ln,które są połączone poprzez linie wejściowe sieci LRE1 do LREn do dowolnej linii wyjściowej 71, 72,.....7m tworzących linię wyjściową 7. Ta sama matryca połączeń umożliwia połączenie dowolnego kanału dowolnej linii wejściowej 61 do 6m z dowolną linią wyjściową sieci LRS1 do LRSn. Kanały do obróbki linii multipleksu Ll do Ln są transferowane do kanałów stałych i tak samo linie wyjściowe 71 do 7m. Te same informacje z rejestrów wyjściowych RS1 do RSm są emitowane na linie wejściowe 61 do 6m w kanałach stałych w ten sam sposób, to są te same kanały, to znaczy mają te same numery co te z linii wyjściowych 71 do 7m. W ten sposób, złożony sygnał zegara Hl jest wspólny dla wszystkich rejestrów wejściowych i wyjściowych. Kanały stałe linii wejściowych 61 do 6m są następnie transferowane do kanałów dowolnej linii wejściowej sieci LRS1 do LRSn.

149 258

Informacje obecne na liniach wyjściowych 71 do 7m są wprowadzane szeregowo do rejestrów wejściowych REI do REm przy sterowaniu impulsami hl do h8 sygnału zegara dla 2,048 Mbit/sek złożonego sygnału zegara Hl. Branie pod uwagę przez kontrolery Cl do Cm informacji zawartych w rejestrach wejściowych wykonywane na zboczach narastających Fil do F18 sygnału zegara H2 dla 64 kbit/sek, podczas gdy przestawiania szeregowe w rejestrach wejściowych są wykonywane na zboczach narastających Fl do F8 sygnału zegara dla 64 kbit/sek złożonego sygnału zegara. Przy emisji, informacje są do dyspozycji na wyjściu kontrolerów Cl do Cm na narastających zboczach Fil do F18 sygnału zegara H2. Są one ładowane szeregowo do rejestrów wyjściowych RS1 do RSm na zboczu narastającym Fl do F8 sygnału zegara dla 64 kbit/sek złożonego sygnału zegara Hl, następnie transferowane szeregowo na linie wejściowe 61 do 6m poprzez impulsy hl do h8 sygnału zegara dla 2,048 Mbit/sek złożonego sygnału zegara Hl.

Matryca połączeń 1 jest na przykład matrycą typu SM233 produkowaną przez SIEMENSA, a kontrolery komunikacji szeregowej Cl do Cm są kontrolerami typu 8530 produkowanymi przez A.M.D. W przypadku czterech linii multipleksu Ll, L2, L3, L4 i Ml, M2, M3, M4 możliwe jest zmontowanie matrycy połączeń 1, czterech kontrolerów Cl do C4, rejestrów wejściowych REI do RE4, rejestrów wyjściowych RS1 do RS4; mikroprocesora 3 na jednej płytce obwodu drukowanego.

Urządzenie transferu i obróbki, według wynalazku, umożliwia dzięki matrycy połączeń ponowne zamknięcie pętli emisji z odbiorem to znaczy, albo ponowne bezpośrednie zamknięcie pętli kontrolera, albo ponowne zamknięcie pętli ze skrzyżowaniem między kontrolerami, przy czym informacje emitowane przez kontroler są odbierane przez inny kontroler i na odwrót. Możliwość ponownego zamknięcia pętli umożliwia, w przypadku zamknięcia pętli bezpośrednio na kontrolerze, poddawaniu go procedurze testowania w przypadku jego awarii. Umożliwia to również w przypadku zamknięcia pętli ze skrzyżowaniem pomiędzy kontrolerami, prowadzenie dialogu między kontrolerami, który wykorzystuje się przy uruchamianiu z punktu widzenia kontroli realizacji materialnej i logicznej, jak również wykorzystanie urządzenia w wysokim stopniu, na przykład pierwszy kontroler spełnia swoją normalną rolę, a drugi kontroler symuluje odległą stację, z którą pierwszy kontroler jest w dialogu.

Również możliwe jest, przez matrycę połączeń 1, rozsyłanie jednocześnie do wszystkich linii multipleksu Ml do Mn, lub do części z nich informacji pochodzących z kontrolera. Możliwość tę uzyskuje się dzięki synchronizacji stacji połączonych z liniami multipleksu i daje ona korzyści w zastosowaniach takich, jak na przykład sterowanie reinitializacją kanałów wymiany linii multipleksu podając znacznik czasowy synchronizacji.

Claims (4)

1. Zastrzeżenia patento we

   1. Urządzenie transferu i obróbki kanałów transmisji danych lub sygalizacji zespołu linii multipleksu pracujących z częstotliwością 2,048 MHz każdy, o przepływności informacji każdego kanału transmisji danych lub sygnalizacji 64 kbit/sek, zawierające m kontrolerów komunikacji szeregowej, zegar, a każdy kontroler jest związany z rejestrami wejściowymi i rejestrami wyjściowymi, przy czym rejestry wejściowe dokonują zmiany rytmu z 2,048 Mbit/sek na 64 kbit/sek, a rejestry wyjściowe dokonują zmiany w przeciwną stronę, znamienne tym, że zawiera matrycę połączeń (1) wykonującą komutację przestrzenną i komutację czasową, której wejście jest połączone z n liniami multipleksu (LI do Ln) poprzez linie wejściowe sieci (LRE1 do LREn) i z m liniami wejściowymi 61 do 6m), a której wyjście jest połączone z n liniami multipleksu (Ml do Mn) poprzez linie wyjściowe sieci (LRS1 do LRSn) i z m liniami wyjściowymi (71 do 7m), i że każdy kontroler (Cl do Cm) jest połączony z rejestrem wejściowym (REI do REm) i z rejestrem wyjściowym (RS1 do RSm), a każdy rejestr wejściowy jest połączony z wyjściem matrycy połączeń (1) poprzez linie wyjściowe (71 do 7m), przy czym każdy rejestr wyjściowy jest połączony z wejściem matrycy połączeń (1) poprzez linię wejściową (61 do 6m), ponadto zegar (2) wysyła na pierwszym pi'zewodzie(8)ziożonysygnałzegara(Hl)do każdego rejestru wejściowegoiwjś^ciowegg,anadrugim

   149 258 przewodzie (9) sygnał zegara (H2) do każdego kontrolera i przez linię (10) sygnały zegara niezbędne do pracy matrycy połączeń, przy czym dowolny kanał linii multipleksu (Ll do Ln) jest połączony z kanałem stałym dowolnej linii wyjściowej (71 do 7m), który to kanał stały jest identyczny na wszystkich liniach wyjściowych, a ponadto zawartość rejestrów wyjściowych jest transferowana do kanału stałego linii wejściowych (61 do 6m), który to kanał stały jest identyczny na wszystkich liniach wejściowych i kanał stały linii wejściowych jest dołączny do dowolnego kanału dowolnej linii wyjściowej sieci (LRS1 do LRSn), przy czym kanały stałe linii wejściowych (61 do 6m) i wyjściowych (71 do 7m) są identyczne.
2. 2. Urządzenie według zastrz. 1, znamienne tym, że złożony sygnał zegara (Hl) jest utworzony z sygnału zegara dla 2,048 Mbit/sek i z sygnału zegara dla 64kbit/sek zawartym w przedziale czasu

   125/psek, osiem impulsów, z których tylko pierwszy zawiera osiem impulsów (hl do h8) sygnału dla 2,048 Mbit/sek, a ponadto sygnał zegara (H2) jest sygnałem dla 64 kbit/sek.
3. 3. Urządzenie według zastrz. 1, znamienne tym, że matryca połączeń (1) i kontrolery komunikacji szeregowej (Cl do Cm) są pilotowane przez mikroprocesor (3) i że sterowana mikroprocesorem matryca połączeń (1) rozdziela na wszystkie lub na część n linii wyjściowych sieci (LRS1 do LRSm) informacje emitowane przez kontroler.
4. 4. Urządzenie według zastrz. 1, znamienne tym, że matryca połączeń (1) i kontrolery komunikacji szeregowej (Cl do Cm) są pilotowane przez mikroprocesor (3) i że na rozkaz mikroprocesora dwa dowolne kontrolery są połączone między sobą za pośrednictwem matrycy połączeń przy wykonywaniu testów na jednym z kontrolerów lub umożliwiając dialog pomiędzy dwoma kontrolerami.

   FIG.1

   FIG.3

   H2

   Fil

   FI2

   FI3

   FU

   F15

   F16

   F18

   Pracownia Poligraficzna UP RP. Nakład 100 egz.

   Cena 1500 zł