PL156098B1

PL156098B1 - Programowalny dzielnik częstotliwości

Info

Publication number: PL156098B1
Application number: PL27677088A
Authority: PL
Inventors: Aleksander Orlowski
Original assignee: Inst Lacznosci
Priority date: 1988-12-27
Filing date: 1988-12-27
Publication date: 1992-02-28
Also published as: PL276770A1

Abstract

Programowalny dzielnik częstotliwości zbudowany z trzech liczników binarnych średniej skali integracji, rejestru przesuwnego oraz przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu wartości początkowej podaje się jednocześnie na wejścia ustawiające wszystkich liczników, znamienny tym, że wejście danych (D4) pierwszego przerzutnika (4) typu D jest połączone z wyjściem przeniesienia (BI) pierwszego licznika rewersyjnego (1), natomiast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (1), natomiast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (WE) dzielnika częstotliwości, a wejście ustawiania asynchronicznego tego przerzutnika (S4) połączone jest z trzema wejściami ustawiającymi (SI, S2, S3) trzech liczników rewersyjnych pierwszego, drugiego i trzeciego (1, 2, 3), zaś wyjście proste (Q4) tego przerzutnika (4) typu D steruje wejściem zegarowym (C2) drugiego licznika rewersyjnego (2), natomiast wejście danych (D5) drugiego przerzutnika (5) typu D połączone jest z wyjściem przeniesienia (B2) drugiego licznika rewersyjnego (2), wejście zegarowe drugiego przerzutnika (C5) połączone jest z wejściem (WE) dzielnika częstotliwości, ajego wyjście proste (Q5) steruje wejściem zegarowym (C3) trzeciego licznika rewersyjnego (3), przy czym rejestr przesuwny (6) jest rejestrem typu SISO..

Description

RZECZPOSPOLITA

POLSKA

g) OPIS PATENTOWY @ PL © 156098 © BI

Urząd Patentowy Rzeczypospolitej Polskiej £y Numer zgłoszenia: 276770 ^²²) Data zgłoszenia: 27.12.1988 £9 IntCl⁵:

H03K 21/00

H03L 7/181

Programowalny dzielnik częstotliwości

Zgłoszenie ogłoszono:

09.07.1990 BUP 14/90

Uprawniony z patentu:

Instytut Łączności, Warszawa, PL

Twórcy wynalazku:

Aleksander Orłowski, Warszawa, PL

O udzieleniu patentu ogłoszono: 28.02.1992 WUP 02/92

PL 156098 Bl

Programowalny dzielnik częstotliwości zbudowany 57) z trzech liczników binarnych średniej skali integracji, rejestru przesuwnego oraz przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu wartości początkowej podaje się jednocześnie na wejścia ustawiające wszystkich liczników, znamienny tym, że wejście danych (D4) pierwszego przerzutnika (4) typu D jest połączone z wyjściem przeniesienia (BI) pierwszego licznika rewersyjnego (1), natomiast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (1), natomiast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (WE) dzielnika częstotliwości, a wejście ustawiania asynchronicznego tego przerzutnika (S4) połączone jest z trzema wejściami ustawiającymi (SI, S2, S3) trzech liczników rewersyjnych pierwszego, drugiego i trzeciego (1, 2, 3), zaś wyjście proste (Q4) tego przerzutnika (4) typu D steruje wejściem zegarowym (C2) drugiego licznika rewersyjnego (2), natomiast wejście danych (D5) drugiego przerzutnika (5) typu D połączone jest z wyjściem przeniesienia (B2) drugiego licznika rewersyjnego (2), wejście zegarowe drugiego przerzutnika (C5) połączone jest z wejściem (WE) dzielnika częstotliwości, ajego wyjście proste (Q5) steruje wejściem zegarowym (C3) trzeciego licznika rewersyjnego (3), przy czym rejestr przesuwny (6) jest rejestrem typu SlSO.....

Programowalny dzielnik częstotliwości

Claims

Zastrzeżenie patentowe

Programowalny dzielnik częstotliwości zbudowany z trzech liczników binarnych średniej skali integracji, rejestru przesuwnego oraz przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu wartości początkowej podaje się jednocześnie na wejścia ustawiające wszystkich liczników, znamienny tym, że wejście danych (D4) pierwszego przerzutnika (4) typu D jest połączone z wyjściem przeniesienia (BI) pierwszego licznika rewersyjnego (1), natomiast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (1), natomiast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (WE) dzielnika częstotliwości, a wejście ustawiania asynchronicznego tego przerzutnika (S4) połączone jest z trzema wejściami ustawiającymi (SI, S
2, S
3) trzech liczników rewersyjnych pierwszego, drugiego i trzeciego (1, 2, 3), zaś wyjście proste (Q4) tego przerzutnika (4) typu D steruje wejściem zegarowym (C2) drugiego licznika rewersyjnego (2), natomiast wejście danych (D5) drugiego przerzutnika (5) typu D połączone jest z wyjściem przeniesienia (B2) drugiego licznika rewersyjnego (2), wejście zegarowe drugiego przerzutnika (C5) połączone jest z wejściem (WE) dzielnika częstotliwości, ajego wyjście proste (Q5) steruje wejściem zegarowym (C3) trzeciego licznika rewersyjnego (3), przy czym rejestr przesuwny (6) jest rejestrem typu SISO i ma wejście danych (D6) połączone z wyjściem przeniesienia (B3) trzeciego licznika rewersyjnego (3), a wejście zegarowe licznika rewersyjnego (C6) połączone z wejściem (WE) dzielnika częstotliwości, natomiast wyjście (Q6) rejestru przesuwnego (6) jest połączone z trzema wejściami ustawiającymi (SI, S2, S3) trzech liczników rewersyjnych (1, 2, 3) i jednocześnie z wejściem ustawiającym (S4) pierwszego przerzutnika (4) typu D, ponadto w układzie znajduje się przerzutnik (7) typu RS, którego jedno wejście ustawiające (S7) sterowane jest z wyjścia przeniesienia (B3) trzeciego licznika rewersyjnego (3), a drugie wejście zerujące (R7) jest połączone z wyjściem prostym (Q6) rejestru przesuwnego (6), natomiast wyjście proste (Q7) przerzutnika RS (7) stanowi wyjście (WY) programowalnego dzielnika częstotliwości.

Wynalazek dotyczy programowalnego dzielnika częstotliwości, zbudowanego przy wykorzystaniu binarnych scalonych liczników 4-bitowych TTL, znajdującego zastosowanie w syntezerach częstotliwości z pętlą fazową, w przypadku gdy wymaga się, aby graniczna częstotliwość układu programowalnego dzielnika zestawionego z kilku (trzech) liczników była zbliżona do granicznej częstotliwości pojedynczego licznika tj. wynosiła ponad 20 MHz, a jednocześnie wymaga się, aby czas trwania impulsu wytworzonego na wyjściu układu wynosił co najmniej 100 ns w całym zakresie częstotliwości.

W powszechnie znanych i stosowanych układach programowalnych dzielników częstotliwości zbudowanych, przy wykorzystaniu na przykład trzech scalonych 4-bitowych rewersyjnych liczników binarnych 74 LS 193, wejściem układu jest wejście zegarowe pierwszego licznika. Wyjście przeniesienia pierwszego licznika jest połączone bezpośrednio z wejściem zegarowym drugiego licznika i analogicznie wyjście przeniesienia drugiego licznika jest bezpośrednio połączone z wejściem zegarowym trzeciego licznika. Wyjście przeniesienia trzeciego licznika jest połączone z wejściami ustawiania stanu początkowego wszystkich (trzech) liczników i jest jednocześnie wyjściem układu programowalnego dzielnika częstotliwości. Własności tego układu oraz zasadę działania opisaną w artykule „Modulo N counter speed“ opublikowanym przez O. R. Buhlera w czasopiśmie Electronic Design v. 6 (1978) march 15 s. 90-92.

Na skutek opóźnień wnoszonych przez poszczególne liczniki gwarantowana częstotliwość graniczna programowalnego dzielnika częstotliwości jest 44-5 krotnie niższa niż częstotliwość graniczna pojedynczego licznika. Na wyjściu układu występuje negowany impuls szpilkowy, którego czas trwania jest częścią okresu przebiegu wejściowego.

156 098

W innym, znanym z polskiego opisu patentowego nr 148 006 układzie programowalnego dzielnika częstotliwości, zbudowanym przy wykorzystaniu rewersyjnych liczników binarnych, tego samego typu, wejście zegarowe pierwszego licznika połączone jest z wejściem programowalnego dzielnika częstotliwości, zaś wejście zegarowe drugiego licznika połączone jest z jednym z wyjść binarnych pierwszego licznika. Wyjście przeniesienia drugiego licznika połączone jest z wejściem zegarowym trzeciego licznika. Wyjście przeniesienia trzeciego licznika i jednocześnie inne wyjście binarne pierwszego licznika sterują specjalny układ nazwany generatorem impulsu zapisu. Układ ten ma trzecie wejście połączone z wejściem programowalnego dzielnika częstotliwości i sterowane wejściowym przebiegiem zegarowym. Wyjście generatora zapisu steruje wejściami nastawiania wszystkich liczników. Jednocześnie z innego wyjścia tego generatora uzyskuje się impulsy wyjściowe programowalne dzielnika częstotliwości. Generator zapisu składa się z przerzutnika typu JK i czterech przerzutników typu D połączonych jako rejestr przesuwny ze sprzężeniami wewnętrznymi, w którym pierwszy i drugi przerzutnik są asynchronicznie ustawiane. Na wyjściu układu uzyskuje się przebiegi o czasie trwania równym dwom okresom przebiegu sterującego. A więc przy częstotliwości wejściowej rzędu 20 MHz uzyskuje się impulsy o czasie trwania około 100 ns tj. na granicy możliwości wysterowania dalszych stopni układu, zbudowanych z układów CMOS serii 4000. Do zestawienia układu należy użyć oprócz trzech scalonych liczników binarnych TTL co najmniej jeszcze trzy pomocnicze układy TTL średniej skali integracji, a mianowicie: przerzutnik typu JK, oraz dwa podwójne przerzutniki typu D z odstępnymi wejściami ustawiającymi.

W konsekwencji wejście układu programowalnego dzielnika, dla źródła sygnału, jest równoważne obciążeniu 13 standardowymi jednostkowymi TTL i nie może być wysterowane z wyjścia pojedynczej standardowej bramki.

Programowalny dzielnik częstotliwości zbudowany z trzech rewersyjnych liczników binarnych średniej skali integracji, rejestru przesuwnego i przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu wartości początkowej podaje się jednocześnie na wejścia ustawiające wszystkich liczników rewersyjnych, w układzie według wynalazku charakteryzujące się tym, że pierwszy przerzutnik typu D ma wejście danych połączone z wyjściem przeniesienia pierwszego licznika rewersyjnego. Wejście ustawiania asynchronicznego tego przerzutnika połączone jest z trzema wejściami ustawiania wartości początkowej wszystkich trzech liczników rewersyjnych, a wyjście proste pierwszego przerzutnika typu D połączone jest z wejściem zegarowym drugiego licznika rewersyjnego. Drugi przerzutnik typu D ma wejście danych połączone z wyjściem przeniesienia drugiego licznika rewersyjnego, wyjście proste połączone z wejściem zegarowym trzeciego licznika rewersyjnego. Z kolei rejestr przesuwny jest rejestrem typu SISO (z szeregowym wejściem i szeregowym wyjściem), a jego wejście danych jest połączone z wyjściem przeniesienia trzeciego licznika rewersyjnego, zaś wyjście połączone jest z wejściami ustawiającymi wszystkich liczników rewersyjnych oraz z wejściem asynchronicznego ustawiania pierwszego przerzutnika typu D. Wejścia zegarowe obu przerzutników typu D, oraz wejście zegarowe rejestru przesuwnego są połączone z wejściem WE programowalnego dzielnika częstotliwości. Prócz tego w układzie znajduje się przerzutnik typu RS, którego pierwsze wejście ustawiające jest sterowane z wyjścia przeniesienia trzeciego licznika rewersyjnego, a drugie wejście zerujące jest sterowane z wyjścia rejestru przesuwnego. Wyjście proste tego przerzutnika jest wyjściem WY programowalnego dzielnika częstotliwości.

Przez zastosowanie nowej struktury połączeń uzyskuje się założone parametry programowalnego dzielnika częstotliwości. Jego częstotliwość graniczna jest zbliżona do granicznej częstotliwości pojedynczego licznika rewersyjnego. Czas trwania impulsu wyjściowego dzielnika jest określony przez n-liczbę bitów przesuwnego i jest n-tą wielokrotnością okresu przebiegu sterującego wejście dzielnika.

Przedmiot wynalazku jest pokazany w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat ideowy, natomiast fig. 2 - zależności czasowe pomiędzy przebiegami we wskazanych punktach układu, występujące wtedy, gdy liczniki osiągają stan zero, a następnie zostaną ustawione ponownie do stanu początkowego N.

Programowalny dzielnik częstotliwości jest zbudowany z trzech rewersyjnych liczników binarnych 1, 2, 3, dwóch przerzutników 4, 5 typu D, rejestru przesuwnego 6 typu SISO
4 156 098 (z szeregowym wejściem i szeregowym wyjściem) zestawionego z przerzutników typu D oraz asynchronicznego przerzutnika 7 typu RS.

Wejście WE programowalnego dzielnika jest połączone z wejściem zegarowym Cl pierwszego l^iczm^{ka rewe}rs^yjne^go 1 ale ^dnocze^e z wej^śdem ze^garow^ym C^{4 pi}erwsze^go ^przerzutn^ika typu ^D, ^wejści^em ze^garow^ym C^{5 d}ru^gie^go ^przerzutn^ika t^ypu D ⁱ ws^póln^ym wej^ściem ze^garow^ym C6 przerzutników tworzących rejestr przesuwny 7. Stan początkowy liczników N podawany jest w postaci trzech liczb czterobitowych: K3-KO nastawionej na wejściach pierwszego licznika rewersyjnego 1, K7-K4 nastawionej na wejściach drugiego licznika rewersyjnego 2, oraz K11-K8 nastawionej na wejściach trzeciego licznika rewersyjnego 3. Wejścia wpisu wartości początkowej, odpowiednio SI, S2, S3 wszystkich liczników rewersyjnych są połączone razem z wejściem ustawiającym S4 pierwszego przerzutnika 4 typu D i z wyjściem prostym Q6 rejestru przesuwnego 6. Wejście danych D4 pierwszego przerzutnika 4 typu D jest połączone z wyjściem przeniesienia Bl pierwszego licznika rewersyjnego 1, a wyjście proste Q4 pierwszego przerzutnika 4 typu D sterują wejściem zegarowym C2 drugiego licznika rewersyjnego 2. Analogicznie wejście danych D5 drugiego przerzutnika 5 typu D jest połączone z wyjściem przeniesienia B2 drugiego licznika rewersyjnego 2, a wyjście proste Q5 tego przerzutnika 5 steruje wejściem zegarowym C3 trzeciego licznika rewersyjnego 3. Wejście danych D6 rejestru przesuwnego 6 jest połączone z wyjściem przeniesienia B3 trzeciego licznika rewersyjnego 3, a wyjście Q6 rejestru przesuwnego 7 oprócz wymienionego już połączenia z wejściami ustawiającymi trzech liczników rewersyjnych 1, 2, 3 ma połączenie z wejściem zerującym R7 asynchronicznego przerzutnika 7 typu RS. Natomiast wejście ustawiania S7 tego przerzutnika 7 jest połączone z wyjściem przeniesienia B3 trzeciego licznika rewersyjnego 3. Wyjście proste Q7 przerzutnika 7 typu RS jest wyjściem WY programowalnego dzielnika częstotliwości.

W korzystnym, ze względu na liczbę użytych elementów scalonych, wariancie programowalnego dzielnika częstotliwości można zastosować, oprócz trzech liczników np. typu 74LS193, podwójny przerzutnik typu D z dostępnymi wejściami asynchronicznego ustawienia i zerowania np. typu 74LS74 oraz sześciobitowy rejestr z przetzunikami typu D o wspólnym buforowanym wejściu zegarowym np. typu 74LS74. Elementy te łączy się w ten sposób, aby jako pierwszy przerzutnik typu D oraz przerzutnik asynchroniczny 7 typu RS wykorzystać połówki układu 74LS74. Natomiast jako drugi przerzutnik 5 typu D oraz pięciobitowy rejestr przesuwny 7 użyć przerzutniki zawarte w układzie 74LS174. Przy tym wejście zegarowe C5 drugiego przerzutnika 5 typu D oraz wejście zegarowe C6 rejestru przesuwnego 6 są umiejscowione jako jedno wspólne wejście zegarowe tego układu scalonego 74LS174. Przy zastosowaniu wymienionych układów scalonych wejście WE programowalnego dzielnika częstotliwości jest równoważne obciążeniu źródła sygnału ośmioma bramkami, co umożliwia wysterowanie go z wyjścia pojedynczej bramki serii 74LS...

Po ustawieniu liczników w stan początkowy N (fig. 2), gdzie N jest liczbą mniejszą lub równą 2 -1, każdy podany na wejście WE programowalnego dzielnika impuls powoduje zmniejszenie stanu liczników rewersyjnych o jeden.

Z opóźnieniem ti_ wynikającym z czasu propagacji przebiegu zegarowego przez pierwszy licznik rewersyjny 1 niski stan na jego wejściu zegarowym Cl jest przenoszony na wyjście Bl. Stan wejścia danych D4 pierwszego przerztunika 4 typu D jest próbkowany narastającym zboczem przebiegu na wejściu zegarowym C4. W efekcie na wyjściu prostym Q4 tego przerzutnika 4 powstaje negowany impuls o szerokości T jednego okresu przebiegu zegarowego. Zbocza tego impulsu z powodu prostej struktury wewnętrznej przerzutnika D mają opóźnienie mniejsze od ti_. Negowany impuls z wejścia zegarowego C2 drugiego licznika rewersyjnego 2 przenoszony jest na jego wyjście B2 oczywiście z opóźnieniem ti_ w stosunku do przebiegu wejściowego. Na wejściu prostym Q5 drugiego przerzutnika 5 typu D negowany impuls wyjściowy jest wprawdzie opóźniony znów o jeden cykl zegarowy ale jego opóźnienie względem narastającego zbocza przebiegu zegarowego jest mniejsze od ti_. Analogicznie trzeci licznik rewersyjny 3 opóźnia negowany impuls sterujący o tL, a przebieg na jego wyjściu B3 przechodząc do stanu niskiego ustawia w stan wysoki wyjście proste Q7 asynchronicznego przerzutnika 7 typu RS. Synchronizowany względem przebiegu zegarowego i opóźniany za pomocą rejestru przesuwnego 6 negowany impuls przeniesienia z wyjścia B3 trzeciego licznika 3 pojawia się na wyjściu Q6 pięciobitowego rejestru przesuwnego 6

156 098 z opóźnieniem pięciu cykli zegarowych w stosunku do jego wejścia danych D6. Pojawienie się stanu niskiego na wyjściu Q6 rejestru przesuwnego 6 zeruje asynchroniczny przerzutnik 7 typu RS, skutkiem czego impuls na wyjściu WY układu programowalnego dzielnika częstotliwości ma czas trwania zbliżony do 5T tj. pięciu okresów przebiegu sterującego dzielnikiem. Jednocześnie impuls wyjściowy rejestru przesuwnego 6 podawany jest na wejścia ustawiające SI, S2, S3 wszystkich liczników, na wejście ustawiające S4 pierwszego przerzutnika typu D, a skutkiem tego jest wpisanie stanu początkowego N do tych liczników i ustawienie tego przerzutnika w stanie wysokim. Warunkiem rozpoczęcia odliczania jest przywrócenie stanu wysokiego na wymienionych wejściach ustawiających liczników pierwszego, drugiego i trzeciego 1, 2, 3 oraz pierwszego przerzutnika 4. Stopień podziału częstotliwości programowalnego dzielnika wynosi (NX8)/1.