PL192055B1 - Sposób i układ zabezpieczenia przed zwarciem sterownika zasilania - Google Patents

Abstract

2. Uklad zabezpieczania przed zwarciem sterownika zasilania zawierajacego tranzystor polowy do przepuszczania lub blokowania przeplywu pradu elektrycznego ze zródla na- piecia do obciazenia w odpowiedzi na impuls sterujacy podawany na bramke tranzystora polowego, który to uklad zabezpieczania za- wiera obwód pomiarowy do pomiaru napiecia dren zródlo U DS , wlaczony miedzy dren a zró- dlo wymienionego tranzystora polowego, zna- mienny tym, ze zawiera ponadto obwód po- miaru napiecia bramki U G (24;R6,R7) dolaczony do bramki tranzystora polowego (21;Q1), kom- parator (25;R5,Z1,Q5), do którego wejsc jest dolaczony obwód pomiaru napiecia bramki U G (24;R6,R7) i zródlo napiecia odniesienia U ref oraz uklad blokujacy (26;Q5,Q6,R8,R9,D3,Q3,Q4,D1), do którego wejsc jest dolaczony komparator (25;R5,Z1,Q5) i uklad wytwarzajacy impulsy sterujace (22). PL PL PL

Description

Opis wynalazku

Przedmiotem niniejszego wynalazku jest sposób i układ zabezpieczenia przed zwarciem sterownika zasilania.

Ogólnie wynalazek dotyczy zabezpieczania przełączników półprzewodnikowych przed uszkodzeniem lub zniszczeniem powodowanym przez zwarcia. W szczególności, wynalazek dotyczy zabezpieczania przełączników półprzewodnikowych z ograniczoną szybkością przełączania.

Takie przełączniki półprzewodnikowe są stosowane w układach sterowania elektrycznego, ponieważ wykorzystują elementy nieruchome, a zatem odporne na zużycie. Jako elementy przełączające stosuje się tu tyrystory, tranzystory bipolarne, tranzystory polowe FET i tranzystory bipolarne z izolowaną bramką IGBT.

Z opisu patentowego US 4 914 542 znany jest układ zabezpieczenia prądowego tranzystorów mocy MOSFET w sterowniku zdalnego zasilania prądem zmiennym. W rozwiązaniu tym sygnał wyzwalający jest wytwarzany w odpowiedzi na pojawienie się stanu przeciążenia (przetężenia). W jednym przykładzie realizacji mierzy się napięcie źródło dren tranzystorów MOSFET a sygnał wyzwalający wytwarza się wtedy, gdy to napięcie przekroczy uprzednio określoną wartość. W drugim przykładzie realizacji mierzy się prąd obciążenia a sygnał wyzwalający wytwarza się wtedy, gdy ten prąd przekroczy uprzednio określoną wartość. W obydwu tych przypadkach obwód sterujący odpowiada na sygnał wyzwalający zdejmując napięcie z bramek tranzystorów MOSFET.

Drugi przykład realizacji rozwiązania według opisu patentowego US 4 914 542 został przedstawiony na fig. 1 niniejszego opisu. Proponowany układ zabezpieczenia przed zwarciami wymaga stosowania rezystora pomiarowego przystosowanego do przewodzenia prądu o dużej wartości. Strata mocy na tym rezystorze jest proporcjonalna do wartości rezystancji tego rezystora. Zatem rezystor pomiarowy powinien mieć bardzo małą rezystancję. Takie rezystory muszą być bardzo dokładne, co zwiększa koszt wytwarzania urządzenia. Ponadto taki sposób zabezpieczania jest sposobem bezpośrednim i powolnym, do tego stopnia powolnym, że może spowodować zniszczenie tranzystora polowego FET.

W ujawnionym w opisie patentowym PL 168 233 układzie sterowania tranzystora mocy MOSFET, mierzy się i obniża napięcie stałe źródło dren tranzystora MOSFET, jeśli jest ono zbyt wysokie. Napięcie to obniża się za pomocą członu zawierającego diodę Zenera i stopień wzmacniający, w celu wysterowania napięcia bramki tranzystora MOSFET, a co za tym idzie odpowiedniego przepływu prądu.

W sposobie zabezpieczania tranzystora MOSFET, ujawnionym w opisie patentowym PL 175 091, steruje się napięciem bramki i ogranicza się je tak, żeby prąd przepływu tranzystora MOSFET nie przekroczył zadanej maksymalnej wartości w fazie początkowej. Ogranicznik prądu pełni taką rolę, żeby nie dopuścić do przekroczenia zadanej wartości napięcia bramki.

Sposób zabezpieczenia przed zwarciem sterownika zasilania, przez blokowanie przepływu prądu elektrycznego ze źródła napięcia do obciążenia w odpowiedzi na impuls sterowania podawany na bramkę tranzystora polowego, w którym to sposobie mierzy się napięcie dren źródło UDS wymienionego tranzystora polowego, według wynalazku jest charakterystyczny tym, że ponadto mierzy się zmiany potencjału bramki UG tranzystora polowego w momencie pojawienia się impulsu sterującego, porównuje się ten potencjał bramki UG tranzystora polowego z zadanym napięciem odniesienia Uref i przełącza się tranzystor polowy w stan przewodzenia, kiedy napięcie dren źródło UDS tranzystora polowego jest wysokie, a potencjał bramki UG tranzystora polowego jest mniejszy niż napięcie odniesienia Uref, oraz kiedy napięcie dren źródło UDS wymienionego tranzystora polowego jest małe. Natomiast, kiedy napięcie dren źródło UDS wymienionego tranzystora polowego jest wysokie, a potencjał bramki UG tranzystora polowego jest wyższy niż napięcie odniesienia Uref blokuje się przełączenie tranzystora polowego w stan przewodzenia.

Układ zabezpieczania przed zwarciem sterownika zasilania zawierającego tranzystor polowy do przepuszczania lub blokowania przepływu prądu elektrycznego ze źródła napięcia do obciążenia w odpowiedzi na impuls sterujący podawany na bramkę tranzystora polowego, który to układ zabezpieczania zawiera obwód pomiarowy do pomiaru napięcia dren źródło UDS, włączony między dren a źródło wymienionego tranzystora polowego, według wynalazku jest charakterystyczny tym, że zawiera ponadto obwód pomiaru napięcia bramki UG dołączony do bramki tranzystora polowego, komparator, do którego wejść jest dołączony obwód pomiaru napięcia bramki UGi źródło napięcia odniesienia Uref oraz układ blokujący, do którego wejść jest dołączony komparator i układ wytwarzający impulsy sterujące.

PL 192 055 B1

Zaletą niniejszego wynalazku jest takie zabezpieczenia sterownika zasilania przed negatywnymi skutkami nadmiernego przepływu prądu, które charakteryzuje się pewnym i szybkim działaniem podczas przełączania przełącznika półprzewodnikowego do stanu przewodzenia, gdy na przełączniku występuje różnica potencjałów. Ponadto, układ według wynalazku może być wytwarzany z tanich elementów niskonapięciowych.

Niniejszy wynalazek jest szczególnie przydatny do zastosowań, w których pożądane jest przełączanie tranzystora FET kontrolującego zmiany napięcia, do stanu przewodzenia w innych fazach niż w punkcie zerowym napięcia zmiennego.

Monitorowanie zmiany potencjału bramki UG tranzystora polowego FET jest pośrednim i szybkim sposobem zabezpieczenia tranzystora polowego FET przed przetężeniem.

Przedmiot wynalazku, w przykładach wykonania, został bliżej objaśniony na rysunku, na którym fig. 2 przedstawia układ zabezpieczania przed zwarciem sterownika zasilania, na schemacie blokowym; fig. 3 - zmiany napięć w funkcji czasu w układzie z fig. 2, na wykresach, zaś fig. 4 przedstawia przykład wykonania układu według wynalazku, na schemacie szczegółowym.

Na fig. 1 przedstawiony jest uproszczony schemat znanego bezstopniowego sterownika zasilania 11 zmieniającego ilość mocy elektrycznej dostarczanej ze źródła napięcia zmiennego 12 do obciążenia rezystancyjnego 13. Sterownik zasilania 11 może być stosowany na przykład jako regulator napięcia sieci zasilającej oświetlenie. Sterownik zasilania 11 zawiera zespół tranzystorów polowych, która w tym przypadku składa się z dwóch tranzystorów FET 14 i 15. Są one połączone szeregowo w taki sposób, że dren pierwszego tranzystora FET 14 jest połączony ze źródłem zasilania 12, natomiast dren drugiego tranzystora FET L5 jest połączony z obciążeniem 13. Źródła tranzystorów FET 14 i 15 są ze sobą połączone przez rezystor pomiarowy 16 o małej rezystancji. Bramki tranzystorów FET 14 i 15 są połączone z układem sterującym 17, który w regularny sposób emituje impulsy wprowadzające tranzystory FET 14 i 15 w stan przewodzenia przez określony czas. Wartość średnia mocy elektrycznej dostarczanej do obciążenia L3 zależy od współczynnika cyklu stosowanego w układzie, to znaczy od stosunku czasu trwania stanu przewodzenia do czasu trwania całego cyklu. Czas trwania stanu przewodzenia tranzystora FET 14 i 15 jest nazywany okresem włączenia.

Jeśli w obciążeniu 13 wystąpi zwarcie lub rezystancja obciążenia 13 znacznie się zmniejszy w stosunku do wartości normalnej, prąd przepływający przez przewodzący tranzystor FET 14 albo 15 jest znacznie większy niż w sytuacji normalnej pracy. W czasie zwarcia, w tranzystorze FET 14 albo 15, część mocy elektrycznej jest przekształcana w ciepło. Staje się ono tak duże, że następuje przegrzanie niszczące lub uszkadzające tranzystor FET 14 albo 15 w takim stopniu, że nie będzie on już pracował poprawnie. W celu uniknięcia takiego uszkodzenia stosuje się wzmacniacz różnicowy 18, którego zadaniem jest pomiar spadku napięcia na rezystorze pomiarowym 16 oraz wytwarzanie na wyjściu wielkości opisującej wielkość tego spadku, które jest przekazywane do układu sterującego 17. Jeśli prąd doprowadzany do obciążenia 13 przekroczy wartość normalną, układ sterujący 17 reaguje na sygnał otrzymany ze wzmacniacza różnicowego 18 blokując wysyłanie impulsów napięcia do bramek tranzystorów FET 14 i 15. W wyniku tego przez tranzystory FET 14 i 15 nie będzie płynął żaden prąd.

Takie rozwiązanie wymaga stosowania rezystora pomiarowego 16 o względnie dużej wielkości. Duży element rezystancyjny włączony szeregowo powoduje dużą utratę mocy, w ilości proporcjonalnej do wartości jego rezystancji. Straty mocy można zminimalizować stosując rezystor pomiarowy o bardzo małej wielkości rezystancji. To z kolei wymaga wąskich tolerancji dla układu pomiaru napięcia na rezystorze pomiarowym, co zwiększa koszty.

Na fig. 2 jest przedstawiony sterownik zasilania 20, sterujący ilością mocy elektrycznej doprowadzanej ze źródła napięcia zmiennego 12 do obciążenia 13, z układem zabezpieczania przed zwarciem, według wynalazku. Zawiera on tranzystory FET 21a i 21b, układ sterujący 22, obwód pomiaru napięcia dren źródło UDS 23, obwód pomiaru napięcia bramki UG 24, komparator 25 oraz układ blokujący 26 zatykający lub doprowadzający impulsy napięcia do bramek tranzystorów FET 21a i 21b, w zależności od sygnału z komparatora 25.

Przebiegi napięcia w funkcji czasu, przedstawione na fig. 3, opisują zasadę działania układu z fig. 2. Są one przedstawione w sposób poglądowy. Skala osi napięcia nie ma znaczenia z punktu widzenia wynalazku. Skala osi czasu także nie jest kluczowa dla wynalazku. Dla zmniejszenia interferencji wysokich częstotliwości, założeniem podstawowym wynalazku nie jest przełączanie przełączników półprzewodnikowych w stan przewodzenia w możliwie jak najkrótszym czasie, ale utrzymanie czasów przełączania w zakresie kilku dziesiątek mikrosekund.

PL 192 055B1

Krzywa 31 ilustruje przebieg napięcia bramki UG tranzystora FET 21a lub 21b w funkcji czasu, gdy zostaje on przełączony w stan przewodzenia i nie występuje zwarcie w obciążeniu 13. Krzywa 33 ilustruje napięcie bramki UG tranzystora FET 21a lub 21b w funkcji czasu, gdy zostaje on przełączony w stan przewodzenia i występuje zwarcie w obciążeniu 13. Krzywa 32 ilustruje napięcie dren źródło UDS tranzystora FET 21a lub 21b, gdy zostaje on przełączony w stan przewodzenia i nie występuje zwarcie w obciążeniu 13. Krzywa 34 ilustruje napięcie dren źródło UDS tranzystora FET 21a lub 21b, gdy zostaje on przełączony w stan przewodzenia i występuje zwarcie w obciążeniu 13.

Gdy układ wytwarzający impulsy sterujące 22 podaje dodatnie napięcie na bramkę tranzystora FET 21a lub 21b w celu przełączenia go do stanu przewodzenia, napięcie bramki UG tego tranzystora zaczyna wzrastać. Z porównania krzywych 31 i 32 widać, że początkowo napięcie bramki UG gwałtownie wzrasta, lecz wzrost ten zostaje na okres t1 zahamowany, podczas gdy napięcie dren źródło UDS w czasie okresu t1 gwałtownie maleje. Zachowanie tych napięć jest spowodowane dobrze znanym zjawiskiem Millera, co wynika z niedoskonałości tranzystora FET 21a lub 21b, w szczególności z istnienia pojemności wewnętrznych tranzystora FET 21a lub 21b. Po okresie t1 napięcie bramki UG zaczyna wzrastać, aż osiągnie szczytową wartość, która jest oznaczona linią przerywaną na wykresie. Należy zauważyć, że zjawisko Millera powoduje, że napięcie bramki UG przekracza napięcie odniesienia Uref o czas t1 później niż w przypadku, gdy nie występuje chwilowe wyrównanie powodowane zjawiskiem Millera.

Jeśli na obciążeniu 13 wystąpi zwarcie, napięcie dren źródło UDS tranzystora FET 21a lub 21b nie maleje w sposób zauważalny, nawet gdy tranzystor FET 21a lub 21b zostanie przełączony w stan przewodzenia, lecz pozostaje prawie stałe, jak to przedstawia krzywa 34, ponieważ sieć zasilająca dostarczająca moc elektryczną do układu jest źródłem sztywnym. W czasie zwarcia, prąd płynący przez oba tranzystory FET 21a i 21b i obciążenie gwałtownie rośnie. W tym przypadku efekt Millera nie zmniejsza wzrostu napięcia bramki UG, lecz następuje jego wzrost do wartości szczytowej, jak to pokazano na krzywej 33. W tym przypadku napięcie bramki UG przekracza napięcie odniesienia Uref znacznie wcześniej niż w sytuacji normalnej, przy względnie dużej rezystancji obciążenia 13.

Komparator 25 porównuje, po pierwsze - napięcie bramki UG z napięciem odniesienia Uref, oraz, po drugie - monitoruje wartość napięcia dren źródło UDS przełączanego tranzystora FET 21a lub 21b. Działanie komparatora ilustruje poniższa tabela.

Ug	Uds	Podanie impulsu napięcia na bramkę
<Uref	duże	Dozwolone
>Uref	duże	Zabronione
X	małe	Dozwolone

Oznaczenie „X w lewym dolnym rogu tabeli oznacza, że w tym przypadku wartość napięcia UG nie ma znaczenia.

Określenia podane w kolumnie trzeciej informują jak zespół komparator 25 steruje układem blokującym 26, który zezwala lub zabrania podanie impulsu napięcia na bramki do tranzystora FET 21a lub 21b. Z tabeli wynika, że jeśli napięcie bramki UG jest znacznie większe niż napięcie odniesienia Uref a napięcia dren źródło UDS pozostaje duże, komparator 25 interpretuje tę sytuację jako zwarcie w obciążeniu 13. Wysyła wtedy do układu blokującego 26 sygnał zabraniający podania dodatniego napięcia na bramkę tranzystora FET 21a lub 21b z układu wytwarzającego impulsy sterujące 22.

Znaczenie określeń „duże” i „małe” napięcie UDS, podane w kolumnie środkowej tabeli, zostaną wyjaśnione przy opisie przykładu realizacji wynalazku przedstawionego na fig. 4.

Sterownik zasilania 40 zawiera, w tym przypadku, dwa tranzystory FET Q1i Q2 połączone szeregowo w gałęzi prądowej między źródłem napięcia zasilania 12 a obciążeniem 13. Impulsy sterujące są doprowadzane do bramek tranzystorów FET Q1 i Q2 z układu sterującego (nie pokazanego dla większej przejrzystości rysunku) przez rezystor R3.

Układ pomiarowy napięcia dren źródło UDS pierwszego tranzystora FET Q1 jest włączony równolegle pomiędzy drenem i źródłem tego tranzystora. Stanowi go pierwszy dzielnik napięcia zawierający dwa rezystory R1a i R2 oraz diodę D4 włączoną między tymi rezystorami. Przy tym anoda diody D4 jest połączona z rezystorem R1a, a katoda diody D4 jest połączona z rezystorem R2. Drugi dzielPL 192 055 B1 nik napięcia, do pomiaru napięcia dren źródło UDS drugiego tranzystora FET Q2, stanowią rezystory R1b i R2 oraz dioda D5. Punkt łączący katodę diody D4, anodę diody D5 z rezystorem R2 jest połączony także z bramką tranzystora FET Q3i ze źródłem tranzystora FET Q4. Bramki tranzystorów FET Q1i Q2 są połączone, przez spolaryzowaną w kierunku przewodzenia diodę D1, z drenem tranzystora FET Q3, a źródło tranzystora FET Q3 jest połączone z masą.

Rezystory R6 i R7 połączone szeregowo tworzą trzeci dzielnik napięcia pomiędzy bramkami tranzystorów Q1i Q2 a masą. Punkt połączenia rezystorów R6 i R7 jest dołączony do bazy bipolarnego tranzystora pnp Q5 oraz, przez spolaryzowaną w kierunku przewodzenia diodę D3, do emitera bipolarnego tranzystora pnp Q6. Kolektor bipolarnego tranzystora pnp Q5 jest połączony z bazą bipolarnego tranzystora pnp Q6i, poprzez rezystor bocznikowy R8, z masą. Kolektor bipolarnego tranzystora pnp Q6 jest połączony z masą. Punkt łączący katodę diody D3 z emiterem bipolarnego tranzystora pnp Q6 jest połączony z bramką tranzystora FET Q4i, poprzez rezystor bocznikowy R9, z masą. Obwód utworzony z bipolarnych tranzystorów pnp Q5 i Q6 oraz elementów biernych z nimi połączonych, stanowi komparator podający sygnał dodatniego napięcia na bramkę tranzystora FET Q4 jedynie wówczas, gdy napięcie emitera bipolarnego tranzystora pnp Q5 jest większe niż napięcie bramki tranzystora.

Działanie układu pokazanego na fig. 4 jest następujące. Podczas trwania dodatniego półokresu napięcia zmiennego 12, pierwszy dzielnik napięcia, utworzony przez rezystory R1i R2 oraz diodę D4, zapewnia pewne dodatnie napięcie, proporcjonalne do chwilowej wartości napięcia zmiennego, które próbuje przełączyć tranzystor FET Q3 w stan przewodzenia. Jeśli napięcie pomiędzy bramką tranzystora FET Q1 i masą jest mniejsze niż napięcie odniesienia podawane na wejściu UCC (na przykład 10V) poprzez rezystor R5 i diodę Zenera Z1, bipolarne tranzystory pnp Q5 i Q6 są zatkane. W tym przypadku prąd płynący ze źródła napięcia odniesienia przez diodę D3 i rezystor R9 do masy, podaje napięcie dodatnie na bramkę tranzystora FET Q4. Tranzystora FET Q4 jest utrzymywany w stanie przewodzenia. Zatem napięcie z pierwszego dzielnika napięcia R1a, D4 i R2 płynie przez tranzystor FET Q4do masy i nie przełącza tranzystora FET Q3 do stanu przewodzenia.

Gdy dodatni impuls sterujący zostanie doprowadzany przez rezystor R3 do bramki tranzystora FET Q1, napięcie bramki UG tranzystora FET Q1, zaczyna wzrastać. W przypadku braku zwarcia w obciążeniu 13, wzrost napięcia bramki UG zatrzymuje się na pewien czas (w wyniku zjawiska Millera) na poziomie, którego część, pochodząca z trzeciego dzielnika napięcia R6, R7, jest mniejsza niż napięcie odniesienia podawane na wejściu UCC, za pośrednictwem rezystora R5 i diody Zenera Z1. Wtedy tranzystor FET Q4 pozostaje w stanie przewodzenia, tranzystor FET Q1. zaczyna przełączać się do stanu przewodzenia, a napięcie dren źródło tranzystora FET Q1, mierzone przez dzielnik napięcia R1a, D4, R2, zaczyna opadać. Jak to pokazano na fig. 3 na krzywych 32 i 31, napięcie dren źródło UDS tranzystora FET Q1 będzie zmniejszać się do niskiego poziomu zanim napięcie bramki UG tranzystora FET Q1(i jego część wytworzona przez dzielnik napięcia R6, R7) zacznie ponownie wzrastać. Gdy napięcie bazy bipolarnego tranzystora pnp Q5 zwiększy się w takim stopniu, że przekroczy napięcie odniesienia podane na wejście +UCC za pośrednictwem rezystora R5 i diody Zenera Z1, bipolarne tranzystory pnp Q5 i Q6 zostaną przełączone do stanu przewodzenia. Dzięki temu napięcie bramki tranzystora FET Q4 zmniejszy się prawie do zera i tranzystor FET Q4 zostanie zatkany. W tym momencie tranzystor FET Q3 może zostać przełączony do stanu przewodzenia, o ile napięcie wytworzone na pierwszym dzielniku napięcia R1, R2 będzie wystarczająco duże. Nie nastąpi to jednak jeśli napięcie miało czas na zmniejszenie się, gdy tranzystor FET Q1 został przełączony do stanu przewodzenia.

Jeśli w obciążeniu 13 występuje zwarcie, przy podawaniu dodatniego impulsu napięcia na bramkę tranzystora FET Q1 przez rezystor R3, wzrost napięcia bramki UG tranzystora FET Q1 jest ciągły, jak to pokazuje krzywa 33 na fig. 3 i nie występuje zjawisko Millera. Część napięcia dren źródło UDS tranzystora FET Q1 wytworzona przez pierwszy dzielnik napięcia R1a, D4, R2 próbuje przełączyć tranzystor FET Q3 w stan zatkania. Stan przewodzenia tranzystora FET Q4 najpierw uniemożliwia takie przełączenie, ale gdy tylko część napięcia z dzielnika napięcia R6, R7 przekroczy napięcie odniesienia uzyskiwane z wejścia +UCC przez rezystor R5 i diodę Zenera Z1, tranzystor FET Q4 zostanie zatkany. Krzywa 34 na fig. 3 pokazuje niewielką zmianę napięcia dren źródło UDS tranzystora FET Q1. Również część tego napięcia, uzyskiwana z dzielnika napięcia R1a, D4, R2, pozostaje prawie stała. Powoduje to, że tranzystor FET Q3 przełącza się w stan przewodzenia a impuls sterujący podawany na bramkę tranzystora FET Q1 przez rezystor R3, uchodzi do masy przez diodę D1 i tranzystor

PL 192 055B1

FET Q3. Tranzystor FET Q1 zostaje natychmiast zatkany i nie będzie takiego momentu, w którym płynąłby przez niego niebezpiecznie duży prąd.

Układ działa identycznie podczas trwania dodatniego półokresu napięcia zmiennego 12. Wtedy będzie przełączany tranzystor FET Q2, a zabezpieczenie przed zwarciem będzie się odbywało przez pomiar napięcia bramki UG i napięcia źródło dren UDS tranzystora FET Q2.

Claims (2)

1. Sposób zabezpieczenia przed zwarciem sterownika zasilania, przez blokowanie przepływu prądu elektrycznego ze źródła napięcia do obciążenia w odpowiedzi na impuls sterowania podawany na bramkę tranzystora polowego, w którym to sposobie mierzy się napięcie dren źródło UDS wymienionego tranzystora polowego, znamienny tym, że ponadto mierzy się zmiany potencjału bramki UG tranzystora polowego w momencie pojawienia się impulsu sterującego, porównuje się ten potencjał bramki UG tranzystora polowego z zadanym napięciem odniesienia Uref i przełącza się tranzystor polowy w stan przewodzenia, kiedy napięcie dren źródło UDS tranzystora polowego jest wysokie, a potencjał bramki UG tranzystora polowego jest mniejszy niż napięcie odniesienia Uref oraz kiedy napięcie dren źródło UDS wymienionego tranzystora polowego jest małe, natomiast kiedy napięcie dren źródło UDS wymienionego tranzystora polowego jest wysokie a potencjał bramki UG tranzystora polowego jest wyższy niż napięcie odniesienia Uref blokuje się przełączenie tranzystora polowego w stan przewodzenia.

2. Układ zabezpieczania przed zwarciem sterownika zasilania zawierającego tranzystor polowy do przepuszczania lub blokowania przepływu prądu elektrycznego ze źródła napięcia do obciążenia w odpowiedzi na impuls sterujący podawany na bramkę tranzystora polowego, który to układ zabezpieczania zawiera obwód pomiarowy do pomiaru napięcia dren źródło UDS, włączony między dren a źródło wymienionego tranzystora polowego, znamienny tym, że zawiera ponadto obwód pomiaru napięcia bramki UG (24;R6,R7) dołączony do bramki tranzystora polowego (21;Q1), komparator (25;R5,Z1,Q5), do którego wejść jest dołączony obwód pomiaru napięcia bramki UG (24;R6,R7) i źródło napięcia odniesienia Uref oraz układ blokujący (26;Q5,Q6,R8,R9,D3,Q3,Q4,D1), do którego wejść jest dołączony komparator (25;R5,Z1,Q5) i układ wytwarzający impulsy sterujące (22).