PL228465B1 - Power supply circuit for digital gates, preferably composed of the complementary pairs of bipolar transistors - Google Patents
Power supply circuit for digital gates, preferably composed of the complementary pairs of bipolar transistorsInfo
- Publication number
- PL228465B1 PL228465B1 PL413719A PL41371915A PL228465B1 PL 228465 B1 PL228465 B1 PL 228465B1 PL 413719 A PL413719 A PL 413719A PL 41371915 A PL41371915 A PL 41371915A PL 228465 B1 PL228465 B1 PL 228465B1
- Authority
- PL
- Poland
- Prior art keywords
- power supply
- transistor
- node
- gate
- positive
- Prior art date
Links
- 230000000295 complement effect Effects 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims description 9
- 230000033228 biological regulation Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Measuring Temperature Or Quantity Of Heat (AREA)
Description
(21) Numer zgłoszenia: 413719 (®1) Int.CI.(21) Filing Number: 413719 (®1) Int.CI.
H02M 3/08 (2006.01) G05F 1/613 (2006.01)H02M 3/08 (2006.01) G05F 1/613 (2006.01)
Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 28.08.2015Patent Office of the Republic of Poland (22) Date of filing: 28/08/2015
Układ zasilania cyfrowych bramek, zwłaszcza złożonych z komplementarnych par tranzystorów bipolarnychPower supply system for digital gates, especially those composed of complementary pairs of bipolar transistors
m co oom co oo
CMCM
CMCM
Q_Q_
PL 228 465 B1PL 228 465 B1
Opis wynalazkuDescription of the invention
Przedmiotem wynalazku jest układ zasilania cyfrowych bramek, zwłaszcza złożonych z komplementarnych par tranzystorów bipolarnych, także kombinacji bramek, zwłaszcza bramek cyfrowych CMOS, w których p-kanałowe tranzystory MOS zastąpione są bipolarnymi tranzystorami pnp, a n-kanałowe tranzystory MOS zastąpione są bipolarnymi tranzystorami npn.The subject of the invention is a digital gate power supply system, especially composed of complementary pairs of bipolar transistors, also combinations of gates, especially digital CMOS gates, in which p-channel MOS transistors are replaced by bipolar pnp transistors, and n-channel MOS transistors are replaced by bipolar npn transistors.
Znany jest układ zasilania bramek cyfrowych, który stanowi źródło napięcia stałego o wartości niezależnej od temperatury, podłączone pomiędzy dodatnim i ujemnym węzłem zasilania bramek.There is known a digital gate power supply system which is a DC voltage source with a temperature independent value connected between the positive and negative gate power node.
Bramki cyfrowe złożone z komplementarnych par tranzystorów bipolarnych npn i pnp, o schematach takich samych, jak powszechnie stosowane statyczne bramki cyfrowe CMOS, tj. bramki, w których p-kanałowe tranzystory MOS zastąpione są bipolarnymi tranzystorami pnp, a n-kanałowe tranzystory MOS zastąpione są bipolarnymi tranzystorami npn nigdy nie były w praktyce wykorzystywane, bowiem ich fundamentalną wadą jest brak stabilności temperaturowej. Prąd kolektora tranzystora bipolarnego przy ustalonych napięciach na złączach emiter-baza i kolektor-baza wykładniczo wzrasta ze wzrostem temperatury, co powoduje, że bramki cyfrowe złożone z komplementarnych par tranzystorów bipolarnych npn i pnp miałyby przy stałym napięciu zasilania i stałym napięciu sygnałów logicznych zera i jedynki pobór prądu drastycznie zmieniający się z temperaturą, czemu towarzyszyłyby drastyczne zmiany ich parametrów, w szczególności czasów propagacji sygnałów. Żadna technologia wytwarzania nie jest w stanie zmienić tej fundamentalnej właściwości tranzystora bipolarnego - bardzo silnej, wykładniczej zależności wartości prądu kolektora od temperatury.Digital gates composed of complementary pairs of bipolar npn and pnp transistors with the same diagrams as commonly used static digital CMOS gates, i.e. gates in which p-channel MOS transistors are replaced by bipolar pnp transistors and n-channel MOS transistors are replaced by bipolar npn transistors have never been used in practice, because their fundamental disadvantage is the lack of temperature stability. The collector current of a bipolar transistor at steady voltages on the emitter-base and collector-base junctions increases exponentially with the increase in temperature, which causes that digital gates composed of complementary pairs of bipolar transistors npn and pnp would have zeros and ones at constant supply voltage and constant voltage of logic signals current consumption drastically changing with temperature, which would be accompanied by drastic changes in their parameters, in particular signal propagation times. No manufacturing technology can change this fundamental property of the bipolar transistor - the very strong, exponential dependence of the collector current on temperature.
Celem wynalazku jest zapewnienie poprzez sposób zasilania bipolarnych bramek cyfrowych zbudowanych z komplementarnych par tranzystorów npn i pnp prawidłowej i stabilnej pracy tych bramek w szerokim zakresie temperatur oraz umożliwienie prostej regulacji czasów propagacji sygnału w bramkach i pobieranej przez nie mocy.The object of the invention is to ensure by the method of supplying bipolar digital gates made of complementary pairs of npn and pnp transistors correct and stable operation of these gates in a wide temperature range and to enable simple regulation of signal propagation times in the gates and the power consumed by them.
Istota rozwiązania według wynalazku polega na tym, że pomiędzy węzłem ujemnym zasilania kombinacji cyfrowych bramek złożonych z komplementarnych par tranzystorów bipolarnych, a węzłem dodatnim włączony jest tranzystor bipolarny w układzie diodowym i gałąź złożona ze źródła zasilania i szeregowo z nim połączonego elementu rezystywnego, którego druga końcówka połączona jest z dodatnim węzłem zasilania. Tranzystor bipolarny może być tranzystorem typu npn lub tranzystorem typu pnp, a elementem rezystywnym może być rezystor, a także może być n-kanałowy tranzystor MOS.The essence of the solution according to the invention consists in the fact that between the negative node of the power supply of a combination of digital gates consisting of complementary pairs of bipolar transistors, and the positive node, a bipolar transistor in a diode arrangement is connected and a branch consisting of a power source and a resistive element connected in series with it, the other end of which is it is connected to the positive power node. The bipolar transistor may be an npn type transistor or a pnp type transistor, and the resistive element may be a resistor, and also may be an n-channel MOS transistor.
Pomiędzy węzłem ujemnym (0) zasilania kombinacji cyfrowych bramek złożonych z komplementarnych par tranzystorów bipolarnych, a węzłem dodatnim włączona jest dioda spolaryzowana w kierunku przewodzenia i gałąź złożona ze źródła zasilania i szeregowo z nim połączonego elementu rezystywnego, którego druga końcówka połączona jest z dodatnim węzłem zasilania. Elementem rezystywnym może być rezystor. Elementem rezystywnym może być n-kanałowy tranzystor MOS.A forward biased diode is connected between the negative (0) node of the power supply of a combination of digital gates composed of complementary pairs of bipolar transistors, and a positive node, and a forward biased diode and a branch consisting of a power source and a resistive element connected in series with it, the second end of which is connected to the positive power node . The resistive element may be a resistor. The resistive element may be an n-channel MOS transistor.
Wynalazek zapewnia stabilną pracę tych bramek w szerokim zakresie temperatur, a także umożliwia łatwą regulację czasów propagacji sygnału w bramkach oraz ich poboru mocy.The invention ensures stable operation of these gates in a wide temperature range, and also enables easy regulation of signal propagation times in the gates and their power consumption.
Przedmiot wynalazku jest przedstawiony w przykładach wykonania na rysunku, na którym fig. 1 przedstawia układ zasilania złożony z tranzystora bipolarnego npn w połączeniu diodowym i rezystora, fig. 2 przedstawia układ zasilania złożony z tranzystora bipolarnego pnp w połączeniu diodowym i rezystora, fig. 3 przedstawia układ zasilania złożony z diody i rezystora, fig. 4 przedstawia układ zasilania złożony z tranzystora bipolarnego npn w połączeniu diodowym oraz n-kanałowego tranzystora MOS, fig. 5 przedstawia układ zasilania złożony z tranzystora bipolarnego pnp w połączeniu diodowym oraz n-kanałowego tranzystora MOS, fig. 6 przedstawia układ zasilania złożony z diody oraz n-kanałowego tranzystora MOS, fig. 7 przedstawia pojedynczą bramkę NOT, zasilaną układem złożonym z tranzystora bipolarnego npn w połączeniu diodowym oraz rezystora, fig. 8 przedstawia pojedynczą bramkę NAND zasilaną układem złożonym z tranzystora bipolarnego npn w połączeniu diodowym i rezystora, a fig. 9 - pojedynczą bramkę NOR, zasilaną układem złożonym z tranzystora bipolarnego npn w połączeniu diodowym oraz rezystora.The subject of the invention is presented in the drawing examples, in which Fig. 1 shows a power supply consisting of a bipolar transistor NPN in a diode connection and a resistor, Fig. 2 shows a power supply circuit consisting of a bipolar transistor PNP in a diode connection and a resistor, Fig. 3 shows power supply consisting of a diode and a resistor, Fig. 4 shows a power supply consisting of a bipolar NPN transistor in a diode connection and an n-channel MOS transistor, Fig. 5 shows a supply circuit consisting of a pnp bipolar transistor in a diode connection and an n-channel MOS transistor, Fig. 6 shows a power supply consisting of a diode and an n-channel MOS transistor, Fig. 7 shows a single NOT gate, powered by a circuit consisting of a bipolar NPN transistor in a diode connection and a resistor, Fig. 8 shows a single NAND gate powered by a circuit consisting of a bipolar transistor npn in a diode and resistor connection, and Fig. 9 - a single ą NOR gate, powered by a system consisting of a bipolar NPN transistor in a diode connection and a resistor.
Jak to przedstawione jest na fig. 1 między dodatnim węzłem zasilania Ucc i ujemnym węzłem zasilania 0 kombinacji cyfrowych bramek złożonych z komplementarnych par tranzystorów bipolarnych B włączony jest tranzystor bipolarny npn w połączeniu diodowym D oraz połączone szeregowo źródło zasilania Z i rezystor R.As shown in Fig. 1, between the positive supply node Ucc and the negative supply node 0 of the digital gate combination of complementary pairs of bipolar transistors B, a bipolar transistor npn in the diode connection D is connected and the supply source Z and the resistor R connected in series.
Jak to przedstawione jest na fig. 2 między dodatnim węzłem zasilania Ucc i ujemnym węzłem zasilania 0 kombinacji cyfrowych bramek złożonych z komplementarnych par tranzystorów bipolarnychAs shown in Fig. 2, between the positive supply node Ucc and the negative supply node 0 of a combination of digital gates composed of complementary pairs of bipolar transistors
PL 228 465 B1PL 228 465 B1
B włączony jest tranzystor bipolarny npn w połączeniu diodowym D oraz połączone szeregowo źródło zasilania Z i rezystor R.B, a bipolar transistor npn in a diode connection D is turned on and a power source Z and a resistor R connected in series.
Jak to przedstawione jest na fig. 3 między dodatnim węzłem zasilania Ucc i ujemnym węzłem zasilania 0 kombinacji cyfrowych bramek złożonych z komplementarnych par tranzystorów bipolarnych B włączona jest dioda D1 oraz połączone szeregowo źródło zasilania Z i rezystor R.As shown in Fig. 3, between the positive supply node Ucc and the negative supply node 0 of the combination of digital gates consisting of complementary pairs of bipolar transistors B, diode D1 is turned on and the supply source Z and the resistor R connected in series.
Fig. 4 przedstawia kombinację cyfrowych bramek złożonych z komplementarnych par tranzystorów bipolarnych B, która ma między dodatnim węzłem zasilania Ucc i ujemnym węzłem zasilania 0 włączony tranzystor bipolarny npn w połączeniu diodowym D oraz połączone szeregowo źródło zasilania Z i n-kanałowy tranzystor MOS TM, którego bramka połączona jest ze źródłem napięcia sterującego Ust.Fig. 4 shows a digital gate combination of complementary pairs of bipolar transistors B, which has between the positive supply node Ucc and the negative supply node 0 an NPN transistor in diode connection D and a series-connected supply Z and an n-channel MOS TM transistor, of which the gate is connected to the control voltage source.
Fig. 5 przedstawia kombinację cyfrowych bramek złożonych z komplementarnych par tranzystorów bipolarnych B, która ma między dodatnim węzłem zasilania Ucc i ujemnym węzłem zasilania 0 włączony tranzystor bipolarny pnp w połączeniu diodowym D oraz połączone szeregowo źródło zasilania Z i n-kanałowy tranzystor MOS TM, którego bramka połączona jest ze źródłem napięcia sterującego Ust.Fig. 5 shows a digital gate combination of complementary pairs of bipolar transistors B, which has between the positive supply node Ucc and the negative supply node 0 a pnp bipolar transistor in diode connection D, and a series connected supply Z and an n-channel MOS TM transistor of which the gate is connected to the control voltage source.
Fig. 6 przedstawia kombinację cyfrowych bramek złożonych z komplementarnych par tranzystorów bipolarnych B, która ma między dodatnim węzłem zasilania Ucc i ujemnym węzłem zasilania 0 włączoną diodę D1 oraz połączone szeregowo źródło zasilania Z i n-kanałowy tranzystor MOS TM, którego bramka połączona jest ze źródłem napięcia sterującego Ust.Fig. 6 shows a combination of digital gates of complementary pairs of bipolar transistors B, which has diode D1 turned on between the positive supply node Ucc and the negative supply node 0 and a serially connected supply Z and an n-channel MOS TM transistor, the gate of which is connected to the source control voltage
W układzie przedstawionym na Fig. 7, zasilana jest pojedyncza bramka NOT, mająca tranzystory bipolarne npn i pnp połączone kolektorami oraz bazami. Emiter tranzystora npn połączony z ujemnym węzłem zasilania bramki 0, emiter tranzystora pnp połączony dodatnim węzłem zasilania bramki Ucc. Wejściem bramki są połączone ze sobą bazy tranzystorów, a wyjściem bramki są połączone ze sobą kolektory tranzystorów. Między dodatnim węzłem zasilania bramki Ucc i ujemnym węzłem zasilania bramki 0 włączony jest tranzystor bipolarny npn, którego kolektor i baza są połączone z dodatnim węzłem zasilania bramki Ucc, emiter jest połączony z ujemnym węzłem zasilania bramki 0, a między dodatnim węzłem zasilania bramki Ucc i ujemnym węzłem zasilania bramki 0 włączone są szeregowo źródło zasilania Z i rezystor R.In the circuit shown in Fig. 7, a single NOT gate is powered, having NPn and PNP bipolar transistors connected by collectors and bases. The npn transistor emitter connected to the negative gate 0 supply node, the pnp transistor emitter connected to the positive gate supply node Ucc. The transistor bases are connected to each other through the gate input, and the transistor collectors are connected to each other at the gate output. A bipolar transistor npn is connected between the positive gate supply node Ucc and the negative gate supply node 0, the collector and base of which are connected to the positive gate supply node Ucc, the emitter is connected to the negative gate supply node 0, and between the positive gate supply node Ucc and the negative gate at gate 0 power node, the power source Z and the resistor R are connected in series.
W układzie przedstawionym na Fig. 8 zasilana jest pojedyncza dwuwejściowa bramka NAND, mająca dwa tranzystory bipolarne npn połączone szeregowo w ten sposób, że emiter dolnego tranzystora jest połączony z ujemnym węzłem zasilania bramki 0, kolektor tego tranzystora jest połączony z emiterem górnego tranzystora npn, oraz dwa tranzystory pnp, których emitery i kolektory są połączone ze sobą. Kolektor górnego tranzystora npn jest połączony z oboma kolektorami tranzystorów pnp, emitery obu tranzystorów pnp połączone są z dodatnim węzłem zasilania bramki Ucc, wejściami bramki są połączone ze sobą bazy par tranzystorów npn i pnp, wyjściem bramki są połączone ze sobą kolektory tranzystorów pnp oraz górnego tranzystora npn. Między dodatnim węzłem zasilania bramki Ucc i ujemnym węzłem zasilania bramki 0 włączony jest tranzystor bipolarny npn, którego kolektor i baza są połączone z dodatnim węzłem zasilania bramki Ucc, emiter jest połączony z ujemnym węzłem zasilania bramki 0, a między dodatnim węzłem zasilania bramki i ujemnym węzłem zasilania bramki włączone są szeregowo źródło zasilania Z i rezystor R.In the circuit shown in Fig. 8, a single dual input NAND gate is powered having two NPN bipolar transistors connected in series such that the emitter of the lower transistor is connected to the negative feed of gate 0, the collector of this transistor is connected to the emitter of the upper npn transistor, and two pnp transistors whose emitters and collectors are connected to each other. The collector of the upper NPN transistor is connected to both collectors of pnp transistors, the emitters of both pnp transistors are connected to the positive gate supply node Ucc, the gate inputs are connected to each other, the bases of the pnp and pnp transistor pairs, the collectors of the pnp transistors and the upper transistor are connected to each other at the gate output npn. Between the positive gate power node Ucc and the negative gate power node 0 is connected a bipolar transistor npn, the collector and base of which are connected to the positive gate power node Ucc, the emitter is connected to the negative gate power node 0, and between the positive gate power node and the negative node power supply of the gateway, the power source Z and the resistor R are connected in series.
W układzie przedstawionym na Fig. 8 zasilana jest pojedyncza dwuwejściowa bramka NAND, mająca dwa tranzystory bipolarne npn połączone szeregowo w ten sposób, że emiter dolnego tranzystora jest połączony z ujemnym węzłem zasilania bramki 0, kolektor tego tranzystora jest połączony z emiterem górnego tranzystora npn, oraz dwa tranzystory pnp, których emitery i kolektory są połączone ze sobą. Kolektor górnego tranzystora npn jest połączony z oboma kolektorami tranzystorów pnp, emitery obu tranzystorów pnp połączone są z dodatnim węzłem zasilania bramki Ucc, wejściami bramki są połączone ze sobą bazy par tranzystorów npn i pnp, wyjściem bramki są połączone ze sobą kolektory tranzystorów pnp oraz górnego tranzystora npn. Między dodatnim węzłem zasilania bramki Ucc i ujemnym węzłem zasilania bramki 0 włączony jest tranzystor bipolarny npn TBN, którego kolektor i baza są połączone z dodatnim węzłem zasilania bramki Ucc, emiter jest połączony z ujemnym węzłem zasilania bramki 0, a między dodatnim węzłem zasilania bramki i ujemnym węzłem zasilania bramki włączone są szeregowo źródło zasilania Z i rezystor R.In the circuit shown in Fig. 8, a single dual input NAND gate is powered having two NPN bipolar transistors connected in series such that the emitter of the lower transistor is connected to the negative feed of gate 0, the collector of this transistor is connected to the emitter of the upper npn transistor, and two pnp transistors whose emitters and collectors are connected to each other. The collector of the upper NPN transistor is connected to both collectors of the pnp transistors, the emitters of both pnp transistors are connected to the positive gate supply node Ucc, the gate inputs are connected to each other, the bases of the pnp and pnp pairs of transistors, the collectors of the pnp transistors and the upper transistor are connected to each other at the gate output npn. Between the positive gate power node Ucc and the negative gate power node 0, a bipolar transistor TBN npn is connected, the collector and base of which are connected to the positive gate power node Ucc, the emitter is connected to the negative gate power node 0, and between the positive gate power node and the negative at the gate's power node, the power source Z and the resistor R are connected in series.
W układzie przedstawionym na Fig. 9 zasilana jest pojedyncza dwuwejściowa bramka NOR, mająca dwa tranzystory bipolarne pnp połączone szeregowo w ten sposób, że emiter górnego tranzystora jest połączony z dodatnim węzłem zasilania bramki Ucc, kolektor tego tranzystora jest połączony z emiterem dolnego tranzystora pnp, oraz dwa tranzystory npn, których emitery i kolektory są połączone ze sobą. Kolektor dolnego tranzystora pnp jest połączony z oboma kolektorami tranzystorów npn, emitery obu tranzystorów npn połączone są. z ujemnym węzłem zasilania bramki 0. Wejściami A, B bramki sąIn the circuit shown in Fig. 9, a single two-input NOR gate having two pnp bipolar transistors connected in series such that the emitter of the top transistor is connected to the positive gate feed node Ucc, the collector of this transistor is connected to the emitter of the bottom pnp transistor, and two npn transistors whose emitters and collectors are connected to each other. The collector of the lower pnp transistor is connected to both collectors of the npn transistors, the emitters of both npn transistors are connected. with negative gate power node 0. The gate inputs A, B are
PL 228 465 B1 połączone ze sobą bazy par tranzystorów npn i pnp. Wyjściem W bramki są połączone ze sobą kolektory tranzystorów npn oraz dolnego tranzystora pnp. Między dodatnim węzłem zasilania bramki Ucc ujemnym węzłem zasilania bramki 0 włączony jest tranzystor bipolarny npn TBN, którego kolektor i baza są połączone z dodatnim węzłem zasilania bramki Ucc, emiter jest połączony z ujemnym węzłem zasilania bramki 0, a między dodatnim węzłem zasilania bramki i ujemnym węzłem zasilania bramki włączone są szeregowo źródło zasilania Z i rezystor R.The bases of pnn and pnp pairs of transistors connected to each other. The collectors of the npn transistors and the lower pnp transistor are connected with the output W gates. Between the positive gate feed node Ucc, the negative gate feed 0 node, a bipolar transistor npn TBN is connected, the collector and base of which are connected to the positive gate feed node Ucc, the emitter is connected to the negative gate 0 feeding node, and between the positive gate feeding node and the negative node power supply of the gateway, the power source Z and the resistor R are connected in series.
Napięcie zasilania bramek, a także kombinacji bramek pobierane jest jako spadek napięcia na elemencie pełniącym funkcję diody spolaryzowanej w kierunku przewodzenia, takim jak tranzystor bipolarny w połączeniu diodowym tzn. kolektor zwarty z bazą, który znajduje się w tej samej lub bardzo zbliżonej temperaturze, co tranzystory bramek cyfrowych, i przez który wymuszany jest przepływ prądu o dobrze kontrolowanej wartości. Zapewnienie jednakowej lub prawie jednakowej temperatury tranzystora w połączeniu diodowym oraz tranzystorów bramek jest możliwe do zrealizowania w układzie scalonym przez usytuowanie tranzystora w połączeniu diodowym w bezpośrednim sąsiedztwie zasilanych bramek. Prąd wymuszany w tranzystorze w połączeniu diodowym D pochodzi ze źródła napięcia zasilania, w szereg z którym włączony jest element rezystywny, co jest przedstawione na fig. 1, fig. 2, fig. 3. Element ten to rezystor o odpowiednio dobranej rezystancji lub element czynny, taki jak tranzystor MOS, co jest przedstawione na fig. 4, fig. 5, fig. 6. Jeżeli temperatura tranzystorów w bramkach i tranzystora w połączeniu diodowym jest taka sama, a prąd płynący przez ten tranzystor ma niezależną lub mało zależną od temperatury wartość, to spadek napięcia na tranzystorze w połączeniu diodowym, a zatem i napięcie zasilania bramek, maleje ze wzrostem temperatury w taki sposób, że pobór prądu przez bramki nie zmienia się ze zmianami temperatury lub co najwyżej zmienia się w dopuszczalnych granicach.The supply voltage of the gates, as well as the gate combination, is taken as a voltage drop on an element that functions as a forward biased diode, such as a bipolar transistor in a diode connection, i.e. a collector shorted to the base, which is at the same or very similar temperature as the transistors digital gates, and through which a well-controlled current is forced to flow. It is possible to provide the same or nearly the same temperature of the transistor in the diode connection and the gate transistors in an integrated circuit by positioning the transistor in the diode connection in the immediate vicinity of the powered gates. The current forced in the transistor in the diode connection D comes from the supply voltage source, in series with which the resistive element is connected, as shown in Fig. 1, Fig. 2, Fig. 3. This element is a resistor with appropriately selected resistance or an active element , such as a MOS transistor, as shown in Fig. 4, Fig. 5, Fig. 6. If the temperature of the transistors in the gates and the transistor in the diode connection are the same, and the current flowing through this transistor has an independent or little temperature dependent value , the voltage drop across the transistor in the diode connection, and thus the gate supply voltage, decreases with increasing temperature in such a way that the current consumption of the gates does not vary with temperature changes or at most varies within acceptable limits.
Dodatkowo, jeżeli element rezystywny jest elementem czynnym, takim jak tranzystor MOS, to istnieje możliwość sterowania prądem płynącym ze źródła zasilania poprzez zmianę wartości napięcia polaryzującego elektrodę sterującą elementu czynnego, taką jak bramka tranzystora MOS. Daje to możliwość regulacji w pracującym układzie cyfrowym jego napięcia zasilania, poboru prądu oraz czasów propagacji sygnału w bramkach. Roli elementu rezystywnego nie może pełnić tranzystor bipolarny, ponieważ w tym przypadku prąd wymuszany przez ten tranzystor wykazywałby silną zależność od temperatury.In addition, if the resistive element is an active element, such as a MOS transistor, it is possible to control the current flowing from the power source by varying the voltage biasing the active element driving electrode, such as the gate of a MOS transistor. This enables the operating digital system to regulate its supply voltage, current consumption and signal propagation times in the gates. The role of the resistive element cannot be played by a bipolar transistor, because in this case the current forced by this transistor would show a strong dependence on temperature.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL413719A PL228465B1 (en) | 2015-08-28 | 2015-08-28 | Power supply circuit for digital gates, preferably composed of the complementary pairs of bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL413719A PL228465B1 (en) | 2015-08-28 | 2015-08-28 | Power supply circuit for digital gates, preferably composed of the complementary pairs of bipolar transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL413719A1 PL413719A1 (en) | 2017-03-13 |
| PL228465B1 true PL228465B1 (en) | 2018-03-30 |
Family
ID=58231054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL413719A PL228465B1 (en) | 2015-08-28 | 2015-08-28 | Power supply circuit for digital gates, preferably composed of the complementary pairs of bipolar transistors |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL228465B1 (en) |
-
2015
- 2015-08-28 PL PL413719A patent/PL228465B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL413719A1 (en) | 2017-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5285371B2 (en) | Bandgap reference voltage circuit | |
| US8786324B1 (en) | Mixed voltage driving circuit | |
| KR20160031959A (en) | Method and apparatus of self-biased rc oscillator and ramp generator | |
| JP2008003727A (en) | Regulator circuit | |
| KR20110109960A (en) | Internal power supply voltage generation circuit | |
| JP5511569B2 (en) | Voltage regulator | |
| CN111610812A (en) | Band-gap reference power supply generation circuit and integrated circuit | |
| US10230357B1 (en) | Gate control circuit | |
| KR20140079008A (en) | Power on reset(POR) circuit | |
| US8587358B2 (en) | Semiconductor integrated circuit including variable resistor circuit | |
| JP5781175B2 (en) | Analog minimum or maximum voltage selector circuit | |
| JP4459043B2 (en) | Semiconductor device oscillator circuit | |
| PL228465B1 (en) | Power supply circuit for digital gates, preferably composed of the complementary pairs of bipolar transistors | |
| JP6442322B2 (en) | Reference voltage circuit and electronic equipment | |
| CN105824343A (en) | Power source circuit and driving method thereof | |
| US8536855B2 (en) | Adjustable shunt regulator circuit without error amplifier | |
| US8729959B1 (en) | Voltage generating apparatus | |
| TWI553441B (en) | Rotating gain resistors to produce a bandgap voltage with low-drift | |
| US20130069715A1 (en) | Psrr in a voltage reference circuit | |
| KR20240012328A (en) | Bandgap reference voltage generation circuit and semiconductor device with the same | |
| JP2004048690A (en) | Ring oscillator | |
| US8929121B2 (en) | Reference and read OTP sensors | |
| US20150293547A1 (en) | Voltage-current conversion circuit and power supply circuit | |
| JP5210279B2 (en) | Variation detection circuit, semiconductor integrated circuit device | |
| US20200294609A1 (en) | Semiconductor storage device |