PT85768B

PT85768B - Dispositivo de controlo de tonalidade de daodos amostrados

Info

Publication number: PT85768B
Application number: PT85768A
Authority: PT
Inventors: Todd J Christopher
Original assignee: Gen Electric
Priority date: 1986-09-24
Filing date: 1987-09-22
Publication date: 1993-12-31
Also published as: DK496087D0; EP0261848A2; EP0261848A3; NZ221891A; US4783756A; ZA877198B; JPS6387008A; FI874066A0; FI874066A7; DK496087A; AU7864787A; ES2051743T3; CA1277919C; KR880004463A; KR950008680B1; FI91466C; PT85768A; JPH0612863B2; AU601489B2; DE3789794D1

Description

DESCRIÇÃO

DA

PATENTE DE INVENÇÃO

N.° 85 768

REQUERENTE: GENERAL ELECTRIC COMPANY, norte-americana (Estado de New York), com sede e estabelecimento em 3135 Easton Turnpike, Fairfield, Connecticut 06431 , Estados Unidos da Amérl. ca.

EPÍGRAFE: DISPOSITIVO DE CONTROLO DE TONALIDADE DE

DADOS AMOSTRADOS .

INVENTORES: Todd J Christopher.

Reivindicação do direito de prioridade ao abrigo do artigo 4.° da Convenção de Paris de 20 de Março de 1883. Estados Unidos da América em 24 de Setembro de 1986 sob o n⁸ 911 156.

INP1 MOO. 113 R F 18732

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PATENTE NQ. 85768

Dispositivo de controlo de tonalidade de dados amostrados para que

RCA CORPORATION, pretende obter priv_i légio de invenção em Portugal.

ζ RESUMO presente invento refere-se a um dispositivo de contr£ lo de agudos de dados amostrados, necessitando de um único ele^ mento multiplicador (22), incluindo a ligação em cascata de um primeiro adicionador (20), o multiplicador (22) e um segundo adicionador (24) acoplado entre os terminais de entrada e de saída do dispositivo. Um subtractor (32) fornece as difere_n ças entre os sinais de entrada e de saída do dispositivo e aplica-os a um filtro UR (26, 28, 30). As diferenças filtra das são comparadas e acopladas aos primeiro (20) g segundo (24) adicionadores. A função de transferência do dispositivo ζ H(Z) é dada por 'v_

H(Z) = /“1₊(Z-1)/(1₊1/A)K_7/2T1₊(Z-1)/(1₊A)K_7 onde A é uma variável de controlo de agudos aplicada ao mult_i plicador (22), K é uma constante de comparação e Z é a variável de transformação Z convencional.

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-2MEMORIfl DESCRITIVA

O presente invento refere-se a um circuito de controlo de agudos para utilização com sinais de audio de dados amostrados .

Antecedentes do Invento

Um circuito digital de controla de agudos de dados amos, trados foi descrito por Yoshimutsu Hirata no Wireless World, de Setembro 1982, a páginas 77-79. Este circuito de controlo de agudos inclui a ligação em cascata de um filtro de impulso de resposta com variável finita, um multiplicador, um filtro de impulso de resposta com variável infinita e um segundo mui. tiplicador. Cada um dos filtros contém um elemento multiplicador adicional e, por conseguinte, a ligação em cascata dos filtros e multiplicadores, no controlo de agudos, inclui um total de quatro multiplicadores.

Os multiplicadores digitais tendem a ser elementos no circuito relativamente complexos e caros. Multiplicadores ana lógicos tendem a ser sensíveis à temperatura e à alimentação e por conseguinte necessitam de circuitos significativos de compensação para assegurarem a sua estabilidade. Deste modo, x... para circuitos de controlo de agudos, de dados amostrados, di.

gitais ou analógicos, é desejável minimizar □ número de mult_i plicadores necessários.

Sumário do Invento presente invento refere-se a um dispositivo de controlo de tonalidade de dados amostrados, para permitir a amplificação e corte dos agudos, que inclui um circuito multiplicador. 0 controlo de tonalidade inclui o acoplamento em cascata de um terminal de entrada, um primeiro circuito soma de sinal, um circuito multiplicador, um segundo circuito soma de sinal e o terminal de saída do dispositivo. Os sinais de entrada são combinados subtractivamente com o sinal da saída do segundo circuito soma e filtrados. 0 sinal diferença fil-

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-3trado é acoplado aos respectivos terminais de entrada do primeiro e segundo circuitos soma.

Breve Descrição dos Desenhos

As FIGURAS 1 e 2 são os diagramas de bloco dos circuitos de controlo de tonalidade concretizando o invento.

A FIGURA 3 é um diagrama de temporização de onda usada na concretização ilustrada na FIGURA 2.

A FIGURA 4 é um gráfico da função de transferência dos circuitos das FIGURAS 1 e 2.

Descrição Detalhada invento será descrito em termos de sinais digitais e circuitos (har du/are) digitais, contudo, ele é também aplicá vel a dispositivos analógicos de dados amostrados, usando por exemplo transferência de carga, nas linhas de retardo, para os elementos de armazenagem, circuitos soma conhecidos e multiplicadores. Nas figuras as setas largas, ligando os elemen tos do circuito, representam ligaçães em paralelo multibit e as setas estreitas representam condutores simples. Os circuitos representados na FIGURA 1 são uma representação mais geral de uma concretização do controlo de tonalidade e os ci_r cuitos representados na FIGURA 2 são um desenvolvimento digital de bit em série. Ambas as concretizaçães executam a fun ção de transferência H(z) descrita pela equação

H(Z) = Zi₊(z-i)/(i ₊ i/a)k_7/2Ti₊(z-i)/(i ₊ a)k_7 (1) onde Z é a variável de transformação convencional Z, A é uma variável de controlo e K uma constante escalar. Para A igual a 1, o pólo e o zero da função de transferência são coincideri tes e a resposta é contínua. Os pontos de 3 dB's, f , fθ, do pólo e zero, para A igual a 1 são determinados pela frequência de amostra, f , e escalar K, e aproximadamente , são dados por ^fpII (2)

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-4Para um valor de A diferente de 1 f Z f (l + A)K/2 1Ϊ(3)

P“ f Z f_(l + A)K/2^/U A(4) os

Quando o valor de A aumenta a frequência de pólo aumenta e a frequência de zero diminui e vice-versa. Por conseguinte, o controlo de tonalidade pode ser conseguido por variação das posiçBes de pólo e zero ajustando a variável de controlo A. Isto produz as desejadas curvas de resposta ilustradas na F_I [ GURA 4 onde as respectivas curvas na família das curvas de resposta são determinadas pela variável de controlo A. A am plificação e o corte dos agudos são obtidos para um valor de A maior ou menos que um, respectivamente.

A altas frequências, a frequência de resposta H(f) cori verge para:

H(f) = (1+A)/(1+1/A) = A; Κ/Τ< f <1/Τ (5) onde T é o período da frequência da amostra.

No referente à FIGURA 1, as amostras de áudio que aparecem a uma frequência f (por exemplo 44 KHz) são aplicadas no canal 10 e acopladas a uma porta de entrada do adicionador z

K (20) e à porta de entrada do diminuendo do subtractor 32, As somas de saída desenvolvidas pelo adicionador 20 são acopladas à porta de entrada de sinal do multiplicador 22. Os sinais de controlo de ganho no bus 23, são acoplados à porta de entrada do controlo de ganho do multiplicador 22. Os produtos de A vezes as somas são acoplados a uma porta de entrada do adicfo nador -24 o qual fornece o sinal de saída para o dispositivo de controlo de tonalidade no bus 25.

sinal de saída do adicionador 24 é acoplado à entrada subtraenda do subtractor 32 □ qual desenvolve amostras cor respondentes às diferenças entre os sinais de entrada e saída de corrente. As amostras de diferença são acopladas a um fil tro que inclui a ligação em série do adicionador 30 e uma

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-5amostra de um elemento de retardo 28 de período, a saída do qual é acoplada a uma segunda entrada do adicionador 30. 0 filtro integra as diferenças de acordo com a função de transferência F(Z) dada por

F (Z) ---Z-l (6)

A saída do elemento de retardo 28 é acoplada a um circuito ponderador 26 □ qual pondera ou avalia as diferenças filtradas pelo factor constante K. 0 elemento ponderador 26 pode ser um multiplicador de deslocamento e soma convencional. Por outro

-N lado, se o factor K é seleccionado de modo a ter um valor 2 (N um número inteiro) □ elemento ponderador 26 pode ser um deslocador de bits de estado sólido o qual desloca os bits das diferenças filtradas para posições menos significativas. As amostras ponderadas é

do elemento 26 compreendem um sinal de acoplado às segundas portas 24.

realimentação o qual dos adicionadores 20 de entrada da FIGURA 1 pode ser mostrado função de transferência da equação (1) como segue, amostras de entrada e saída designadas por X e Y respectivamente. A saída do subtractor 32 é (Χ-Υ). A saída do elemento de retardo 28 é (X-Y)/(Z-1). Este valor é ponderado pelo factor K e /(Z-l). A tiplicador Y dada por dispositivo a gerar a Sejam as acoplado ao adicionador 20 o qual gera saída do adicionador 20 é multiplicada 22 e acoplada ao adicionador 24 o qual a soma por A , gera a

X+K(X-Y)/ no mui. saída (X+K(X-Y)/(Z-1))A + K(X-Y)/(Z-1) (7) ou

Resolvendo = AX + (1+A)K(X-Y)/(Z-1) para Y/X (8) y/x = h(z) = 27i₊(z-i)/(i₊i/a)k_7//i₊(z-i)/(i₊a)kJz a qual é igual à equação (1).

(9)

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-6Os valores de controlo A, ou sinais de controlo corres pondentes aos valores de controlo A, para desenvolver suavemente o aumento/decréscimo da amplificação ou corte do sinal, podem ser gerados usando um contador cima/baixo e uma tabela de consulta (ROM). Na FIGURA 1, o relógio de frequência de amostra, F , é dividido pelo divisor 44, para uma frequência de por exemplo, três Hertz. Este sinal é acoplado às portas E (AND) 36 e 38, as quais são activáveis em reacção ao fecho dos interruptores 42 e 40,respectivamente. As portas E (AND) 36 e 38, quando activadas, acoplam o sinal de relógio à entra da do relógio de descida, D, ou à entrada do relógio de subida, U, de modo a que o contador cima/baixo aumente ou diminua o seu sinal de saída. A saída do contador 34 é acoplada à po_r ta de entrada de endereço da ROM 35 a qual é programada para fornecer valores predeterminados aos respectivos valores de entrada de endereço. Estes valores podem ser seleccionados para fornecer ou passos lineares ou lagarítmicos nos valores de controlo A.

Devido aos inerestes retardos nos elementos do circuito do dispositivo, e dependendo da frequência de amostra, pode ser necessário introduzir elementos compensadores de retardo no dispositivo. Um perito na arte de projecto de circuitos reconhecerá onde serão necessários os atrasos e será capaz de os incluir.

A concretização bit-série da FIGURA 2 está disposta p£ ra processar duas amostras binárias complementares as quais têm os bits menos significativos, LSS's, de sucessivas amostras acontecendo primeiro no tempo e bits de sinal, acontecejn do depois. As amostras, no exemplo, presumem-se possuírem 20 bits de largura. 0 dispositivo camento de sinal expandido, SXSR de saída que responde a um sinal XND, para reproduzir a saída bit diatamente antes da transição do trado na FIGURA 3, é temporizado zir o sinal bit de cada amostra, inclui registadores de deslo's, os quais incluem um andar de controlo designado por do registador ocorrendo imesinal XND. 0 sinal XND, ilus de modo a apanhar e reprodudesde a sua ocorrência até

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-7ao Fim do período de amostragem. A função expandida do sinal pode ser implementada com um trinco transparente (por exemplo, SN74LS373) ligado em série com um registador de deslocamento convencional de bits em série.

A FIGURA 2 inclui um multiplicador 58, o qual para finalidades ilustrativas, pode ser construído com um multiplica dor serie/paralelo 74LS384 fornecido pela Companhia Texas Ins truments, Dallas, Texas. Este é um multiplicador de bits (M x 8) onde M é o número da série multiplicativa de bits e o número 8 corresponde a oito bits mui tipiicandos em paralelo. 0 produto da saída tem a largura de (M+8) bits.

Nos exemplos dos circuitos mostrados na FIGURA 2, a va riável de controlo de oito bits aplicada à entrada em paralelo, presume-se que tem um ponto binário entre a quarta e quinta posiçães de bit de modo a que a variável de controlo tenha um alcance entre 1/16 e 15. Isto consegue uma elevação de am plificação e corte de aproximadamente + 24 dB. Devido ao ponto binário estar posicionado entre o quarto e o quinto bits do multiplicando, os produtos fornecidos pelo multiplicador são efectivamente aumentados pelo factor 2? (admitindo um retardo de processamento no multiplicador de um bit). Para coni pensar este factor, um retardo efectivo de períodos de cinco bits é atribuído ao multiplicador.

Além disso, o circuito inclui adicionadores digitais e subtractores cada um dos quais presume-se possuir um retardo de processamento inerente de um período bit de amostra.

Finalmente, a concretização da FIGURA 2, não contém um elemento ponderador explicito para ponderar as amostras diferença com o factor K. Contudo, amostras série-bit podem ser

N ponderadas por factores de 2 atrasando ou avançando as amostras série-bit através de números inteiros de retardos de bit os quais deslocam efectivamente os bits amostra para posiçães de maior ou menor significado, respectivamente. A ponderação pelo factor K é conseguida desta maneira no dispositivo da F_I GURA 2.

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-8Com referência às FIGURAS 2 e 3, as amostras para serem tratadas são aplicadas ao terminal 50 com uma frequência de amostra definida pelo sinal designado por F_s e uma frequêri cia de amostra bit definida pelo relógio (|_s do dispositivo mostrado na FIGURA 3. As amostras de 20 bits são carregadas no SXSR 52 que responde ao relógio 20 o qual contém blocos de vinte impulsos de frequência de relógio . No início de um período de amostra, a amostra armazenada no SXSR é cronometra da fora do registador e acoplada ao adicionador 74 e ao regis tador/cnompensação de retardo 54 o qual retarda a amostra de quatro períodos de bit. A saída do registador de retardo 54 é acoplada a um terminal de entrada do adicionador 56. A saí da do SXSR 68 (o qual corresponde ao elemento de retardo 28 da FIGURA 1) é acoplada ao segundo terminal de entrada do adi, cionador 56. Devido a uma imposição do registador de retardo 54, as amostras do SXSR 68 chegam ao adicionador 56, com um avanço de períodos de 4 bits em relação às amostras do SXSR 52. Isto resulta num escalonamento das amostras do SXSR 68 através de 2^-4 ou 1/16 relat ivamente a amostras do SXSR 52 e correspori de a ponderar as amostras do SXSR 68 através do factor K.

As somas de amostras do adicionador 56 são acopladas ao terminal de entrada em série do multiplicador série/parale. lo 58 o qual multiplica estas amostras pela variável de controlo A. 0 produto desenvolvido pelo multiplicador 5Θ é acoplja do ao adicionador 60, cuja saída é acoplada a um registador de compensação de retardo 62 o qual retarda os produtos de sete períodos de amostra bit.

A saída do registador de retardo 62 é acoplada ao terminal de entrada subtraendo do subtractor 70. A entrada dimi. nuendo do subtractor 70 é acoplada à saída do adicionador 74 através do registador de compensação de retardo 72 o qual gera um retardo de 17 períodos de amostra bit. 0 registador 72 es_ tá incluído para igualar os retardos em ambos os canais de s_i nal (elementos 74, 72 e elementos 54, 56, 5Θ, 60, 62) do SXSR 52 para os respectivos terminais de entrada do subtractor 70 de modo a que os pontos binário de ambos, subtraendo e diminu endo aplicados ao subtractor 70 estejam alinhados.

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-9A saída do subtractor 70 é acoplada a uma entrada do SXSR 68 a qual fornece um retardo de um período de amostra às diferenças fornecidas pelo subtractor 70. A saída do SXSR 68 é acoplada a uma segunda entrada do adicionador digital 74. Se as amostras de saída do SXSR 52 e registador de retardos 62 forem designadas por X e Y respectivamente, a saída do SXSR 68 pode ser mostrada como (X-Y)/(Z-1) a que é equivalente à saída do elemento de retardo 28 na FIGURA 1, mesmo que o adicionador 74 e o subtractor 70 da FIGURA 2 sejam ligeirameri te reordenados a partir do correspondente adicionador 30 e subtractor 32 da FIGURA 1.

A saída do SXSR 68 é acoplada a um segundo terminal de entrada do adicionador 60 através de um registador de compensação de retardo 66 o qual fornece um retardo de seis períodos de amostra bit.

retardo fornecido pelo registador 66 é tornado igual ao retardo efectivo entre os terminais de entrada do adiciona, dor 56 e os terminais de entrada do adicionador 60 (elementos 56 e 58) de modo a que as amostras aplicadas, ao adicionador 56 e adicionador 60, vindas do SXSR 68 estejam escaladas pelo mesmo factor. 0 adicionador 56 fornece um retardo de um perío do de amostra bit e o multiplicador 58 contribui com um retar. do efectivo de cinco períodos de amostra bit, num total de seis períodos de amostra bit o que iguala o retardo atribuído ao registador 66. 0 dispositivo da FIGURA 2 com os registado, res 54 e 66 fornecendo retardos de quatro e seis períodos de amostra bit é um série-bit equivalente ao dispositivo da FIGURA 1 para um factor de ponderação K igual a 1/16.

De modo a alinhar correctamente ou justificar as amostras de saída em relação ao sincronismo, as amostras do regis tador de retardo 62 são aplicadas ao SXSR 64 o qual inclui 21 andares. 0 SXSR 64 é cronometrado pelo relógio 39 (FIGURA 3) contendo blocos de 39 impulsos do relógio φ . No fim do pes ríodo de amostra, a amostra processada pelo SXSR 52 deverá ser carregada nas 20 posiçães LSB do SXSR 64. Contando os re

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-10tardos de processamento do MSB no SXSR 52 existem 20 retardos bit no SXSR 52, 4 retardos bit no registador 54, 1 retardo bit no adicionador 56, 5 retardos bit no multiplicador 5Θ, 1 retardo bit no adicionador 60, 7 retardos bit no registador 62 e 1 retardo bit no SXSR 64 para um retardo total de 39 retardos bit. Portanto o SXSR 64 deve ser cronometrado para um to tal de 39 períodos bit. Note-se que as amostras processadas do adicionador digital 60 podem possuir uma largura de 29 bits, contudo, as LSB's são descarregadas no fim do SXSR 64 em virtu de de o SXSR 64 ser um registador de sinal expandido.

SXSR 68 é cronometrado com blocos de 39 impulsos (RE LOGIO 39) pela mesma razão de que o SXSR 64 é cronometrado

Λ com 39 impulsos. A relação de tempo entre o RELOGIO 20 e o RELOGIO 39 está ilustrada na FIGURA 3.

Claims

reivindicaçDes

1 - Dispositivo de controlo de tonalidade de dados amos, trados constituído por:

um terminal de entrada do dispositivo (10) para aplic^a ção de amostras de entrada, e um terminal de saída (25) no qual as amostras de saída estão disponíveis;

meios (23, 34, 35, 36, 38, 40, 42, 44) para aplicação de uma variável de controlo A; caracterizado por compreender:

meios (26 , 28, 30, 32) acoplados ao dito terminal de e_n trada do dispositivo (10) e ao dito terminal de saída (25) psà ra subtractivamente combinar as ditas amostras de entrada e saída e integrando as amostras combinadas para produzir amostras de retorno; e meios (20, 22, 24) acoplados ao dito terminal de entra^ da do dispositivo (10), os ditos meios para fornecer amostras de retorno (26, 2Θ, 30, 32) e ditos meios (23, 34, 35, 36, 38, 40, 42, 44) para aplicação de uma variável de controlo fl, para combinar as ditas amostras de entrada e as ditas amostras de retorno na razão A:l+4 para produzir as ditas amostras de saída.

(
2 - Dispositivo de acordo com a reivindicação 1, caraç terizado por os ditos meios de combinação (20, 22, 24, 26) incluírem uma ligação em cascata de primeiros meios de soma de sinal (20), um elemento multiplicador (22) e segundos meios de soma de sinal (24) acoplados entre os ditos terminais de entrada e de saída na ordem referida, e nos quais o dito elemento multiplicador inclui um terminal de entrada de controlo para aplicação de sinais de controlo de tonalidade; e ditos meios para produzir sinais de retorno (26, 28, 30, 32) incluindo meios de combinação de sinal subtractivo (32) acoplados entre os ditos terminais de entrada (10) e de saída (25)

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-12para produzir diferenças de sinal; e meios de filtragem (28, 30) contendo uma entrada acopla da aos ditos meios de combinação de sinal subtractivo e uma saída acoplada aos ditos primeiro e segundo meios de soma de s i nal.
3 - Dispositivo de acordo com a reivindicação 2, caraç terizado por os ditos meios de filtragem serem um filtro tipo de resposta de impulso infinito.
4 - Dispositivo de acordo com a reivindicação 2, caraç terizado por os ditos meios de filtragem compreenderem:

meios de soma adicionais (30) possuindo um primeiro tejç minai de entrada acoplado aos ditos meios de combinação de si, nal subtractivo, possuindo um segundo terminal de entrada e um terminal de saída;

um elemento de retardo (28) possuindo terminais de entrada e de saída acoplados aos terminais de saída e de segunda entrada, respectivamente, dos ditos meios de soma adicionais.
5 - Dispositivo de acordo com a reivindicação 4, caraç terizado por os ditos meios dB filtragem compreenderem meios

v. adicionais (26) para ponderação de sinais produzidos pelo dito elemento de retardo.
6 - Dispositivo de acordo com a reivindicação 5, caraç. terizado por o dito dispositivo processar amostras de sinais digitais e os ditos meios (26) para ponderação compreenderem meios para mudar o significado dos bits das amostras de sinais digitais.
7 - Dispositivo de acordo com a reivindicação 1, caraç terizado por os ditos meios para produzir os sinais de retorno (26, 28, 30, 32) incluírem meios (32) acoplados aos ditos terminais de entrada (10) e de saída (25) do dispositivo para combinar subtractivamente os ditos sinais de entrada e de saí

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-13da e meios (28, 30) para processarem os sinais combinados de acordo com a função de transferência 1/(Z-1) para produzir o sinal de retorno, onde Z é a variável de transformação Z convencional .
8 - Dispositivo de acordo com a reivindicação 7, caraç terizado por os ditos meios produtores de sinal de retorno incluírem meios (26) para ponderação do sinal processado pela função de transferência, através de uma constante.
9 - Dispositivo de acordo com a reivindicação 7, caraç terizado por os meios que produzem o sinal de retorno incluírem:

um subtractor (32) com um terminal de saída, e tendo terminais de entrada diminuendo e subtraendo respectivamente acoplados aos ditos terminais de entrada e de saída do dispositivo ;

um elemento de retardo de um período de amostra (2θ) com terminais de entrada e de saída;

um adicionador (30) contendo primeiro e segundo terminais de entrada acoplados aos terminais de saída do subtractor e elemento de retardo respectivamente e tendo um terminal de saída acoplado ao terminal de entrada do dito elemento de retardo.
10 - Dispositivo de acordo com a reivindicação 9, caraç terizado por os ditos meios produzindo um sinal de retorno adi. cionalmente incluírem meios (26) para comparar o dito sinal produzido na saída do dito elemento de retardo; e ditos meios para ponderação do dito sinal compreenderem meios para mudar a significação de bit de amostras de sinal digital.