PT90632B

PT90632B - Sistema de microcomputador para a transferencia selectiva de ciclos de escrita utilizando o controlador de memorias temporarias 82385

Info

Publication number: PT90632B
Application number: PT90632A
Authority: PT
Inventors: Patrick Maurice Bland; Ralph M Begun; Mark E Dean
Original assignee: Ibm
Priority date: 1988-05-26
Filing date: 1989-05-23
Publication date: 1995-12-29
Also published as: MY108557A; GB2219107A; EP0343768A2; CN1040875A; NO174984B; DK189789D0; BR8902381A; NO174984C; DE3909909A1; CA1314330C; GB8904918D0; FR2632095A1; AU3409889A; NL8901255A; NO891582D0; FI891785A0; FI891785A7; NO891582L; DE68923402D1; JPH0218640A

Description

DESCRIÇÃO

Campo técnico

A presente invenção refere-se a sistemas de microcomputadores, em particular sistemas de microcomputadores que utilizam uma subsistema de memória tampão rápida (cache) e um controlador para memória tampão rápida 82385, que inclui aparelhos para ciclos de gravaçao transferida selectivamente.

Técnica anterior

A utilização de subsistemas de memória tampao rapida nos sistemas de microprocessadores conduz a um certo numero de vantagens de operaçao atraentes. Um sistema de microcomputador que utiliza um subsistema de memória tampao rapida e na realidade um microcomputador com linha omnibus dupla, A CPU e o subsistema de memória tampao rápida estão ligados entre si por via do que pode designar-se por linha local da CPU. Separada da linha omnibus local da uma linha omnibus do sistema à qual podem ligar-se dispositivos (dispositivos de entrada/saída (1/0),

- 1 TF omnibus CPU ha outros

memória adicional, etc.). A presença do subsistema de memória tampao rápida alivia a linha omnibus do sistema de qualquer acesso a memória para leitura desde que a informação procurada se encontra no subsistema da memória tampao rápida. Devido ao facto de nem toda a informação desejada ser encontrada no subsistema da memória tampao rápida e as operaçoes de gravaçao serem usualmente dirigidas quer para o subsistema de memória tampao rápida quer para a memória do sistema, tem evidentemente de existir qualquer ligaçao entre a linha omnibus do sistema e a linha omnibus local da CPU. Quando essa ligaçao for uma memória tampao com retentores, sao possíveis vantagens adicionais, especificamente operaçoes de gravaçao diferidas.

Mais particularmente, em qualquer operação de gravaçao, será necessário o acesso à memória (que nao está na linha omnibus local da CPU). A informação (dados e endereço) para o acesso para gravaçao é inicialmente colocada na linha omnibus local da CPU, onde pode ser usada para escrever para o subsistema da memória tampao rápida. Como a interface entre a linha omnibus local da CPU e a linha omnibus do sistema e uma memória tampao com retentores, os mesmos dados podem ser retidos na memória tampao. Uma vez essa informação retida na memória tampao, ja nao precisa de ser accionada pela CPU. Assim, um ciclo de gravaçao diferida assenta no facto de que a informação de endereço e de dados para uma operaçao de gravaçao na memória esta disponível a partir da memória tampao com retentores. A conclusão desse ciclo de gravaçao nao requer a atençao da CPU. Assim, numa gravaçao diferida, os dados e o endereço para o ciclo de gravaçao sao retidos na memória tampao que constitui a interface para a linha omnibus local da CPU e da linha omnibus do sistema, depois do que a CPU pode continuar para iniciar um ciclo seguin te. 0 sistema de controlo da memória tampao rápida (que inclui o controlador da memória tampao rapida) pode então monitorar a conclusão da gravaçao na memória.

Os sistemas compreendem um processador 80386 e tampao rápida 82385 estão dispostos de microcomputador que um controlador de memória para aproveitar a vantagem das operaçoes de gravaçao diferida exactamente desta maneira.

processador 80386 e os sinais que ele gera estão descritos em Introduction to the 80386 including the 80386 data sheet da Intel (Abril de 1986). 0 controlador da memória tampao rápida 82385 e os sinais que ele gera estão descritos em 82385 High Performance 32-Bit Cache Control. ler, que pode obter-se na Intel (Junho de 1987).

Uma outra caracteristica atraente do 80386 é a sua capacidade para funcionar com o que se denomina calibragem dinâmica da linha omnibus. 0 80386 é nominalmente um dispositivo de 32 bits, isto e, a sua linha omnibus de dados tem uma largura de 32 bits. A calibragem dinâmica da linha omnibus refere-se à capacidade de o processador 80386 cooperar nao so com dispositivo (memória, 1/0, etc.) de 32 bits como também com dispositivos que nao têm capacidade para 32 bits, isto é, dispositivo que nao podem transferir 32 bits de dados num unico ciclo. Ha, por exemplo, uma ampla variedade de dispositivos de memória e/ou 1/0 que sao dispositivos de 16 bits, isto é, nao podem transferir mais de 16 bits de dados num cliclo dado. Alem disso, há dispositivos de memória e outros de 8 bits. Tais dispositivos apenas podem transferir oito bits de dados num ciclo dado,

80386 inclui condiçoes para um sinal

BS16. Quando esse sinal for identificado, tem o seguinte efeito: No caso de o 80386 ter gerado um ciclo de 32 bits, isto é, no caso de ter gerado e/ou esperar a aceitaçao de 32 bits dados, a identificação do sinal BS16 indica ao 80386 que ele nao esta a funcionar com o dispositivo de 32 bits. A identificação do sinal BS16 iniciará, durante o ciclo de 32 bits, automaticamente a geraçao de um segundo ciclo. Por convenção qualquer dispositivo de 16 bits está disposto para transferir um grupo pré-determinado de 16 bits a partir da linha omnibus de 32 bits. 0 80386 no segundo ciclo gerado pela presença do sinal BS16, colocará esse grupo de 16 bits de dados que no primeiro ciclo nao estava no grupo pre-determinado de bits de dados num grupo pré-determinado de linhas de dados que

está associado com o grupo pre-determinado de 16 bits. Por conseguinte, no primeiro dos dois ciclos o dispositivo de 16 bits transferirá um conjunto dado de 16 bits do espaço de dados de 32 bits. No segundo ciclo, o dispositivo de 16 bits transferirá outros 16 bits de dados de modo que, considerados em conjunto, os dois ciclos de 16 bits transferem 32 bits.

Há no entanto uma incompatibilidade entre os ciclos gravados deferidos e a calibragem dinâmica da linha ombibus. Essa incompatibilidade resulta do seguinte motivo. Suponhamos que o 80386 inicia uma gravaçao diferida. Os dados e o endereço para o ciclo de gravaçao diferida sao retidos na interface com retentores na interface com memórias tampao entre a linha omnibus e local da CPU e a linha omnibus do sistema. Embora o ciclo de gravaçao nao esteja ainda completado, e devolvido um sinal de pronto para o 80386. Este simula a conclusão do ciclo de modo que o 80386 pode iniciar a operação seguinte. Como o sinal BS16 (que e devolvido para o 80386 para indicar a dimensão do dispositivo com o qual este está a funcionar) é gerado pelo dispositivo, esse sinal nao é gerado ate o dispositivo ter reconhecido o seu endereço. Continuando com o exemplo e admitindo que o dispositivo para o qual se destina o ciclo de gravaçao diferido é de facto um dispositivo de 16 bits, no instante em que o sinal BS16 for devolvido para o 80386, ele foi ja para além da operaçao dada e está ocupado na operaçao seguinte. 0 80386 nao pode portanto gerar o segundo ciclo, necessário para o dispositivo de 16 bits.

Portanto e um objecto da presente invenção um processo de diferir selectivamente ciclos de gravaçao. Como um ciclo de gravaçao diferido é identificado com uma geraçao prematura de um sinal de pronto para o 80386, a presente invenção proporciona uma para o 80386 apenas quando for Segundo a presente invenção, quais o 80386 pode interactuar ficadas ou como dispositivos íca para gerar o sinal de pronto apropriada uma gravaçao diferida todos os dispositivos com os (1/0, memória, etc.) sao classisusceptíveis de funcionar com a memória tampao rápida ou memória de guarda (cache) ou não susceptiveis de funcionar com a memória de guarda. 0 endereço atribuído a todos os dispositivos tem um indicador que indica se o dispositivo é ou nao susceptível de funcionar com a memória de guarda. Segundo a presente invenção, proporcio na-se um descodificador de endereços na linha omnibus local da CPU. 0 descodificador de endereços responde ao endereço identificado na linha omnibus local da CPU para identificar um sinal NCA quando o acesso for para um dispositivo susceptivel de funcionar com a memória de guarda.

Além disso, embora o controlador da memória de guarda 82385 esteja disposto para gerar o sinal de pronto, este sinal nao é acoplado ao 80386. Esse sinal é sim acoplado a meios lógicos segundo a presente invenção. Esses meios logicos, em função de uma certa variedade de outros sinais identificados, gererao um sinal CPUREADY (para substituir o sinal de pronto) apenas quando for apropriado. Mais particularmente, os meios lógicos segundo a presente invenção geram o sinal CPUREADY para permitir ciclos de gravaçao diferidos apenas quando o acesso for para um dispositivo susceptível de funcionar com a memória de guarda, isto e, na ausência do sinal NCA. Por outro lado, na presença do sinal NCA, os meios lógicos abstêm-se da geraçao do sinal CPUREADY de modo que de facto nao se verificam operaçoes de gravaçao diferidas.

Por conseguinte, de acordo com uma outra caracteristica, a presente invenção proporciona um sistema de microcomputador que possui: uma linha omnibus local da CPU, que liga uma CPU e um subsistema de memória de guarda (cache), tendo a referida CPU meio para operaçoes de gravaçao diferida em resposta à recepção de um sinal de CPU pronta antes da conclusão de uma operaçao de gravaçao, meios de linha omnibus do sistema que ligam uma memória de acesso aleatório e um certo numero de unidades funcionais endereçáveis, devolveu, do os referidos meios de linha omnibus do sistema um sinal de pronto quando da conclusão da operaçao de gravaçao, meios para acoplar bidireccionalmente a referida linha omnibus do sistema e a referida linha omnibus local da CPU, e meios lógicos para selectivamente impedir as operaçoes de gravaçao dife5

rida, compreendendo os referidos meios lógicos:

a) meios descodificadores de endereços acoplados a um componente de uma linha omnibus de enderaços da referida linha omnibus local da CPU para gerar um sinal NCA que indica a identificação de um endereço na referida linha omnibus local da CPU fora de uma gama de endereços associada com o subsistema da memória de guarda, e

b) meios que respondem ao referido sinal NCA para reter o referido sinal de CPU pronta até à recepção do referido sinal de pronto da unidade de uma das referidas unidades funcionais endereçáveis.

Breve descrição dos desenhos

As figuras dos desenhos anexos representam:

A fig. 1, uma vista global a três dimensões de um sistema de microcomputador típico que utiliza a presente invenção;

A fig. 2, um esquema de blocos pormenorizado de uma maioria dos componentes de um sistema de microcomputador típico que utiliza a presente invenção;

A fig. 3, um esquema de blocos, um pouco mais pormenorizado que o da fig. 2, mostrando as ligações entre um 80386 e um 82385 recomendadas pelo fabricante e que e util para um entendimento do facto pelo qual uma tal disposição e inconsistente com a calibragem dinâmica da linha omnibus; e

A fig. 4, uma esquema de blocos, semelhante ao da fig. 3, mas ilustrando a aplicaçao da presente invenção para diferir seiectivamente ciclos de gravaçao.

Descrição pormenorizada de uma forma de realizaçao preferida

A fig. 1 representa um sistema microcomputador típico no qual pode utilizar-se a presente invenção. Como esta representado, o sistema microcomputador (10) compreende um certo numero de componentes que estão interligados. Mais particularmente, uma unidade (30) do sistema esta acoplada 2 comanda um monitor (20) (por exemplo um visualizador de

sinais vídeo convencional). A unidade do sistema (30) está também acoplada a dispositivos de entrada, tais como um teclado (40) e um rato (50). Um dispositivo de saída, tal como um impressor (60) pode também estar ligado a unidade do sistema (30). Finalmente, a unidade do sistema (30) pode incluir um ou mais accionamentos de discos (70). Como será descrito mais adiante, a unidade do sistema (30) responde a dispositivos de entrada tais como o teclado (40) e o rato (50), e a dispositivos de entrada/saida tais como o accionamento de discos (70) para proporcionar sinais para accionar dispositivos de saída tais como o monitor (20) e o impressor (60). É claro que os entendidos na matéria estão em condiçoes de compreender que outros componentes convencionais podem também ser ligados a unidade do sistema (30) para colaborar com os mesmos. Segundo a presente invenção, o sistema de microcomputador (10) inclui (como de descreverá adiante mais particularmente) um subsistema de memória tampao rapida ou memória de guarda tal que há uma linha omnibus local da CPU que interliga um processador, um comando da memória de guarda e uma memória de guarda, estando a linha omnibus local da CPU acoplada através de uma memória tampao a uma linha omnibus do sistema. A linha omnibus do sistema está interligada a e colabora com os dispositivos 1/0, tais como o teclado (40), o rato (50), o accionamento dos discos (70), o monitor (20) e o impressora (60). Além disso, segundo a presente invenção, a unidade do sistema (30) pode também incluir uma terceira linha omnibus constituída por uma linha omnibus Micro Channel (TM) para interligação entre a linha omnibus do sistema e outros dispositivos de entrada/saida (optativos).

			A fig	. 2 é	um	esquema	de	blocos de
alto nível	que ilustra os	var ios	componentes	d e	um sistema
de	microcomputador tipico segundo	a	presente	invenção. Uma
linha omnibus	local da CPU	(230)	(que	compreende	componentes
de	dados ,	d e	comando e de	endereços)	proporciona	a ligaçao
de	um micro-computador (225)	(tal	como	um 80386),	um comando
de	memória	de	guarda (260)	(que	3od e	incluir	um	controlador
de	memó r i a	d e	guarda 82385)	e uma	memória de guarda de acesso

aleatorio CPU está está por compreendendo de comando. A

(255). Também acoplada a linha omnibus local da uma memória tampao (240). A memória tampao (240) vez ligada à linha omnibus (250) do sistema, também componentes de endereços, de dados e linha omnibus (250) do sistema estende-se entre sua a memória tampao (240) e uma outra memória tampao (253)

A linha omnibus (250) do sistema esta também ligada a um comando da linha omnibus e a um elemento de distribuição de tempos (265) e a controlador DMA (325). Uma linha omnibus de comando de arbitragem (340) acopla o elemento (365) de comando da linha omnibus e de distribuição de tempos e um supervisor de arbitragem (335). A memória principal (350) estám ligada a linha omnibus (250) do sistema. A memória principal inclui um elemento de comando da memória (351)., um multiplexador de endereços (352) e uma memória tampao de dados (353). Estes elementos estão interligados com elementos de memória (360) a 364), como se mostra na fig. 2. Os dispositivos de memória e os dispositivos de memória susceptíveis de funcionar com a memória de guarda podem estar acoplados a linha omnibus (320); na fig. 2 está representado um dispositivo de memória tipico (331).

Uma outra memória tampao (254) esta acoplada entre a linha omnibus do sistema (250) e uma linha omnibus planar (270). A linha omnibus planar (270) inclui componentes de endereços, de dados e de comando, respectivamente. Acoplados ao longo da linha omnibus planar (270) há uma variedade de adaptadores 1/0 e outros componentes, tais como o adaptador (275) do visualizador (que e usado para o comando do monitor), um relogio (280), uma memória tampao de acesso aleatório adicional (285), um adaptador RS232 (290) (usado para operaçoes 1/0 em série), um adaptador para o impressor ( 295 ) (que pode ser usado para comandar o impressor (60) um distribuidor de tempos (300), um adaptador para disquetes (305) (que coopera com o accionamento de discos (70), um controlador de interrupções (310) e a memória fixa (315). Uma outra memória tampao (253) esta acoplada entre a linha omnibus (250) do sistema e uma outra linha omnibus, tal como uma linha

omnibus Micro-Channel (TM) (32R), usada para ligaçao de unidades funcionais optativas.

A fig. 3 é um esquema de blocos da interligação proposta, entre o 80386, o controlador da memória de guarda 82385, a memória tampao com retentores (240) que forma a interface entre a linha omnibus local da CPU e a linha omnibus do sistema, como é recomendado pelo fabricante. Mais particularmente, a fig. 3 mostra as componentes de endereços e de comando da linha omnibus local da CPU CPULBA (incluindo os condutores de endereços A2-A31 e os condutores de comandos D/C, W/R e M/IO) que estão acoplados a uma entrada do Address Latch (retentor de endereços) (AL) que representa um elemento da memória tampao (240). Uma saida do retentor AL e para o componente de endereços da linha omnibus (SBA) do sistema. Analogamente, o terminal de entrada/saida de dados do 80386 (compreendendo os condutores D0-D31) está ligado a um terminal do retentor de dados (DL) entre a linha omnibus local da CPU e a linha omnibus do sistema que representa um outro elemento da memória tampao (240). 0 outro terminal do DL e a componente de dados da linha omnibus (SBD) do sistema. A fig. 3 mostra que o controlador da memória de guarda 82385 proporciona um sinal READYO para o 80386 por via da lógica exterior representada pela porta E (300) e a porta 0U (301). READYI é o sinal de pronto que indica ou que o ciclo da linha omnibus está completado ou e identificado antes da conclusão do ciclo da linha omnibus do sistema numa operaçao de gravaçao diferida. Como o DL e bidireccional , ele pode reter dados quer provenientes da componente SBD de dados da linha omnibus do sistema, quer provenientes da componente de dados SBD da linha omnibus do sistema, proporcionando o 82385 também um sinal de direcção (BT/R) para indicar se o DL transfere dados da linha omnibus local da CPU ou da linha omnibus do sistema. Os sinais BEOBE3 (quer os da saida do 80386, quer os sinais repetidos da saida do 82385) sao sinais de endereçamento adicionais. 0 sistema microcomputador 80386/82385 está disposto para, em cada acesso da memória principal, aceder a uma linha de dados representando quatro octetos. Os sinais de endereçamento

de 4 bits (BE0-BE3) podem ser usados para selecionar um ou mais octetos dos quatro octetos na linha. Os sinais BHOLD e BHLDA constituem um par de retenção da linha omnibus e confirmação da retenção da linha omnibus que correm entre o contro lador da memória de guarda 82385 e o supervisor de arbitragem (335). BADS é um sinal que indica que o elemento de endereçameji to da linha omnibus SBA do sistema está a identificar um endereço válido. BREADY e um sinal de pronto proveniente da linha omnibus (250) do sistema para o 82 385.

então READYO, activando subsequente. A gravaçao na fig. 3 e como se todas as gravações sao iniciar uma operaçao então ser completada

Como se mostra explica no manual da Intel referido, diferidas, isto é o endereço e os dados sao retidos nos elementos Dl e AL da memória tampao (240), e o 82385 identifica o 80386 para diferida pode a partir dos dados no AL e no DL, sob a supervisão do 82385. Enquanto os dispositivos para os quais se dirige a gravaçao diferida forem dispositivos de 32 bits, de modo que a operaçao de gravaçao possa completar-se num unico ciclo, ou enquanto a gravaçao diferida for uma gravaçao de 16 bits para um disposi^ tivo de 16 bits, etc., sao efectivas as gravações diferidas. Por outro lado, na medida em que um ciclo de gravaçao diferida abranja dados que excedem a dimensão do dispositivo para o qual se difere a gravaçao, então e inadequada a gravaçao difer£ da. A razao por que e inadequada e que, em todos esses casos, sao necessaros ciclos adicionais (um ciclo de 32 bits para um dispositivo de 16 bits exige dois ciclos, etc.). Contudo, no momento em que o 80386 recebe um sinal BS16 indicando (para um ciclo de 32 bits) que a gravaçao diferida é para um dispositivo de 16 bits, e já na operaçao subsequente e nao pode repetir o ciclo anterior.

A fig. 4 e semelhante à fig. 3 mas mostra como o 80386, o 82385, o AL, o BL, a linha omnibus local (230) da CPU e a linha omnibus (250) do sistema são interligados segundo a presente invenção. A saída BT/R do 32385, em vez de ser acoplada ao DL, é agora ligada como entrala de um novo elemento de controlo C. Outras entradas para

o elemento de controlo C incluem o sinal DOE f=j e o sinal WBS provenientes do 82385 e o READYO (que anteriormente foi ligado ao 80386 - ver a fig. 3). Um descodificador CADR está acoplado à componente (CPULBA) de endereços da linha omnibus local da CPU e, mais particularmente, bits indicadores A17-A26 e A31. 0 CADR identifica um sinal NCA que é introduzido na entrada do elemento de controlo C indicando um endereço identificado na COULBA, que e um endereço para um dispositivo nao susceptivel de funcionar com a memória de guarda. Analogamente, sinais de comando para o elemento DL, especificamente LEAB (para reter dados no elemento DL) e OEABf=j (para activar a saida do elemento DL) também sao originados no elemento de controlo

C. Uma entrada para o elemento de comando C e o sinal BREADY, gerado pela linha omnibus do sistema.

descodificador CADR recebe, além das suas entrada dos bits A17-A26 da CPULBA, bits programáveis de susceptíbi1idade de funcionamento com a memória da guarda (PCB). Numa forma de realizaçao actualmente construida, o primeiro destes três bits representa uma decisão para reservar espaço na ROM para memória de guarda. Um segundo bit ou activa o desc o d i f i cad or CADR para fornecer na saida NCA com base na informação descodificada ou, em alternativa, para declarar todos os acessos insusceptiveis de funcionamento com a memória de guarda, isto e, identificar NCA independentemente do endereço identificado na CPULBA. Finalmente, um terceiro bit indica num seu estado, que o espaço de endereços entre 0 e 8 megaoctetos e susceptível de funcionar com a memória de guarda e que o espaço de endereços entre 8 e 16 mega-octetos ó insusceptível de funcionar com a memória de guarda. No outro estado, o bit indica que o espaço de endereços entre 0 e 16 mega octetos e todo ele susceptível de funcionamento com a memória de guarda. Se se desejar, o efeito deste bit pode ser multiplicado simplesmente reflectindo o estado dos primeiros 16 megaoctetos através das gamas de 16 mega-octetos sucessivas. É claro que a utilização destes indicadores particulares de susceptibi1idade de funcionamento com a memória de guarda (ou outros indicadores) nao e essencial para a presente invenção. Ê no entanto importante dispor o CADR de modo tal que

ele possa rapidamente descodificar as suas entradas e produzir NCA. Numa forma de realizaçao actualmente construída, a janela de tempos para a produção de NCA a partir de endereços válidos na CPULBA era muito curta, da ordem de 10 ns.

A palavra CPUREADY é definida mais adiante (ver a Equaçao 7). A quinta linha da equaçao (do lado direito do sinal de igual) indica a dependência de CPUREADY do NCA, isto é, quando NCA for identificado juntamente com READYO, CPUREADY é negado.

Simultaneamente com a identificação de CPUREADY, LEAB tem de ser identificado para reter os dados a gravar no DL. 0 sinal LEAB é definido pela equaçao 8 (ver adiante). Inclui um termo do estabelecimento (na primeira linha, do lado direito do sinal de igual) e dois termos de retenção na segunda e na terceira linhas. 0 termo de estabelecimento requer a conjunção de /BUSCYC386, /CPUREADY, (W/R),

CLK e ADS.

Numa forma de realizaçao da presente invenção actualmente construida, a lógica de comando C (bem como uma outra lógica nao ilustrada que realizava praticamente outra das equações 1-11 representadas mais adiante) foi realizada sob a forma de uma lógica de matriz programável. Sera evidente para os especialistas da matéria que há disponíveis outras realizações lógicas convencionais.

Por conseguinte, pela utilização da lógica externa representa na fig. 4 (e explicada mais adiante, em ligaçao com as equações lógicas), as gravações diferidas so estão disponíveis para os acessos susceptíveis de funcionar com a memória de guarda. Por definição um acesso susceptível de funcionar com a memória de guarda é um dispositivo de 32 bits, embora possam bem existir outros dispositivos de 32 bits nao susceptíveis de funcionar com a memória de guarda. A decisão mais importante necessária para realizar praticamente a presente invenção é decidir se uma gravaçao diferida é apropriada. Uma vez feita essa decisão, ela é realizada praticamente gerando os sinais de comando apropriados para DL e AL. Os sinais criados pelo 82385 sao apropriados na medida compatí12

vel com a decisão para diferir a gravaçao.

Por conseguinte, a utilização da presente invenção permite que as operaçoes diferidas possigam, nao obstante o facto de dispositivos menores que 32 bits poderem bem ser acoplados na linha omnibus do sistema e/ou na linha omnibus para características optativas.

As equações lógicas referidas estão reproduzidas imediatamente a seguir. Neste material os símbolos têm os significados seguintes:

Simbolo Definição / Negaçao := Um termo registado, igual a = Um termo combinatório, igual a & Elógico + OU logico

- 13 Equações lógicas

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X	eu	ra	Cu	cu	PP
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+		+	+		cu

Epp co pp id

J

CJ

Ό

CO co o

íO

PP

CU l-U eu

Nas equações lógicas anteriores, descrevem-se ou referem-se os sinais seguintes nas publicações

Intel citadas:

ADS

BADS

BRDYEN

BREADY (BW/R) actualmente referido como BW/R, sendo os parênteses usados para indicar que todo o termo é um sinal

CLK

READYO

RESET

WBS (W/R) actualmente referido como W/R, sendo

	os parênteses usados para	indicar
	que todo o	termo é um sinal .
ADS,	quando activo,	indica um endereço	válido
na linha omnibus	local (230) da	CPU. BADS, quando	activo,

indica um endereço válido na linha omnibus (250) do sistema. BRDYEN e uma saida do 82385 que e um antecedente dos sinais READY. BREADY e um sinal de pronto proveniente da linha omnibus (250) do sistema para a linha omnibus local (230) da CPU. BW/R define uma gravaçao ou uma leitura na linha omnibus (250) do sistema. CLK e um sinal de relógio do processador que está em face com o processador (225). READYO é uma outra saída do 82385 na linha de sinais de ponto. RESET é evidente. WBS indica a condição da memória tampao de gravaçao. (W/R) é o sinal convencional de gravaçao ou leitura para a linha omnibus local (230) da CPU.

As equações (1) - (11) definem:

BREADY385

BT2

BUFWREND

BUSCYC385

BUSCYC386

CPUNA

LEAB

MISS1

PIPECYC385

PIPECYC386

CPUREADY em termos dos sinais definidos, os sinais descritos ou referidos nas publicações da Intel citadas e NCA, NACACHE, READYO387 e RDY387PAL.

BREADY 385 e um sinal idêntico ao BREADY que, numa forma de realizaçao actualmente construída, foi modificado para acomodar uma memória de guarda de 64K. No caso de uma memória de guarda de 32K (como e recomendado pelo fabricante) BREADY pode ser usado em vez de BREADY385.

BT2 reflecte o estado da linha omnibus (250) do sistema. 0 estado BT2 é um estado definido nas citadas publicações da Intel.

BUFWREND representa o fim de um ciclo de gravaçao com memória tampao.

BUSCYC385 também reflecte o estado da linha omnibus (250) do sistema. Esta está no nível lógico elevado para os estados da linha omnibus BTI, BT1, BT1P e no nível lógico baixo para os estados BT2, BT2P e BT2I (de novo estes sao estados da linha omnibus referenciados nas citadas publicações da Intel ) .

BUSCYC386 está no nível lógico durante os estados da linha omnibus local da CPU ΤΙ, ΤΙ,ΤΙΡ, T2I e no nível logico baixo durante T2. Está também no nível lógico baixo para T2P, a menos que ocorra primeiro T2I.

CPUNA e um sinal para o 80386 permitir o funcionamento com pipelining

LEAB e a activaçao dos retentores (na memória tampao (240) ) para gravaçao diferidas.

MISS1 está activo definindo o primeiro ciclo num ciclo duplo para tratamento de leituras de 64 bits para dispositivos susceptíveis de funcionar com a memória de guarda.

PIPECYC385 está activo durante BTI (que é um estado da linha omnibus citado nas referidas publicações da

Intel).

PIPECYC386 está no nível baixo durante o estado T1P da linha omnibus local (230) da CPU.

CPUREADY é uma entrada de pronto para o 80386

NCA é um sinal criado por descodificação da componente do endereço na linha omnibus local (230) da CPU para reflectir, quando activo, um acesso nao susceptível de funcionar com a memória de guarda. A susceptibilidade de funcionar com a memória de guarda é determinada por um componente de indicator (A31 a A17), definindo a informação programável que indicadores (se algum) se referem a endereços susceptiveis de funcionar com a memória de guarda por oposição a endereços insuspectíveis de funcionar com a memória de guarda.

NACACHE é um sinal semelhante ao sinal BNA. BNA é um sinal gerado pelo sistema que solicita um endereço seguinte da linha omnibus local (230) da CPU, e esta referido nas citadas publicações da Intel. NACACHE difere de BNA apenas relativamente ao facto de BNA ser criado para a memória de guarda de 32 K, enquanto que NACACHE é criado para uma memória de guarda de 64 K. Enquanto a memória de guarda for de 32K, como se menciona nas publicações da Intel, o referido sinal NACACHE pode ser substituido pelo sinal BNA.

READYO387 é a saída de pronto do 80387, o coprocessador de matemática. RDY387PAL e uma saída da lógica externa usada no caso de nao estar instalado um coprocessador de matemática 80387 para impedir que a ausência de um coprocessador de matemática interfira com as operaçoes do sistema.

Por conseguinte, sera evidente que a presente invenção eliminou qualquer incompatibilidade entre a calibragem dinâmica da linha omnibus e as operaçoes de gravaçao deferidas. Mais particularmente, esta incompatibilidade e eliminada detectando se o endereço identificado na linha omnibus local (230) da CPU está ou nao numa gama de endereços identificáveis como susceptiveis de funcionar com a memória de guarda. As operaçoes de gravaçao deferidas apenas sao permitidas para os dispositivos susceptiveis de funcionar com a memória de guarda. CPUREADY e gerado para permitir à CPU prosseguir para a operaçao seguinte. Ele pode ou nao ser gerado antes da conclusão de uma operaçao pendente. Fazendo referência a Equaçao 7, o termo definido

na linha 1 refere-se a um acerto de leitura. Esta operaçao interage com a memória de guarda e e uma operaçao de estado de espera zero, estando assim activo CPUREADY.A linha 2 refere-se falta de acerto de leitura na memória de guarda. CPUREADY apenas se torna activo com BREADY activo, isto é, nao sendo o ciclo diferido. A linha 4 refere-se a gravaçao nao diferida, por exemplo CPUREADY está activo apenas com BREADY385 (semelhante a BREAEY). A linha 5 refere-se a uma gravaçao susceptível de funcionar com a memória de guarda (NCA inactivo) sendo portanto esta uma operaçao diferida, isto e CPUREADY está activo sem RAEADY ou BREADY385.

Numa forma de realizaçao da presente invenção actualmente construída a lógica adicional referida é realizada praticamente sob a forma de uma lógica de matrizes programáveis de acordo com as equações lógicas aqui apresentadas. Contudo, depois de revisão desta descrição sera evidente que as equações lógicas aqui descritas nao precisam de ser realizadas como lógica de matrizes programáveis, podendo sim ser realizadas com outras formas de lógica. Além disso, a aplicaçao da presente invenção nao exige a utilização das equações lógicas especificas aqui apresentadas. Assim, a presente invenção nao tem de ser concebida de acordo com o exemplo especifico aqui descri to, devendo sim sê-lo de acordo com as reivindicações anexas.

Claims

REIVINDICAÇÃO

- I^a Sistema de microcomputador, que compreende: uma linha omnibus local da unidade central de processamento (CPU) que liga a CPU a um subsistema de memórias tampao rapidas, tendo a referida CPU meios para transferir operaçoes de escrita em resposta a um sinal de pronto da CPU para completar uma operaçao de escrita, um sistema de linha omnibus que liga uma memória de acesso aleatório e um certo numero de unidades funcionais endereçáveis, devolvento o referido sistema de linha omnibus um sinal de pronto quando se completar a operaçao de escrita, meios para acoplar bidireccionalmente o referido sistema de linha omnibus e a referid linha omnibus local da CPU, e meios lógicos para selectivamente impedir operaçoes de escrita transferidas, caracterizado por os referidos meios lógicos compreenderam: a) meios descodificadores de endereços acoplados a um componente de linha omnibus de endereços da referida linha omnibus local da CPU para gerar um sinal que indica a declaraçao de um endereço na referida linha omnibus local da CPU exterior a uma gama de endereços associada com o referido subsistema de memórias tampao rápidas, e b) meios que respondem ao referido sinal para reter o referido sinal de pronto da CPU até à recepção do referido sinal de pronto proveniente do referido sistema de linha omnibus.

-
2^a Sistema de acordo com a reivindicação 1, caracterizado por compreender além disso: uma linha omnibus de caracteristicas optativas, com um certo numero de faixas de tempo para unidades com caracteristicas optativas para ligar uma ou mais unidades de caracteristicas optativas susceptiveis de ser endereçadas em qualquer das referidas faixas de tempo, podendo as referidas unidades de caracteristicas optativas ter ou nao uma largura de dados igual à de todos os outros componentes, segundos meios de acoplamento para o acoplamento bidireccional da referida linha omnibus de carac21 teristicas optativas ao referido sistema de linha omnibus de modo que o referido sistema de linha omnibus devolve o sinal de pronto quando se completar a operaçao de escrita para uma das referidas unidades de características optativas susceptiveis de ser endereçadas, de modo que os referidos meios lógicos impedem selectivamente as operaçoes de escrita transferidas para qualquer das unidades de características optativas que têm endereços fora de uma gama de endereços associada com o referido subsistema de memórias tampao rápidas.

-
3^a Sistema de acordo com a reivindicação 1, caracterizado por os referidos meios de acoplamento incluírem: uma memória tampao de endereços com uma entrada proveniente da referida linha omnibus local da CPU e uma saída para o referido sistema de linha omnibus, tendo a referida memória tampao alem disso uma entrada de controlo de activaçao dos retentores de entrada e uma entrada de controlo de activaçao de saída, uma memória tampao de dados bidireccional com um primeiro terminal acoplado à referida linha omnibus local da CPU e um segundo terminal acoplado ao referido sistema de linha omnibus, tendo a referida memória tampao de dados bidireccional uma entrada de controlo de activaçao de entrada, uma entrada de controlo de activaçao de saida e uma entrada de controlo de direcção, incluindo os referidos meios lógicos além disso meios de controlo para gerar todas as entradas de controlo referidas, quer para a memória tampao de endereços referida, quer para a referida memória tampao de dados bidireccional .

- 4^a Sistema de acordo com a reivindicação 3, caracterizado por os referidos meios lógicos incluírem neios que respondem a um sinal proveniente dos referidos meios iescodificadores de endereços indicados a declaração de um endereço dentro de uma gama de endereços associada com o refe• rido sinal de pronto da CPU antes de receber o referido sinal ie pronto do referido sistema de linha omnibus.

- 5^a Sistema de acordo com a reivindicação
4, caracterizado por os referidos meios descodificadores de endereços responderem a menos que todos os endereços declarados para determinar se o referido endereço declarado está dentro de uma gama associada ao referido subsistema de memórias tampao ra pi das.

- 6^a Sistema de acordo com a reivindicação
5, caracterizado por os referidos meios que respondem ao referido sinal serem constituidos por conjunto logicos programáveis

- 7^a Sistema de acordo com a reivindicação
6, caracterizado por a referida CPU ser constituída por uma 80386, o referido subsistema de memórias tampao rápidas ser constituido por um cache controller 82385, uma memória tampão rapida e a referida unidade lógica programável.

A requerente reivindica a prioridade do pedido norte-americano apresentado em 26 de Maio de 1988, sob o número de série 198 893.