SU1015367A1 - Многоуровневое устройство дл коммутации процессоров в многопроцессорной вычислительной системе - Google Patents

Abstract

1. МНОГОУРОВНЕВОЕ УСТРОЙСТВО ДЛЯ КОММУТАЦИИ ПРОиВССОРрБ В МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ, содержащее на каждом уровне группы модулей коммутации, причем модули коммутации каждой группы более низкого уровн  соединены через ШИНЫ , св зи с соответствующим модулем коммутации более высокого уровн , модули коммутации в каждой . группе соединены между собой шинамц св зи по кольцу, отличаюэд-е е с   тем, что, с. целью повышени  коэффициента использовани  оборудовани , модул коммутации в каждой группе соединены между собой шинами св зи по принципу каждый с каждым, а каждый модуль коммутации содержит блок св зи, пам ть адресов свободных модулей коммутации и.процессоров , блок управлени , пам ть зан тости модулей коммутации и процессоров , буферную пам ть, причем группа входов и выходов б|Лока св зи соединена с св зи с процессорами и модул ми коммутации более низкого, более высокого и это- . го же уровн , первые четыре выхода блока св зи соединены соответственно с первым входом пам ти адресов свободных модулей коммутации и процессоров и 6- первого по третий входами пам ти зан тости модулей коммутации и процессоров, с четвертого по седьмой входы и первый и второй выходы которого соединены соответспт;венно с первого по четвертый выходами и. с первым и вторым входами блока управлени , с п того по седьмой выходы которого соединены с второго по четвертый входами пам ти адресов свободных модулей коммутации и процессоров, п тый вход и первый и второй выходы которого соединены соответственно с третьим выходом пам ти зан тости модулей коммутации и процессоров и с первым и вторым входами блока св зи, третий, § четвертый и п тый входы которого сое динены соответственно с восьмым, : (Л дев тым и дес тым выходами блока управлени , с третьего по п тый входы и одиннадцатый выход которого сое динены соответственно с п того по -о седьмой выхода14И блока св зи и с пер вым входом буферной пам ти, второй вход и выход которой соединены соот . ветственно с BocbNMM выходом ti шеетым входом блока св зи. 2. Устройство по п. 1, о .т л ич а ю.щ е е с   тем, что блок св сд зи содержит входной коммутатор коОд манды, входной коммутатор слова, : входной коммутатор управлени , реа гистр команды, регистр слова, уси литель, выходной коммутатор команды , выходной коммутатор слова, выходной коммутатор управлени , причем 1 входы входных и выходы выходных KOMMyifaTopofi команды, слова и управлени  образуют группу входов и группу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команды, второй вход и с первого по шестой выходы которого  вл ютс  соответственно п тым входом, п тым, шестым, четвертым , первым, вторым и третьим выходами блокаj а седьмой выход регистра

Description

команды соединен с первым входом вы ходного коммутатора команды, выход входного коммутатора слова соединен с входом регистра слова, выход которого  вл етс  восьмым выходом блока, выход входного коммутатора управлени  соединен с входом усилител , выход которого  вл етс  седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного коммутатора управлени   вл ютс  соответственно шестым четвертым и третьим входами блока, вторые, и третьи входы выходных коммутаторов команды, слова и управлени  объединены и  вл ютс  соответственно вторым и первьом входами блока .

3. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит три усилител , п ть элементов И, шесть элементов ИЛИ, семь элементов задержки, регистр кода операций, причем первые входы первого и второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усилител   вл ютс  соответственно третьим , четвертым и п тым входами блока , выход первого элемента И соединен с входом первого элемента задержки и первым входом первого элемента ИЛИ, выход которого соединен с входом регистра кода операций, выход первого элемента задержки соединен с nepBbff.1 входом второго эл мента ИЛИ и входом третьего элемента задержки, выход которого соединен с первым входом третьего элемента ИЛИ, выход второго элемента И соединен с вторым входом первого элемента ИЛИ и входом второго элемента задержки, выход которого соединен с вторым

входом второго элемента ИЛИ и входом четвертого элемента задержки, выходом соединенного с вторым входом третьего элемента ИЛИ, выходы первого элемента задержки, второго и третьего элементов ИЛИ, а также регистра кода операций  вл ютс  вторым , первым, четвертым и третьим выходами блока, выход первого усилител  соединен с первым входом п того элемента И, выход второго усилител  соединен с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход п того элемента И, а также второй вход четвертого элемента И  вл ютс  соответственно первым и вторым входами блока, выход третьего элемента И соединен с первыми входами четвертого и п того элементов ИЛИ, выход четвертого . элемента И соединен с входом п того элемента задержки, выходом соединенного с первым вводом шестого элемента ИЛИ, выход п того элемента И соединен с вторым входом четвертого элемента ИЛИ, выход третьего усилител  соединен с входом шестого элемента задержки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмого элемента задержки, выходом соединенного с третьим входом четвертого и вторым входом п того элементов ИЛИ, выходы четвертого элемента И и четвертого и шестого элементов ИЛИ  вл ютс  соответственно п тым, шестым и седьMbiM выходами блока, выходы п того элемента задержки, п того элемента ИЛИ и п того элемента И  вл ютс  соответственно дес тым, дев тым и SocbNttaM выходами блока, выход шестого элемента задержки  вл етс  одиннадцатым выходом блока.

Изобретение относитс  к вычислительной технике и может быть использовано при построений высокопроизводительных многопроцессорных систем .

Известно многоуровневое устройство дл  коммутации процессоров в многопроцессорной вычислительной системе, содержащее на каждом уровне группы модулей коммутации, соединенные через шины св зи с соответствующим модулем коммутации более высокого уровн  Cl 1

Недостатком известного устройства  вл етс  неравномерна  нагрузка коммутационных модулей, принадлежащих

различным уровн м, что приводит к неэффективному использованию оборудова и  вычислительной системы и снижению ее производительности.

Наиболее близким к предлагаемому по технической сущности  вл етс  многоуровневое устройство дл  коммутации процессоров в многопроцессорной вычислительной системе, содержащее на каждом уровне группы коммутационных модулей, соединенные через шины св зи с соответствующим модулем коммутации более высокого уровн , а модули коммутации каждой группы соединены между собой шинами св зи по кольцу 2.

Недостаток такого устройства дл  коммутации процессоров состоит в том, что ограничение взаимодействи  модулей, принадлежащих одной группе , св з ми по кольцу сужает возможности органиаации обмена информацией между модул ми и процессорами. В результате уменьшаетс  коэффициент использовани  оборудовани  системы и снижаетс  ее производительность .

Цель изобретени  - повышение коэффициента использовани  оборудовани .

Поставленна  цель достигаетс  тем, что в многоуровневом устройстве дл  коммутации процессоров в многопроцессорной вычислительной системе , содержащем на каждом уровне группы модулей коммутации, причем модули коммутации каждой группы более низкого уровн  соединены через шины св зи с соответствующим модулем коммутации более высокого уровн , модули коммутации в каждой группе соединены между собой шинами св зи по кольцу и по принципу каждый с каждым, а каждый модуль коммутации содержит блок сзв зи, пам ть адресов свободных модулей коммутации и процессоров, блок управлени , пам ть зан тости модулей коммутации и процессоров, буферную пам ть, причем группа входов и выходов блока св зи соединена с шинами св зи с процессорами и модул ми кo / мyтaции более низкого, более высокого и этого же уровн , первые четыре выхода блока св зи соединены соответственн с первым входом пам ти адресов свободных модулей коммутации и процессоров и с первого по третий входами пам ти зан тости модулей коммутации и процессоров, с четвертого по седьмой входы и первый и второй выходы которого соединены соответственно с первого по четвертый выходами и с первым и вторым входами блока управлени , с п того по седьмой выходы которого соединены с второго по четвертый входами пам ти адресов свободных модулей коммутации и процессоров , п тый вход и первый и второй выходы которого соединены соответственно с третьим выходом пам ти зан тости модулей коммутации и процессоров и с первьм и вторым входами блока св зи, третий, четвертый и п тый входы которого соединены соотвегственно с восьмым, дев тым и дес тым выхода1у1И блока управлени , с третьего по п тый входы и одиннадцатый выход которого соединены соответственно с п того по седьмой выходами блока св зи.и с первым входом буферной пам ти, второй вход и выход которой соединены соответственно с восьмым выходом и шестым входом блока св зи.

Блок св зи содержит входной коммутатор команды, входной коммутатор слова, входной коммутатор управлени , регистр команды, регистр слова, усилитель, выходной коммутатор команды , выходной коммутатор слова, выходной коммутатор управлени , причем входы входных и выходы вы0 ходных коммутаторов команды, слова и управлени  образуют группу входов и группу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команды,

5 второй вход и с первого по шестой выходы которого  вл ютс  соответственно п тым входом, п тым, шестым, четвертым, первым, вторым и третьим выходами блока, а седьмой выход регистра команды соединен с первым

0 входом выходного коммутатора команды , выход входного коммутатора слова соединен с входом регистра слова , выход которого  вл етс  восьмым выходом блока, выход входного комму5 татора управлени  соединен с входом усилител , выход которого  вл етс  седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного когф ута0 тора управлени   вл ютс  соответственно шестым, четвертым и третьим входами блока, вторые и третьи входы выходных коммутаторов команды, слова и управлени  объединены и  в5 л ютс  соответственно вторым и первым входами блока.

Кроме того, блок управлени  содержит три усилител , п ть элементов И, шесть элементов ИЛИ, семь

0 элементов задержки, регистр кода операций, причем первые входы первого и второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усили5 тел   вл ютс  соответственно третьим, четвертым и п тым входами блока, выход первого элемента Н соединен с входом первого элемента задержки и первым входом первого элемента ИЛИ,

0 выход которого соединен с входом регистра кода операций, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ и Входом третьего элемента задержки,, вы5 ход которого соединен с первым входом третьего элемента ИЛИ, выход второго элемента И соединен с вторым входом первого элемента ИЛИ и входом второго элемента задержки,

0 выход которого соединен с вторым входом второго элемента ИЛИ и- входом четвертого элемента задержки, выходом соединенного с вторым входом третьего элемента ИЛИ, выходы первого элемента задержки, второго

5

и третьего элементов ИЛИ, а также регистра кода операций  вл .отс  вторым , первым, четвертым и третьим выходами блока, выход первого усилител  соединен с первым входом п того элемента.И, выход второго усилител  соединен с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход п того элемента И, а та же второй вход четвертого элемента И  вл ютс  соответственно первым и вторым входами блока, выход треть его элемента И соединен с первыми входами четвертого и п того элементов ИЛИ, выход четвертого элемента соединен с входом п того элемента задержки, выходом соединенного с первьпч входом шестого элемента ИЛИ, выход п того элемента И соединен с вторым входом четвертого элемента ИЛИ, выход третьего усилител  соединен с входом шестого элемента задер ки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмого элемента задержки, выходом соединенного с третьим входом четвертого и вторым входом п того элементов ИЛИ, выходы четвертого элемента И и четвертого и шестого элементов ИЛИ  вл ютс  соответственно п тым, шестым и седьмым выходами блока, выходы п того элемента задержки, п того элемента ИЛИ и п того элемента И  вл ютс  соотBiBTCTBeHHO дес тым, дев тым и восьмым выходами блока, выход шестого элемента задержки  вл етс  одиннадцатым выходом блока.

На фиг. 1 приведена структурна  схема предлагаемого многоуровневого устройства дл  коммутации процессоров в многопроцессорной вычислительной системе; на фиг. 2 - структурна схема модул  коммутации; на фиг. 3 структурна  схема блока св зи; на фиг. 4 - функциональна  схема блока управлени .

Многоуровневое устройства дл  коммутации процессоров (фиг. 1) содержит процессор 1, модули 2 коммутации , группы 3 модулей коммутации и шины 4 св зи, соедин ющие между собой модуль коммутации и процессор либо два модул  коммутации, принадлежащих одной группе или соседним уровн м.

Модуль коммутации (фиг. 2) содержит блок 5 св зи, пам ть 6 зан тости модулей коммутации и процессоров пам ть 7 адресов свободных модулей коммутации и процессоров, буферную пам ть 8, блок 9 .управлени ,, шину 10, соедин ющую первый выход пам ти адресов свободных модулей коммутации и процессоров с первым входом блока св зи, шину 11, соедин ющую первый выход блока св зи с первым

входом пам ти адресов свободных модулей коммутации и процессоров, шины 12-14, соедин ющие второй, трети и четвертый выходы блока св зи.с первь№1, вторым и третьим входами пам ти зан тости модулей коммутации и процессоров соответственно,, шины 15-18, соедин ющие с первого по четвертый выходы блока управлени  с четвертого по седьмой входами пам ти зан тости модулей коммутации и процессоров соответственно, шины 19 и 20,.соедин ющие первый и второй выходы пам ти зан тости модулей коммутации и процессоров соответственно с первым и вторым входами блока управлени , шину 21, соедин ющую третий выход пам ти зан тости ,модулей коммутации и процессоров с п тым входом пам ти адресов свободных модулей коммутации и процессоров, шины 22-24f соедин ющие с п того по седьмой выходы блока управлени  с второго по четвертый входами пам ти адресов свободных модулей коммутации и процессоров соответственно, шину 25, соедин ющую одиннадцатый выход блока управлени  с первым входом буферной пам ти, шину 26, соедин ющую восьмой выход блока св зи с вторым входом буфер1ной пам ти, шину 27, соедин ющую выход буферной пам ти с шестым входом блока св зи, шину 28, соедин ющую второй выход пам ти адресов свободных модулей коммутации и процессоров с,вторым входом блока св зи, шину 29, соедин ющую восьмой выход блока управлени  с третьим входом блока св зи, и шины 30-34, соедин ющие седьмой, шестой и п тый выходы и четвертый и п тый входы блока св зи с п тым, четвертым и третьим входами и дев тым и дес тым выходами блока управлени  соответственно..

Блок св зи (фиг. 3) содержит входные коммутаторы 35 команды, 36 слова и 37 управлени , регистры 38 команды и 39 слова, усилитель 40, выходные коммутаторы 41 команды 42 слова и 43 управлени , шину 44, соедин ющую выход входного, коммутатора команды с п.ервым входом регистра команды, шину 45, соедин ющую выход входного коммутатора слова с входом регистра слова, шину 46, соедин ющую выход входного коммутатора управлени  с входом усилител , шину 47, соедин ющую седьмой выход регистра команда с первым входом выходного коммутатора команды, шины 48-50, соедин ющие.выходы процессоров (модулей коммутации), подключенных к входу данного модул  коммутации , соответственно с входами входных коммутаторов команды слова, и управлени , а также шины 51-53,

соедин ющие входы процессоров (модулей коммутации), подключенных к данному модулю коммутации, соответственно с выходами выходных коммутаторов команды, слова и управлени . Блок управлени  СФиг. 4) содержит однотипные усилители 54-56, элементы И 57-61, регистр 62 кода операций , элементы ИЛИ 63-68, элементы 69-75 задержки, шину 76, соедин ющую выход усилител  54 с первым входом элемента И 61, шины 77 и 78, соедин ющие выход элемента И 57 с входом элемента 69 задержки и первым входом элемента ИЛИ 63 соответственно , шины 79 и 80, соедин ющие выход элемента 69 задержки соответственно с входом элемента 71 задержки и первым входом элемента ИЛИ 64, шины 81 и 82, соедин ющие выход элемента И SB с вторьом входом элемента ИЛИ 63 и входом элемента 70 , шины 83 и 84, соедин ющие выход элемента 70 задержки с входом элемента 72 задержки и вторым входо элемента ИЛИ 64, шину 85, соедин ющую выхрд элемента ИЛИ 63 с входом регистра 62 кода операций, шину 86, соедин ющую выход элемента 71 задерки с первым входом элемента ИЛИ 65, шину 87, соедин ющую выходы элемента 72 задержки с вторым входом элемента ИЛИ 65, шину 88, соедин ющую выход элемента И 61 с вторым входом элемента ИЛИ 66, шины 89 и 90, соедин ющие выход усилител  55 с первыми входами элементов И 60 и 59 cooTBeTCTBesHHO, шины 91 и 92, соедин ющие выход элемента И 59 соот-, ветственно с первым входом элемента ИЛИ 66 и первьш входом элемента ИЛИ 67, шину 93, соедин ющую выход элемента И 60 с входом элемента 73 задержки , шину 94, соедин ющую выход элемента 73 задержки с первым входом элемента ИЛИ 68, шины 95 и 96, соедин ющие выход элемента 74 задержки соответственно с вторым входом элемента ИЛИ 68 и входом элемента 75 задержки, а также шины 97 и 9 соедин юише выход элемента 75 задержки с третьим и вторым входами элементов ИЛИ 66 и 67 соответственно .

Работа предлагаемого многоуровневого устройства дл  коммутации прцессоров в многопроцессорной вычислительной систе«ию состоит в обеспечении взаимодействи  процессоров при решении одной задачи (допускающей распараллеливание процесса вычислений ) либо некоторого множества задач. Взаимодействие регшизует с  под действием.специальной операционной системы. В результате ее работы процессоры, вход щие в состав системы, объедин ютс  в группы, структуры которых.отвечают структуре данных и спэраторов класса решаемых задач. Системные средства организации динамических св зей процессоров системы содержатс  в модул х коммутации и процессорах.

Модуль коммутации работает следуюсдам образом.

На модуль коммутации от св зан .ных с ним процессоров поступают команды . Эти команды могут быть двух

0 типов: содержащие информацию Об их свободе либо о запросе на св зь. Команды состо т из четырех полей А, В, С и D, где А - поле кода команды , В - поле признака свободы про5 цессора данного типа, С - поле адреса процессора, D - поле управл ющей информации.

При поступлении команды, содержащей информацию о свободе, содержимое полей А и D команды с выхода

0 блока 5 св зи по шинам св зи 32 и 31 поступает на блок 9 управлени  и инициирует его работу. Одновременно с этим содержимое полей В и С по шинам 12 и 14 св зи поступает на

5 пам .ть 6 зан тости модулей коммутации и процессоров и, кроме того, содержимое пол  С передаётс  еще по иине 11 в пам ть 7 адресов свободных модулей коммутации и процессо0 ров. Под действием управл ющих сигналов , поступающих на пам ть 6 из блока управлени  9 по шинам св зи 15-18, в пам ти 6 запоминаетс  содержимое полей В и С команды. Пос5 ле окончани  записи в пам ти 6. содержимого полей В и С выполн емой команды из пам ти 6 в блок 9 управлени  по шине 19 св зи поступает соответствующий сигнал. В ответ на этот сигнал из блока 9 управлени  .

0 по шине 23 св зи на пам ть 7 поступает -управл ющий сигнал, под действием которого ощрес процессора, предоставившего информацию р свободе , по шине 10 св зи поступаетв

5 блок 5 св .ш. Одновременно с этим блок 9 управлени  выдает по шине 29 сигнал об окончании выполнени  прин той команды. Этот сигнал через блок св зи передаетс  по адресу,

0 хран щемус  в пам ти 7, на процессор , предоставивший информацию о свободе. -На этом выполнение данной команды заканчиваетс .

При поступлении команды, содер5 жащей информацию о запросе на св зь, так же, как и при поступлении команды , содержащей информацию о свободе , содержимое полей А и D команды с выхода блока 5 св зи по шингм св зи 32 и 31 поступает на блок 9

0 управлени  и инициируют его работу, а содержимое пол  С (аДрес процессора ) по шине 11 св зи из блока 9 поступает в пам ть 7. Однако в отличие от реализации команды о сво5 боде при реализации команды о запро се на св зь на пам ть б передаетс  только содержимое пол  В - признак свободы процессора. Это содержимое передаетс  по шине 13 св зи. В соот ветствии с содержимым пол  В в пам ти б осуществл етс  ассоциативный поиск адресов свободынх процессоров требуемого типа. Поиск адресов выполн етс  под действием управл ющих сигналов, поступающих из блока 9 по шинам 15, 17 и 18 св зи. Если в пам ти б зан тости модулей коммутации и процессоров адрес свободного процессора найден, то этот адрес из пам ти б по шине 21 передаетс  в пам ть 7 адресов свободных модулей коммутации и процессоров . Из этой же пам ти б по шине 19 св зи в блок 9 управлени  передаетс  сигнал об окончании ассоциативного поиска. Под действием этого сигнала в блоке 9 управлени  вырабатываютс  сигналы, управл ющие обменом информацией между процессором , пославшим запрос на св зь и свободным процессором, адрес кото рого передан в, пам ть 7. Обмен выполн етс  следующим образом . Из блока 9 управлени  по шине 23 св зи на пам ть 7 поступает у равл ющий сигнал, под действием которого адрес процессора, выставившего запрос на св зь, поступает в блок св зи по шине 10 св зи. Из это го же блока 9 по шине 33 св зи через блок 5 св зи на процессор, выетавивший запрос на св зь, поступает сигнал, управл ющий считыванием информации из этого процессора. Считанна  информаци  через блок 5 по шине 26 св зи передаетс  в буферную пам ть 8. Одновременно с этим на блок 9 управлени  по шине 30 св зи поступает управл ющий сигнал. Под действием этого сигнала с задержкой на врем , необходимое дл  прин ти  информации в буферную пам ть 8, в блоке 9 управлени  формируетс  управл ющий сигнал, поступающий по шине 24 св зи на пам ть 7 и обеспечивающий передачу адреса свободного процессора по шине 28 св зи из пам  ти 7 в блок 5 св зи. По окончании передачи адреса свободного процессо ра в блок 5 в блоке 9 формируетс  управл ющий сигнал, обеспечивающий передачу первого слова информации, записанной в буферной пам ти 8, через блок 5 в свободный функциональный процессор. Этот управл ющий сиг нал из блока 9 поступает на буферную пам ть 8 по шине 25 св зи, а информаци  в блок 5 и далее в свобо ный процессор передаетс  из буферно пам ти 8 по шине 27 св зи. Через временной интервал, необходимый дл  прин ти  в свободный процессор первого слова, блок 9 управлени  выдает управл ющие сигналы, инициирующие считывание последующих слов информации из процессора, выставившего запрос на св зь, в выбранный свободный процессор. Признаком окончани  обмена, и следовательно , и команды в целом в случае удовлетворени  запроса  вл етс  отсутствие управл ющего сигнала в шине 30 св зи. В случае, когда обмен не закончен, сигнал в шине 30 присутствует всегда - именно этот сигнал инициирует дальнейшую работу блока 9 дл  выполнени  требуемых циклов обмена. Если запрос не удовлетворен, т.е. в пам ти 6 не найден адрес свободного процессора, то соответствующий сигнал поступает из пам ти 6 в блок 9 по шине 20 св зи. В ответ на этот сигнал блок 9 выдает управл ющий сигнал, который по шине 22 св зи поступает в пам ть 7 и формирует в этой пам ти адрес модул  коммутации более высокого уровн  иерархии. Далее через временной интервал, необходимый дл  установлени  кода адреса в пам ти 7, в блоке 9 управлени . формируетс  управл ющий сигнал, обеспечивающий передачу адреса модул  коммутаци-и более высокого уровн  иерархии, хран щегос  в пам ти 7, в блок 5. Этот управл ющий сигнал передаетс  по шине 24 св зи, а информаци  об адресе передаетс  из пам ти 7 в блок 5 по шине 28 св зи . Под действием управл ющего сигнала , поступаивдего из блока 9 на блок 5 по шине 34 св зи, команда о запросе на св зь передаетс  в модуль коммутации более высокого уровн  иерархии. Процесс, выполнени  команды запроса на св зь с модулем коммутации более высокого уровн  иерархии аналогичен рассмотренному выше процессу выполнени  команды запроса на св зь с модулем коммутации данного уровн  иерархии. В случае окончательного отрицательного ответа модуль коммутации последнего уровн  иерархии вырабатывает отрицательный ответ, который передаетс  запрашивающему модулю. БЛОК 5 св зи работает следующим образом. Команды от процессоров по шине 48 св зи через коммутатор 35 и далее по шине 44 св зи поступают в регистр 38 команды,и хран тс  в этом регистре в течение всего времени выполнени  команды. Пол  А и D команды по шинам 32 и 31 соответственно поступают в блок 9 управлени . Поле В команды по шине 13 поступает на пам ть 6. Пол  В и С по шинам 12 и 14 св зи соответственно поступают на пам ть 6, а поле С по шине св зи 11 поступает еше на пам ть 7. Работа блока св зи иницииру етс  по выполнению команды. При выполнении команды, содержащей информацию о свободе процессора определенного типа, после окончани  работы пам ти б коммутатор 43 производит коммутацию управл ющего сигнала, поступающего из блока 9 управлени  по шине 29 св зи в процессор , представивший информацию о Свободе. Адрес этого функционального процессора поступает на коммутатор 43 из пам ти 7 по шине 10 св  зи. При выполнении команды Запрос на св зь в случае, если в пам ти 6 найден адрес свободного процессора требуемого типа, происходит обмен информационными словами между процессором , пославшим запрос на св зь и свободным процессором. При обмене информацией управл ющий сигнал, под действием которого происходит считывание информации из процессора , выставившего запрос на св зь, поступает из блока 9 управлени  на коммутатор 43 по шине 33 св зи. Адр этого процессора поступает на коммутатор 43 из пам ть 7 по шине 10 св зи. Сигнал поступающий на ком-мутатор 43 по шине 33 св зи, проходит через этот коммутатор и по тии не 53 св зи поступает в требуемый процессор. Считываемое информационное слово из процессора по шине 49 поступает на коммутатор 36 и далее по каналу 45 в регистр 39 слова. Из регистра 39 это слово по шине 26 св зи передаетс  в буферную пам ть 8. Одновременно с поступлением информацион ного слова в регистр 39 из процессо ра на коммутатор 37 по шине 50 св зи поступает управл ющий сигнал, ко торый из коммутатора 37 по шине 46 св зи поступает на усилитесь 40 и далее по шине 30 св зи в блок 9 управлени . Под действием управл ющего сигна ла, поступающего из блока 9 в буфер ную пам ть 8 по шине 25 св зи, информационное слово, хран щеес  в бу ферной пам ти 8, по шине 27 св зи передаетс  на коммутатор 42, ас коммутатора 42 по шине 52 св зи в свободный процессор. Адрес этого процессора передаетс  на коммутатор 42 из пам ти 7 по шине 28 св зи. В случае, если при выполнении ко манды Запрос на св зь адрес свободного процессора в Пс1м ти 6 данно го модул  коммутации не найден, в пам ти 7 этого модул  коммутации фо мируетс  адрес и одул  коммутации б лее высокого уровн  иерархии. Этот адрес из пам ти 7 поступает на ком мутатор 41 по шине 28 св зи. Под действием управл ющего сигнала, поступающего из блока 9 управлени  по шине 34 св зи, команда Запрос на св зь, хран ща с  в регистре 38, по шине 47 св зи поступает на коммутатор 41, а с выхода этого коммутатора по шине 51 св зи - в модуль коммутации более высокого уровн  иерархии. Блок управлени  (фиг. 4) работает следующим образом. По шине 32 св зи с блока 5 св зи на элементы И 58 и 57 и усилители 55 и 54 поступает содержимое пол  А команды. По шине 31 св зи на элементы И 58 и 57 поступает информаци  пол  D команды. При выполнении команды Информаци  о свободе в соответствии с кодом выполн емой команды на выходе усилител  56 устанавливаетс  разрешающий потенциал этой команды, а управл ющий сигнал проходит через элемент И 57. С выхода этого элемента по шине 78 св зи через элемент ИЛИ 63 управл ющий сигнал поступает в регистр 62 и устанавливает в этом регистре код команды Чтение по признаку. С выхода регистра 62 код команды по шине 17 св зи поступает в пам ть 6 зан тости модулей коммутации и процессоров . Через врем  Т элемента 69 задержки пдсле поступлени  управл ющего сигнала в регистр 62 управл ющий сигнал поступает в пам ть 6 по шине 16 св зи, а также по шине 15 св зи через элемент ИЛИ 64. Временной интервал С равен времени, необходимому дл  формировани  кода в регистре 62. Через врем  t через элемент ИЛИ 65 в пам ть 6 по шине 18 св зи поступает сигнал начала выполнени  операции в этом блоке. После окончани  работы пам ти 6 в блок 9 управлени  (фиг. 3) поступает сигнал на элемент И 61. Так как на второй вход этого элемента поступает разрешающий потенциал с усилител  54, управл ющий сигнал поступает в блок 5 модул  коммутации по шине 29, а в пам ть 7 этого модул  - через элемент ИЛИ 66 по шине 23 св зи. Под действием этих сигналов в процессор, предоставивший информацию о свободе , поступает сигнал об окончании выполнени  данной команды. При выполнении команды Запрос на св зь управл ющий потенциал формируетс  на выходе усилител  55, а управл ющий сигнал проходит через элемент И 58. С выхода элемента -И 58 по шине 81 св зи через элемент ИЛИ 63 управл ющий сигнал поступает в регистр 62 и устанавлива-, ет в этом регистре код команды Чтение по признаку. Через врем  Т элемента 70 задержки управл ющий сигнал поступает по шине 84 св зи на элемент ИЛИ 64 и, пройд  через этот элемент, в пам ть 6 по шине 1 св зи. Временной интервал Т элеме та 70 задержки равен временному интервалу Г элемента 69 задержки. Череэ врем  t элемента 72 задержки через элемент ИЛИ 65 в пам ть 6 по шине 18 поступает сигнал начала выполнени  операции в этом блоке. Временной интервал t равен временному интервалу U . Если в пам ти 6 найдено слово с данньпу ассоциативным признаком, то в этом блоке формируетс  сигнал окончани  его работы, который поступает по шине 19 св зи на элемент И 59 и проходит через него, так как на первом входе этого элемента имее с  разрешающий потенциал, формируемый на выходе усилител  55. Под дей ствием сигнала, сформированного на выходе элемента И 59, происходит обмен информацией между процессором выставившим команду Запрос на св з и свободным процессором. Управление обменом реализуетс  следующим образом. Под действием уп равл ющего сигнала, сформированного на выходе элемента И 59, управл ющий сигнал поступает в пам ть 7 модул  коммутации по шине 23 св зи с выхода элемента ИЛИ 66, а в блок 5 модул  коммутации - по шине 44 св 8и с выхода элемента ИЛИ 67. Под действием этих управл ющих сигналов происходит считывание информационных слов из процессора, выставившего команду Запрос на св зь. Одновременно со считыванием информации из процессора, выставившего команду Запрос на св зь, управ л ющий сигнал поступает по шине 30 св зи на усилитель 56. Через врем  Tj , необходимое дл  формировани  кода считанного информационного сло ва в буферной пам ти 8 (фиг. 2), на этот блок по шине 25 св зи поступает управл ющий сигнал. Управл ющий сигнал поступает также в пам ть 7 модул  коммутации с выхода элемента И 68 по шине 24 св зи.. Под дейт ствием управл ющих сигналов, поступающих по шинам 24 и 25 св зи проис ходит передача информации из буферной пам ти 8 модул  коммутации в свободный процессор, удовлетвор ющий запрос. Через временной интервал Т , не обходимый дл  передачи информационного слова из буферной пам ти 8 в свободный процессор, управл ющие сигналы с выходов элементов ИЛИ 66 и 67 по шинам 23 и 33 св зи соответственно снова ,поступают на пам т 7 и блок 5 св зи модул  коммутации дл  организации нового цикла обмена информацией между процессором, выставившим запрос на св зь и свободным процессором, удовлетвор ющим этот запрос. Признаком окончани  цикла обмена информации  вл етс  отсутствие управл ющего сигнала, приход щего из процессора по шине 30 св зи. Если же в пам ти 6 не найдено слово , удовлетвор ющее требуемому признаку опроса, то в этом блоке вырабатываетс  управл ющий сигнал, поступающий на элемент И 60. Так как на первом входе этого элемента имеетс  разрешающий потенциал (этот потенциал поступает с выхода усилител  55 по шине 90 св зи), на выходе элемента И 60 формируетс  управл ющий сигнал . Этот сигнал поступает по шине 22 св зи в пам ть 7 и устанавливает в ней код адреса модул  коммутации более высокого уровн  иерархии. Через врем  С элемента 73 задержки управл ющий сигнал поступает по шине 34 св зи в блок 5 модул  коммутаций , а по шине 24 - в пам ть 7 этого процессора. Временной интервал необходим дл  формировани  в пам ти 7 кода адреса мрдул  коммутации более высокого уровн  иерархии .. Под действием управл ющих сигналов , поступающих по шине 24 св зи в пам ть 7 и по шине 34 св зи в блок 5, данный модуль коммутации посЕллает команду Запрос- на св зь в модуль коммутации более высокого уровн  иерархии. Применение в группах модулей коммутации св зей типа каждый с каждым позвол ет использовать укрупненные структурные единицы мультипроцессорных систем - группы процессоров, обладающие повышенной функциональной гибкостью благодар  динамическим св з м и обеспечивающие в процессе решени  задачи возможность настройки соответствующей группы на более сложные структуры данных и операторов, чем в известных системах . В результате повышаетс  коэффициент использовани  оборудовани  мультипроцессорных вычислительных систем и увеличиваетс  их производительность . Применение модул  коммутации, содержащего пам ть адресов свободных модулей коммутации и процессоров в сочетании с нелинейной пам тью зан тости модулей коммутации и процессоров, повышает функциональные возможности коммутации процессоров , расшир ет возможности распараллеливани  процесса решени  вычислительных задач, а также приводит к увеличению коэффициента использовани  оборудовани  и производительности многопроцессорных систем .

10

/

2i

АО

xfg

Л

ЛГ

I

31

Г

VCyC7v

1111}

p

Л /f

25

26

27

28

2i

f i/V

Ny W

т

fe.2

Claims (3)

1. МНОГОУРОВНЕВОЕ УСТРОЙСТВО ДЛЯ КОММУТАЦИИ ПРОЦЕССОРОВ В МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ, содержащее на каждом уровне группы модулей коммутации, причем модули коммутации каждой группы более низкого уровня соединены через шины, связи с соответствующим модулем коммутации более высокого уровня, модули коммутации в каждой. группе соединены между собой шинами связи по кольцу, отличающ 'е е с я тем, что, с. целью повышения коэффициента использования оборудования, модулй коммутации в каждой группе соединены между собой шинами связи по принципу каждый с каждым, а каждый модуль коммутации содержит блок связи, память адресов свободных модулей коммутации и.процессоров , блок управления, память занятости модулей коммутации и процессоров , буферную память, причем группа входов и выходов б>лока связи соединена с шинами связи с процессорами и модулями коммутации более низкого, более высокого и это- . го же уровня, первые четыре выхода блока связи соединены соответственно с первым входом памяти адресов свободных модулей коммутации и процессоров и ό· первого по третий вхо дами памяти занятости модулей коммутации и процессоров, с четвертого по седьмой входы и первый и второй выходы которого соединены соответст. венно с первого по четвертый выходами и. с первым и вторым входами блока управления, с пятого по седьмой выходы которого соединены с второго по четвертый входами памяти адресов свободных модулей коммутаций и процессоров, пятый вход и первый и второй выходы которого соединены соответственно с третьим выходом памяти занятости модулей комму- , тации и процессоров и с первым и вторым входами блока связи, третий, · четвертый и пятый входы которого соединены соответственно с восьмым, : девятым и десятым выходами блока управления, с третьего по пятый входы и одиннадцатый выход которого соединены соответственно с пятого по седьмой выходами блока связи и с первым входом буферной памяти, второй вход и выход которой соединены соот. ветственно с восььилм выходом й шеетым входом блока связи.

2. Устройство по п. 1, о т л ич а ю.щ е е с я тем, что блок связи содержит входной коммутатор команды, входной коммутатор слова, входной коммутатор управления, регистр команды, регистр слова, усилитель, выходной коммутатор команда, выходной коммутатор слова, выходной коммутатор управления, причем 1 входы входных и выходы выходных коммутаторов команды, слова и управления образуют группу входов и труппу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команда, второй вход и с первого по шестой выходы которого являются соответственно пятым входом, пятым, шестым, четвертым, первым, вторым и третьим выходами блока, а седьмой выход регистра

SU .,.,1015367 команды соединен с первым входом выходного коммутатора команды, выход входного коммутатора слова соединен с входом регистра слова, выход которого является восьмым выходом блока, выход входного коммутатора управления соединен с входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного коммутатора управления являются соответственно шестым, четвертым и третьим входами блока, вторые, и третьи входы выходных коммутаторов команды, слова и управления объединены и являются соответственно вторым и первым входами блока .

3. Устройство по π. 1, отличающееся тем, что блок управления содержит три усилителя, пять элементов И, шесть элементов ИЛИ, семь элементов задержки, регистр кода операций, причем первые входы первого и второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усилителя являются соответственно третьим, четвертым и пятым входами блока, выход первого элемента И соединен с входом первого элемента задержки и первым входом первого элемента ИЛИ, выход которого соединен с входом регистра кода операций, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ и входом третьего элемента задержки, выход которого соединен с . первым входом третьего элемента ИЛИ, выход второго элемента И соединен с вторым входом первого элемента ИЛИ и входом второго элемента задержки, выход которого соединен с вторым входом второго элемента ИЛИ и входом четвертого элемента задержки, выходом соединенного с вторым входом третьего элемента ИЛИ, выходы первого элемента задержки, второго и третьего элементов ИЛИ, а также регистра кода операций являются вторым, первым, четвертым и третьим ¹ выходами блока, выход первого усилителя соединен с первым входом пятого элемента И, выход второго усилителя соединен с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход пятого элемента И, а также второй вход четвертого элемента И являются соответственно первым и вторым входами блока, выход третьего элемента И соединен с первыми входами четвертого и пятого элементов ИЛИ, выход четвертого элемента И соединен с входом пятого элемента задержки, выходом соединенного с первым выходом шестого элемента ИЛИ, выход пятого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход третьего усилителя соединен с входом шестого элемента задержки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмого элемента задержки, выходом соединенного с третьим входом четвертого и вторым входом пятого элементов ИЛИ, выходы четвертого элемента И и четвертого и шестого элементов ИЛИ являются соответственно пятым, шестым и седьмом выходами блока, выходы пятого элемента задержки, пятого элемента ИЛИ и пятого элемента И являются соответственно десятым, девятым и Восьмым выходами блока, выход шестого элемента задержки является одиннадцатым выходом блока.