Изобретение относитс к импульсной технике. Известен генератор псевдослучайн последовательностей, содержащий ген ратор тактовых импульсов, выход которого соединен с первым входом зле мента И, выход которого подключен к счетному входу вычитающего счетчика и ксинхронизирующему входу п-разр ного реверсивного регистра сдвига, установочный вход которого соединен с шиной установки, первый и второй информационные входы соединены COOTветственно через первый и второй .сумматоры по модулю два с соответствующими выходами п-разр дного реверсивного регистра сдвига, выходы которого также Соединены с первыми входами блока элементов И, а первый вход блока управлени соединен с шиной установки, второй вход блока управлени соединён с выходом генератора тактовых импульсов, третий вход блока управлени соединен с выходом вычитающего счетчика, чет вертый вход блока управлени соединен с первым выходом регистра сдвига , первый выход блока управлени соединен со вторым входом элемента И, второй выход блока управлени со единен с входом считьгоани буферног запоминающего блока, установочный вход которого соединен с шиной уста новки, управл к ций выход буферного запоминающего блока соединен со входом записи вычитающего счетчика и регистра сдвига, а перва и втора группы выходов буферного запоминающего блока соединены с информационными входами вычитающего счетчика и регистра сдвига соответственно, причем второй и третий выходы регис ра сдвига соединены со входом управлени п-разр дного реверсивного регистра сдвига и с вторыми входами злементов И Cl3. Недостатком известного генератора псевдослучайных последовательностей вл етс низкое быстродействие при формировании тестовых последовательностей из отдельных участков псевдослучайной последовательности, в частности, при переходе от конца пре дыдущего участка к началу следующего участка тестовой последовательности Цель изобретени - увеличение быстродействи генератора. Поставленна цель достигаетс тем, что в генератор псевдослучайных последовательностей дополнительно введен D-триггер, информационный вход которого соединен с информацион1П )1м выходом буферного запоминающе-, го блока, а вход синхронизации которого соединен с управл кнцим вькодом буферного запоминающего блока, выход D-триггера соединен с п тым входом блока управлени и с вторым управл юЕ (им входом п-разр дного реверсивного регистра сдвига, п параллельных информационных входов которого соединены с первой группой информационных выходов буферного запоминающего блока, причем первый выход блока управлени соединен также с входом модификации адреса буферного запоминающего блока. Причем п-разр дный реверсивный регистр сдвига содержит реверсивный регистр сдвига, первый элемент ИЛИ, первый вход которого соединен с входом элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым управл ющим входом реверсивного регистра сдвига, второй управл ющий вход которого соединен с.выходом первого элемента ИЛИ, вто- рой вход которого соединен с вторым входом второго элемента ИЛИ. На чертеже приведена функциональна схема генератора псевдослучайных последовательностей. Генератор псевдослучайных последовательностей содержит блок 1 элементов И, п-разр дный реверсивньй ре- гистр 2 сдвига, первый 3 и второй сумматоры по модулю два, регистр 5, вычитающий счетчик 6, буферный запоминающий блок 7, элемент И 8, генератор 9 тактовых импульсов, блок 10 управлени , ишну 11 установки, D-триггер 12, информационный вход которого соединен с информационным выходом буферного запоминающего блока 7, а вход синхронизации которого соединен с управл ющим выходом буферного запоминающего блока 7, выход D-триггера 12 соединен с п тым входом блока 10 управлени и с вторым управл ющим входом п-разр дного реверсивного регистра 2 сдвига, п па раллельных информационных входов которого соединены с первой группой информационных выходоп буферного запоминающего блока 7, причем первый выход блока 10 управлени соединен также со входом модификации адреса буферного запоминающего блока 7. На чертеже также приведен п-разр дный реверсивный регистр 2 сдвига который содержит реверсивный регист 13 сдвига, первый элемент ИЛИ 14, первый вход которого соединен с вхо дом элемента НЕ 15, выход которого соединен с первым входом второго элемента ИЛИ 16, выход которого соединен с первым управл ющим входом реверсивного регистра 13 сдвига, вт рой управл ющий вход которого соеди нен с выходом первого элемента ИЛИ 14, второй вход которого соедин с вторым входом второго элемента ИЛИ 16. На чертеже также показан пример выполнени буферного запоминающего блока 7, который содержит запоминаю щее устройство 17 с произвольной вы боркой (ЗУПВ), счетчик 18 адреса, элемент ИЛИ 19, формирователь 20 им пульсов, шину 21 записи, шины 22 данных, шину 23 модификации адреса. Блок 10 управлени выполнен на, .D-триггерах и J-K триггерах. Генератор псевдослучайных последовательностей работает следующим образом. Перед началом работы составл етс программа формировани выходной .псевдослучайной последовательности кодов в виде последовательности инструкций. Кажда инструкци программы имеет (п+4) разр да. Первые три разр да инструкции К1,...,КЗ со держат код операции, выполн емой ге нератором. Разр д К1 содер жт признак конца программы. в послед ней инструкции программы; а в остал ных инструкци х . Разр д К2 опр дел ет направление формировани участка псевдослучайной последовательности: в пр мом направлении при и в обратном направлении при . Разр д КЗ определ ет состо ни выходных шин генератора. Если , то на выходные шины поступает формируема генератором последовательность кодов. Если , то на выход ных шинах поддерживаетс уровень логического О, а формируема гене ратором последовательность кодов не поступает потребителю (маскируетс ) Разр д Kt вл етс идентификатором 674 содержимого разр дов К5,...,Кп+4 инструкции; Если , то при вьтолнении инструкции генератор осуществл ет операцию, определенную разр да- . ми К1, К2, КЗ на участке псевдослучайной последовательности длиной в А кодов. При этом разр ды К5,..., Кп+4 содержат двоичньй код длины Д участка псевдослучайной последовательности . При , разр ды К5,.,., Кп+4 содержат исходный код участка псевдослучайной последовательности, который при выполнении инструкции заноситс в реверсибный регистр сдвига 13. Составленна программа загружаетс в буферный запоминающий блок 7, где она хранитс и может быть многократно использована. Перед загрузкой программы сигналом по шине , 11 установки обнул етс счетчик 18 адреса буферного запоминающего блока 7. На шины 22 данных подаетс перва инструкци программы и сигналом логического О по шине 21 записи она записьгоаетс в.нулевую чейку ЗУПВ 17... Затем на шину 23 модификации адреса подаетс положительный импульс, который, через элемент ШШ 19 поступает на счетный вход счетчика 18 адреса и переводит его в сл(едующее состо ние. Аналогично в ЗУПВ 17 записываютс ост.Ш1ьные инструкции программы. По окончании записи инструкций Б ЗУПВ 17 на шийу 21 записи подаетс сигнал логической 1, задающий операцию- чтени из пам ти. После загрузки программы сигналом по шине 11 установки снова обнул етс счетчик 18 адреса буферного запоминающего блока 7, устанавливаетс в исходное состо ние реверсивный регистр 13 сдвига и обнул ютс триг- геры блока управлени 10. Начало формировани псевдослучайной последовательности кодов задаетс сигналом блока управлени 10, который поступает на вход формировател 20 импульсов буферного запоминающего блока 7 . Выходной сигнал формировател 20 импульсов переписывает инструкцию из нулевой чейки ЗУПВ 17 в регистр 5, D-триггер 12 и вычитающий счетчик 6, причем разр ды К1, К2, КЗ инструкции занос тс в регистр 5, разр д К4 - в D-триггер 12, а разр ды К5,...,Кп+4 - в вычитающий счет51 чик 6. Единичный сигнал с выхода D-триггера 12 поступает на второй управл ющий вход п-разр днрго ревер сивного регистра 2 сдвига и переводит его в режим записи кода с параллельных информационных входов. Очередной импульс блока 10 управлени разрешает прохождение тактового импульса от генератора 9 тактовых импульсов через элемент И 8 на вход синхронизации п-разр дного реверсив ного регистра 2 сдвига. Этот тактовый импульс производит запись а регистр 13 кода начала первого участка псевдослучайной последовательности из разр дов КЗ,...,Кп+4 инструкции. Следующий положительный импульс блока 10 управлени поступает на вход элемента ИЛИ 19 буферного запоминающего блока 7. По заднему фронту этого импульса счетчик 18 адреса переходит в следующее состо ние. При этом на выходах ЗУПВ 17 выставл етс втора инструкци программы. Далее происходит выполнение Второй инструк ции программы. Положительный импульс с блока 10 управлени переписывает вторую инструкцию в регистр 5, D-триггер 12 и вычитающий счетчик 6. Сигнал с выхода второго разр да регистра 5 поступает на первый управл ющий вход п-разр дного реверсивного регистра 2 сдвига и переводит его в режим сдвига кода в пр мом направлении. Очередной импульс блока 10 управлени разрешает прохозвдение тактовых импульсов с выхода генератора 9 тактовых импульсов через элемент И 8 на вход синхронизации п-разр дного реверсивного регистра 2 сдвига и счетный вход вычитающего счетчика 6 Каждый тактовый импульс с выхода элемента И 8 осуществл ет формирование кода псевдослучайной последова7 тельности первого участка на выходных шинах генератора и уменьшает на единицу содержимое вычитающего счетчика 6, в который был занесен код 43 длины первого участка псевдослучайной последовательности. После того, как содержимое вычитающего счетчика 6 станет равным нулю, на его выходе сформируетс отрицательный импульс, который поступает в блок 10 управлени и сбрасывает его в О. Прохождение тактовых импульсов через элемент И 8 прекращаетс и формирование первого участка псевдослучайной последовательности заканчиваетс . При этом счетчик 18 адреса буферного запоминающего блока 7 переводитс в следующее состо ние. На выходах ЗУПВ 17 выставл етс треть инструкци программы и начинаетс ее выполнение . Треть , четверта и последующие инструкции программы выполн ютс аналогично первым двум. Последн инструкци программы содержит признак конца программы (), который после завершени выполнени этой инструкции осуществл ет полную установку в нулевое состо ние блока 10 управлени . На этом процесс формировани генератором выходной последовательности кодов по программе заканчиваетс . Таким образом, введение в генератор псевдослучайных последовательностей D-триггера и дополнительных св зей, а также введение элементов ИЛИ, НЕ и дополнительных св зей в п-разр дный реверсивный регистр сдвига позвол ют устранить потери времени в генераторе на поиск начала участков псевдослучайной последовательности , из которых составл етс тестова выходна последовательность, т.е. повысить быстродействие генераторов .