SU1100621A1 - Функциональный преобразователь - Google Patents

Abstract

ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ , содержащий первый, второй и третий регистры сдвига, первый регистр аргумента, блок сравнени , первый коммутатор, первый и второй триггеры, первый, второй, третий, четвертый, п тый и шестой элементы И, первый второй и третий элементы ИЛИ, первый элемент задержки и блок управлени , который состоит из П- разр дного распределител  импульсов генераторов тактовых и одиночных импульсов, второго и третьего коммутаторов , третьего триггера, элемента НЕ, седьмого элемента И, причем выход генератора тактовых им-пульсов блока управлени  соединен с входами синхронизации первого, второго и третьего регистров сдвига, выход которого подключен к первому . входу первого элемента Ник входу сброса первого триггера, инверСньй выход которого соединен через пертвый элемент задержки с вторым входом первого элемента И, пр мой выход третьего триггера блока управлени  подключен к управл ющим входам первого и третьего регистров сдвига и первому входу первого элемента ИЛИ, выход которого соединен с входом сброса второго триггера , пр мой выход которого подключен к первому входу второго элемента И, выход которого соединен с входом установки первого триггера, пр мой выход которого подключен к первому входу второго элемента ИЛИ, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого подключен к информационному входу третьего регистра сдвига и первому входу первого коммутатора, выход которого соединен с первым информационным (Л входом блока сравнени , второй выход с третьего коммутатора блока управлени  подключен к входу установки С второго триггера, пр мой вькод которого соединен с первым входом третьего элемента И, вход синхронизации блока сравнени  подключен к выходу генератора тактовых импульсов блока управлени , выход седьмого элемента И блока управлени  соединен с первым д входом четвертого элемента И, выход .которого подключен к второму входу первого элемента ИЛИ, выходы п-разр дного распределител  импульсов блока- управлени  соединены с входами первого регистра аргумента, шина нулевого потенциала преобразовател  подключена к входу данных третьего регистра сдвига, при этом в блоке управлени  выход генератора тактовых импульсов соединен с входом П -разр дного распределител  импульсов и через элемент НЕ с первым входом седьмого элемента И, выход которого

Description

подключен к входу сброса третьего триггера и к первому входу генератора одиночных импульсов, вход начального запуска преобразовател  соединен с входом второго коммутатора, выход которого подключен к второму входу генератора одиночных импульсов , выход которого соединен с информационным входом третьего коммутатора , первый выход которого подключен к входу установки третьего триггера , вход задани  состо ни  преобразоват й ЬоДключен к управл ющему входу т ётьего коммутатора, отличающийс  тем, что, с целью повышени  точности, в него введены вычитатель, второй регистр аргумента и четвертый элемент ИЛИ, а в блок управлени  введены двухразр дный распределитель импульсов, восьмой элемент И и второй элемент задержки , причем первый выход двухразр дного распределител  импульсов блока управлени  соединен с первым входом п того элемента И и вторым входом третьего элемента И, третий вход которого подключен к выходу второго регистра сдвига и информационному входу первого регистра сдвига, выход которого соединен с первым входом вычитатеп , второй вход которого подключен к выходу третьего элемента И, а выход вычитател  соединен с информационным вхрдом второго регистра сдви.га и с вторым входом первого коммутатора, вход управлени  которого подключен к входу задани  режима преобразовател , вход данных первого регистра сдвига соединен с

пр мым выходом третьего триггера блока управлени , входы управлени  и данных второго регистра сдвига подключены к шине нулевого потенциала преобразовател , выход первого ре-гистра аргумента соединен с вторым входом п того элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого соединен с вторым входом блока сравнени , первый и второй выходы которого подключены соответственно к первому и второму входам четвертого элемента ИЛИ, вьЬсод которого соединен с вторым входом четвертого элемента И, выходы п -р&зр дного распределител  импульсов блока управлени  подключены к входам второго регистра аргумента, выход которого соединен с первым входом шестого элемента И, выход которого подключен к второму входу третьего элемента ИЛИ, второй выход двухразр дного распределител  импульсов блока управлени  соединен со вторым входом шестого элемента И,при этом в блоке управлени  выход последнего разр да П-разр дного распределител  импульсов со1единен с входом двухразр дного распределител  импульсов и первым входом восьмого элемента И, выход которого подключен к второму входу седьмого элемента И и второму входу второго элемента И, вход сброса блока сравнени  соединен через второй элемент задержки с выходом седьмого элемента И, второй выход двухразр дного распределител  импульсов подключен к второму входу восьмого элемента И.

Изобретение относитс  к .области автоматики и вычислительной техники и может быть использовано в вычислитепьных устройствах и устройствах дискретной автоматики дл  вычислени  экспоненхщальной или логарифми ческой функции.

Известно устройство дл  логарифмировани  двоичных чисел, содержащее три регистра сдвига, генератор такто-. выхимпульсов, реверсивный счетчик.

генератор счетчика, управл емый делитель , три триггера, п ть элемен .тов И и вход Пуск

Недостаток этого устройства заключаетс  в ограниченных функциональных возможност х, которые не позвол ют вычисл ть экспоненциальную функцию.

Наиболее близким к предлагаемому  вл етс  устройство дл  вычислени  экспоненциальной функции, содержащее три регистра сдвига, сумматор, регистр аргумента, блок управлени  блок сравнени , коммутатор, три триггера, шесть элементов И, три элемента ИЛИ и два элемента задержки 2. Недостаток этого устройства заключаетс  в ограниченной точности вычислений. Цель изобретени  - повышение точности. Поставленна  цель достигаетс  тем, что в функциональный преобразователь , содержащий первьш, второй и третий регистры сдвига, первый регистр аргумента, блок сравнени , первый коммутатор, первый и второй триггеры, первый, второй, третий, четвертый, п тый и шестой элементы И, первый, второй и третий элементы .ИЛИ, первый элемент задержки и блок управлени , который состоит из П -разр дного распределител  импульсов , генераторов тактовых и одиночных импульсов, второго и трет его коммутаторов, третьего триггера элемента НЕ, седьмого элемента И, причем выход генератора тактовых импульсов блока управлени  соединен с входами синхронизации первого, второго и третьего регистров сдвига выход которого подключен к первому входу элемента И и к входу сброса первого триггера, инверсный выход которого соединен через первьш элемент задержки с вторым входом первого элемента И, пр мой выход трет его триггера блока управлени  подключен к управл ющим входам первого и третьего регистров сдвига и к пер вому входу первого элемента ИЛИ, выход которого соединен с входом сброса второго триггера, пр мой вы ход которого подключен к первому входу второго элемента И, выход ко торого соединен с входом установки первого триггера, пр мой выход которого подключен к первому входу второго элемента ИЛИ, выход первог элемента И соединен с вторым входо второго элемента ИЛИ, выход которо подключен к информадаонному входу третьего регистра сдвига и первому входу первого коммутатора, выход которого соединен с первым информационным входом блока .сравнени , второй выход третьего коммутатора блока управлени  подключен к входу 214 установки второго триггера, пр мой выход которого соединен с первым входом третьего элемента И, вход синхронизации блока сравнени  подключен к выходу генератора тактовых импульсов блока управлени , выход седьмого элемента И блока управлени  соединен с первым входом четвертого элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выходы п -разр дного распределител  импульсов блока управлени  соединены с входами первого регистра аргумента, шина нулевого потенциала преобразовател  подключена к входу данных третьего регистра сдвигов, при этом в блоке управлени  выход генератора тактовых импульсов соединен с входом п -разр дного распределител  импульсов и через элемент НЕ с первым входом седьмого элемента И, выход которого подклк)чен к входу сброса третьего триггера i к первому входу генератора одиночных импульсов, вход начального запуска преобразовател  соединен с входом второго коммутатора , выход которого подключен к второму входу генератора одиночных импульсов , выход которого соединен с информационным входом третьего коммутатора первый выход которого подклю чей к входу установки третьего триггера , вход задани  состо ни  преобразовател  подключен к управл ющему входу третьего коммутатора, введены вычитатель, второй регистр аргумента и четвертый элемент ИЛИ, а в блок управлени  введены двухразр дный распределитель импульсов, восьмой элемент И и второй элемент задержки , причем первый выход двухразр дного распределител  импульсов блока управлени  соединен с первым входом п того элемента И и вторым входом третьего элемента И, третий вход которого подключен к выходу второго регистра сдвига и информационному входу первого регистра сдвига, выход которого соединен с первым входом вычитател , второй вход которого подключен к выходу третьего элемента И, а выход вычитател  соединен с Информационным входом второго регистра сдвига и с вторым входом первого коммутатора, вход управлени  которого подключен к входу задани  режима преобразовател , вход данных первого регистра сдвига соединен с пр мы ВЫХОДОМ третьего блока управлени , входы управлени  и данных второго регистра сдвига подключены к шине нулевого потенциала преобразовател  выход первого регистра аргумента соединен с вторым входом п того элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, вь1ход которого соединен с вторым входом блока сравнени ,первый и второй выходы которого подключены соответственно к первому и второму входам четвертого элемента ИЛИ, выход которого соединен с вторым вх дом четвертого элемента И, выходы tJ-разр дного распределител  импульсов блока управлени  подключены к входам второго регистра аргумента, выход которого соединен с первым

входом шестого элемента И, выход которого подключен к второму входу третьего элемента ИЛИ, второй выход двухразр дного распределител  импульсов блока управлени  соединен с вторым входом шестого элемента И, при этом в блоке управлени  выход последнего разр да. Ц -разр дного распределител  импульсов соединен с входом двухразр дного распределител  импульсов и первым входом восьмого элемента И, вькод которого подключен к второму входу седьмого элемента И и второму входу второго элемента И, вход сброса блока сравнени  соединен через второй элемент задержки с выходом седьмого элемента И, второй выход двухразр дног распределител  импульсов подключен к второму входу восьмого элемента И.

На фиг. 1 изображена структурна  схема функционального преобразовател ; на фиг. 2 - структурна  схема блока управлени  и регистра аргумента .

Функциональный преобразователь содер мт первый 1, второй 2 и третий 3 4 егистры сдвига, вычитатель 4, блок 5 сравнени , блок 6 управлени , первый 7 и второй 8 регистры аргумента, первый коммутатор 9, первый S-триггер 10, второй RSтриггер 11, первый - четвертый элементы ИЛИ 12 - 15, первый - шестой элементы И 16 - 20 и 21, первый Элемент 22 задержки и шину 23 входа задани  режима преобразовател .

Блок 6 управлени  (фиг. 2) содержит генератор 24 тактовых импульсов , П -разр дный распределитель 25 импульсов,, двухразр дный распределитель 26 импульсов, генератор 27 одиночных импульсов, второй и третий коммутаторы 28 и 29, третий S-триггер 30, элемент НЕ 31, восьмой и седьмой элементы И 32 и 33, второй элемент 34 задержки на врем  срабатывани  триггера, шину 35 входа начального запуска преобразовател , вход 36 задани  состо ни  преобразовател , выходные шины 37-45.

. Выходные шины 37-45  вл ютс  соответственно первым - дев тым входами блока 6 управлени .

Первый 7 и второй 8 регистры аргумента (фиг. 2) имеют одинаковую струтуру и содержат коммутатор 46, элемент ИЛИ 47 и выходную шину 48.

Функциональный преобразов.атель работает следукицим образом.

Генератор 24 тактовых импульсов блока 6 управлени  вьфабатывает последовательность импульсов, из которых распределитель 25 импульсов на И-разр дов, где И - количество разр дов регистров 1 и 2 сдвига, формирует П последовательностей импульсов длительностью С li гдеi тактова  частота, с периодом Т/, nuj сдвинутых /друг относительно друга на врем  t ,

Двухразр дный распределитель 26 импульсов из последовательности импульсов П-го разр да распределител  25 импульсов формирует две последовательности импульсов длительностью ,с периодом Т2 , сдвинутых друг относительно друга на врем  Oj.

Элементы И 32 и И 33 формируют поледовательность импульсов с периодом Тл 2п/. f, КО1ЮРЫЙ задает один шаг вычислений в устройстве.

С помощью коммутатора 29, который может быть выполнен на два положени , или электронного коммутатора , управл емого внешним сигналом по шине 36, задают два состо ни  преобразовател . В исходном состо нии коммутатор 29 подключает выход генератора 27 одиночных импульсов к установочному входу триггера 30, а в рабочем состо нии - к шине 39 третьего выхода блока 6 управлени . Установка преобразовател  в исход ное состо ние обеспечиваетс  с помощью .коммутатора 28, который может быть выполнен в виде кнопочного переключател  либо в виде электронн го ключа, управл емого внешним сигналом по шине 35. С помощью коммутатора 28 запуска ют генера тор 27 одиночных- ймпульсов , выходной сигнал которого устанавливает триггер 30 в единичное состо ние на 2п тактов, так как следующий импульс последовательност действующий на выходе элемента И 33 сбрасывает триггер 30 в нулевое сос то ние. Сигнал логической единицы пр мого выхода триггера 30 поступае по шине 38 на второй вход блока 6 управлени . Сигнал второго выхода блока 6 управлени  поступает через элемент ИЛИ 12 на вход сброса триггера 11, устанавлива  его в нулевое состо ние, а таюке на входы управлени  и ввода данных регистра 1 сдвига и на вход управлени  регистра 3 сдвига. Триггер 11 в нулевом состо нии блокирует элементы И 17 и 18. В /h-разр дные регистры 1 и 2 сдвига под действием тактовых импульсов первого выхода блока 6 управлени  записываютс  единичные коды во все разр ды. Информаци  в регистр 2 сдвига поступает через :вычитатель А с выхода регистра 1 сдвига. В это врем  в 2п-разр дный регистр 3 сдв га под действием тактовых импульсов первого выхода блока 6 yпp.aJвлeни  записываютс  нулевые коды во все разр ды, так как его вход ввода данных соединен с нулевой шиной, преобразовател . , Триггер 10: сбрасываетс  в нулевое состо ние под действием информа ции, сформированной в результате предшествукицей работы устройства и сдвигаемой с выхода регистра 3 сдвига. Таким образом, в исходном состо  нии триггеры 10 и 11 наход тс  в,ну левом состо нии, а в 2Л-разр дном кольцевом регистре, образованном последовательным соединением регист ра 1 сдвига, вычитател  4 и регис ра 2 сдвига, хранитс  динамическим 18 способом код 11... 1, а в 24-разр дном регистре 3 сдвига - нулевой код. С помощью коммутатора 9, который может быть выполнен в виде переключател  на два Положени  либо в виде электронного коммутатора, управл емого внешним сигналом по шине 23, задают режим работы преобразовател . В режиме вычислени  экспоненциальной функции первый информационный вход блока 5 сравнени  подключаетс  к выходу элемента ИЛИ 13, а в режиме вычислени  логарифмической функции к выходу вычитател  4. Затем в регистрах 7 и 8 аргумента задают Ц младших и п старших разр дов аргумента соответственно. В режиме вычислени  экспоненциальной функции в регистрах 7 и 8 аргумента задают дополнительный двоичный код отрицательного значени  аргумента , а в режиме вычислени  логарифмической функции - пр мой двоичный код положительного значени  аргумента. Задание двоичного кода аргумента выполн етс  с помощью коммутатора 46 регистров 7 и 8 аргумента. Коммутатор 46 может быть выполнен, например , в виде переключател  на п направлений и два положени . Коммутатором 46 подключают в единичных разр дах соответствующие выходы распределител  25 импульсов к входам элемента ИЛИ 47, на выходе которого фор1даруетс  последовательный п -разр дный код мпадших или старших разр дов набранного значени  аргумента . Выходные сигналы распределител  26 импульсов, действующие на восьмом и дев том выходах блока 6 управлени , поочередно подключают через элементы И 20 и 21 выходы регистров 7 и 8 аргумента соответственно к входам элемента ИЛИ 14, на выходе которого формируетс  2п-разр дный последовательный двоичный код заданного значени  аргумента. „ В режиме вычислени  экспоненциальной функции от начальных условий Чо 1 о регистрах 1 и 2 сдвигд формируетс  2п-разр дный двоичный код функции, а в регистре 3 сдвига - 2п-разр диьй двоичный код аргумента. В режиме вычислени  логарифмической функции от начальных условий УР о, Xg 1 в регистрах 1 и 2 сд га формируетс  2г1-разр дный двоичный код аргумента, а в регистре 3 сдвига - 2п-разр дный двоичный код функции. Работа устройства в режимах вычи лени  экспоненциальной и логарифмической функций аналогична. В рабочем состо нии коммутатор 29 подключает выход генератора 27 одиночных импульсов блока 6 управлени  к установочному входу триггера 11. Запуск процесса вычислений осуществл етс  коммутатором 28, который запускает генератор 27 одиночных импульсов, формирующий импульсный сигнал на третьем выходе блока управлени . Сигнал третьего выхода блока 6 управлени  устанавливает триггер 11 в единичное состо ние, в котором сигнал его пр мого выхода снимает блокировку элементов И 17 и 18. Преобразователь в режиме вычислени  экспоненциальной функции рабо тает следующим образом. Первый импульс длительностью вп тактов, действующий на восьмом выходе блока 6 управлени , открывает элемент И 18. На первый и второй входы вычитател  4 сдвигаютс  с выходов 1)ёгистров 1 и 2 сдвига соответственно п младших разр дов и И старших разр дов начального зна чени  функции. Вычитатель 4 осущест вл ет последовательное вычитание из двоичного кода h младших разр дов начального значени  функции двоичного кода л старших разр дов началь ного значени  функции. Результат вычитани  записываетс  в регистр 2

сдвига, с выхода которого в это врем  п старших разр дов начальног значени  функции переписываютс  в регистр 1 сдвига. Через п тактов оэлемент И 18 закрываетс  и в течение следующих h тактов находитс  в закрытом состо нии. В это врем  вычитатель 4 производит вычитание из и старших разр дов двоичного кода функции, который сдвигаетс  с выхода регистра 1 сдвига, сигнал займа, который может образоватьс  в результате предыдущего вычитани  из п младших разр дов п старших разр дов двоичного кода функции.

ки на такт устанавливаетс  сигнал логического нул  инверсного выхода триггера 10, который блокирует элемент И 16. В это врем  на выходе элемента ИЛИ 13 формируетс  сигнал логической единицы пр мого выхода

триггера 11, который .обеспечивает запись единичных кодов в младшие разр ды нового значени  двоичного кода, сдвигаемого в регистр 3 сдвига. Так продолжаетс  до момента

считывани  первого (начина  с млад .шего разр да) единичного кода с

выхода регистра 3 сдвига, сигнал которого сбрасывает триггер 10 в Результат вычитани  сигнала займа из и старших разр дов двоичного кода начального значени  функции записываетс  под действием тактовых импульсов первого выхода блока 6 управлени  в регистр 2 сдвига, с выхода которого ц младших разр дов двоичного кода нового значени  функции сдвигаютс  в регистр 1 сдвига. Таким образом, за 2 ц тактов выполн етс  один шаг вычислений, после которого в регистре 1 сдвига содержитс  h младших разр дов нового значени  функции, а в регистре 2 сдвига - И старших разр дов нового значени  функции. В режиме формировани  логарифмической функции аналогичным образом за 2п тактов преобразователь выполн ет один шаг вычислений, после которого в регистрах 1 и 2 сдвига содержатс  п младших и п старших разр дов нового значени  аргумента. Содержимое регистра 3 сдвига после выполнени  каждого шага вычислени  за 2 п тактов уменьшаетс  на единицу младшего разр да. Рассмотрим процесс формировани  кодов в регистре 3 сдвига в течение одного шага вычислений, так как на всех последующих шагах вычислений процесс формировани  кодов в регистре 3 сдвига осуществл етс  аналогичным образом. Перед началом каждого шага вычислений импульсный сигнал четвертого выхода блока 6 управлени  поступает через элемент И 17 и устанавливает триггер 10 в единичное состо ние, К моменту сдвига 14ладшего разр да двоичного кода с выхода регистра 3 сдвига на выходе элемента 22 задержнулевое состо ние. Возврат триггера 10 в некотором такте обеспечивает запись нулевого кода в регистр 3 сдвига в этом же такте, так как на пр мом выходе триггера 10 действует сигнал логического нул , а элемент задержки 22 в течение этого такта поддерживает элемент.И 16 в закрытом состо нии. В следукицем такте после возврата триггера10 в нулевое состо ние элемент И 16 открываетс  и выход регистра 3 сдвига подключаетс  к своему установочному входу через элементы И 16 и ИЛИ 13. Например, после первого шага вычислений в регистре 3 сдвига формируетс  во всех разр дах единичный код, так как триггер 10 сокран ет единичное состо ние в течение всего шага вычислений. Двоичный код 111... 11 соответствует дополнительному двоичному коду отрицательного значени  аргумента экспоненциальной функции или отрицательного значени  логарифмической функции. После второго шага вычислений триггер 10 сбрасываетс  в нулевое состо ние единичным сигналом младшего кода 111... 11, что обеспечивае как описано выше,, запись в регистр 3 сдвига двоичного кода 111...10. После третьего шага вычислений триг гер 10 сбрасываетс  в нулевое состо  ние единичным сигналом второго раз р да кода 111...10 и в регистр 3 сдвига записываетс  новый код 111.. .01 и т.д. В процессе вычислений блок 5 сравнени  выполн ет функции сравнени  двух последовательных двоичных кодов и сбрасываетс  в конце каждог шага вычислений импульсными сигнала ми п того выхода блока 6 управлени  В режиме вычислени  экспоненциальной функции вычислени  вьтолн ютс  до тех пор, пока на выходе эле мента ИЛИ 13 не сформируетс  послбд нательный дополнительный двоичный код аргумента, который равен заданному в регистрах 7 и 8 значению арг мента. В этом случае срабатывает блок 5 сравнени , на первом выходе которого формируетс  единичный сигнал , открываюш1Ий элемент И 19. Импульсный сигнал шестого выхода блока 6 управлени  проходит через элементы И 19 и ИЛИ 12 на вход сброса триггера 11 и устанавливает его в нулевое состо ние, в котором сигнал его пр мого выхода блокирует элементы И 17 и 18. В цепи циркул ции кодов регистров 1 и 2 сдвига через вычитатель 4 фиксируетс  динамическим способом 211-разр дный двоичный код экспоненциальной функции, а в цепи циркул ции регистра 3 сдвига через элементы И 16 и ИЛИ 13 - 2п-разр дный дополнительный код отрицательного значени  аргумента. В режиме вычислени  логарифми- . ческой функции вычислени  выполн ютс  до тех пор, пока на выходе вычитател  4 не сформируетс  двоичный код аргумента, который равен (или меньше) заданному в регистрах 7 и 8 значению аргумента. В этом случае срабатывает блок 5 сравнени , на первом (или втором) выходе которого формируетс  единичный сигнал,открывающий через элемент ИЛИ 15 элемент И 19. Импульсный сигнал шестого выхода блока 6 управлени  через элементы И 19 и ИЛИ 12 сбрасывает триггер 11 в нулевое состо ние, в котором блокируютс  элементы И 17 и 18. В цепи циркул ции регистра 3 сдвига через элементы И 16 и ИЛИ 13 фиксируетс  динамическим способом 2п-разр дньй дополнительный код отрицательного значени  логарифмической функции, а в цепи циркул ции регистров 1 и 2 сдвига через вычитатель 4 фиксируетс  2ц -разр дный двоичный код положительного значени  аргумента.. Пример. Вычисление экспоненциальной функции дл п 4. Так как вес одной единиць приращени  аргумента на одном шаге вычислений составл ет 2 . 2, то после восьми шагов вычислений значение аргумента будет равно X 2 2 2 а значение функции Ч е согласно вычислени м, сведенным в таблицу, рав.но 0.10011011, где точкой отмечен старший разр д результата вычислений . Технйко-экономическа  эффективность изобретени  по сравнению с базовым устройством, в качестве которого выбрано устройство-прототип , используемое в цифро-аналоговом комплексе дл  цепей моделировани  систем управлени , заключаетс  в

qyus.i

Claims (1)

1. ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий первый, второй и третий регистры сдвига, первый регистр аргумента, блок сравнения, первый коммутатор, первый и второй триггеры, первый, второй, третий, четвертый, пятый и шестой элементы И, первый второй и третий элементы ИЛИ, первый элемент задержки и блок управления, который состоит изПразрядного распределителя' импульсов, генераторов тактовых и одиночных импульсов, второго и третьего коммутаторов, третьего триггера, элемента НЕ, седьмого элемента И, причем выход генератора тактовых импульсов блока управления соединен с входами синхронизации первого, второго и третьего регистров сдвига, выход которого подключен к первому входу первого элемента И и к входу сброса первого триггера, инверсный выход которого соединен через первый элемент задержки с вторым входом первого элемента И, прямой выход третьего триггера блока управления подключен к управляющим , выход которого соедивходом сброса второго тригпрямой выход которого подклюпервому входу второго элеменвыход которого соединен с входам первого и третьего регистров сдвига и первому входу первого элемента ИЛИ нен с гера, чен к та И, входом установки первого триггера, прямой выход которого подключен к первому входу второго элемента ИЛИ, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого подключен к информационному входу третьего регистра сдвига и первому входу первого коммутатора, выход которого соединен с первым информационным входом блока сравнения, второй выход третьего коммутатора блока управления подключен к входу установки второго триггера, прямой выход которого соединен с первым входом третьего элемента И, вход синхронизации блока сравнения подключен к выходу генератора тактовых импульсов блока управления, выход седьмого элемента И блока управления соединен с первым входом четвертого элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выходы Ц-разрядного распределителя импульсов блока· управления соединены с входами первого регистра аргумента, шина нулевого потенциала преобразователя подключена к входу данных третьего регистра сдвига, при этом в блоке управления выход генератора тактовых импульсов соединен с входом П -разрядного распределителя импульсов и через элемент НЕ с первым входом седьмого элемента И, выход которого подключен к входу сброса третьего триггера и к первому входу генератора одиночных импульсов, вход начального запуска преобразователя соединен с входом второго коммутатора, выход которого подключен к второму входу генератора одиночных импульсов, выход которого соединен с информационным входом третьего коммутатора, первый выход которого подключен к входу установки третьего триггера, вход задания состояния преобразований# йоДключен к управляющему входу Т^тьего коммутатора, отличающийся тем, что, с целью повышения точности, в него введены вычитатель, второй регистр аргумента и четвертый элемент ИЛИ, а в блок управления введены двухразрядный распределитель импульсов, восьмой элемент И и второй элемент задержки, причем первый выход двухразрядного распределителя импульсов блока управления соединен с первым входом пятого элемента И и вторым входом третьего элемента И, третий вход которого подключен к выходу второго регистра сдвига и информационному входу первого регистра сдвига, выход которого соединен с первым входом вычитателя, второй вход которого подключен к выходу третьего элемента И, а выход вычитателя соединен с информационным вхрдом второго регистра сдви.га и с вторым входом первого коммутатора, вход управления которого подключен к входу задания режима преобразователя, вход данных первого регистра сдвига соединен с прямым выходом третьего триггера блока управления, входы управления и данных второго регистра сдвига подключены к шине нулевого потенциала преобразователя, выход первого регистра аргумента соединен с вторым входом пятого элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого соединен с вторым входом блока сравнения, первый и второй выходы которого подключены соответственно к первому и второму входам четвертого элемента ИЛИ, выход которого соединен с вторым входом четвертого элемента И, выходы η -разрядного распределителя импульсов блока управления подключены к входам второго регистра аргумента, выход которого соединен с первым входом шестого элемента И, выход которого подключен к второму входу третьего элемента ИЛИ, второй выход двухразрядного распределителя импульсов блока управления соединен со вто рым входом шестого элемента И,при этом ' в блоке управления выход последнего разряда П-разрядного распределителя импульсов соединен с входом двухразрядного распределителя импульсов и первым входом восьмого элемента И, выход которого подключен к второму входу седьмого элемента И и второму входу второго элемента И, вход сброса блока сравнения соединен через второй элемент задержки с выходом седьмого элемента И, второй выход двухразрядного распределителя импульсов подключен к второму входу восьмого элемента И.