SU1116424A1 - Преобразователь кода системы остаточных классов в позиционный код - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕ , Ш ОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ КОД, содержащий блок управлени , первый сумматор, первый триггер, два элемента И, элемент Ш1И, причем пр мой выход первого триггера соединен с управл ющим входом сумматора , блок управлени  содержит генератор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соединен с первым входом элемента И, второй вход которого соединен с пр мым выходом триггера, отличающийс  тем, что, с целью повышени  быстродействи , преобразователь содержит три регистра сдвига, блок умножени , два сумматора, формирователь дополнительного кода, переключатель основани , переключатель диапазона, коммутатор, четьфе элемента И, два элемента задержки, второй триггер, блок управлени  содержит делитель частоты, распределитель, генератор одиночных импульсов, второй и третий элементы И, первый и второй элементы ИЛИ, элемент задержки,, причем вь1ход первого элемента И соединен с информационным входом делител  частоты и с первыми входами второго и третьего элементов И, инверснмн выход генератора тактовых импульсов соединен с тактовым входом генератора одиночных импульсов, выход которого соединен с единичным входом триггера, вторые входы второго и третьего элементов И соединены соответственно с выходами первого и второго элементов ИЛИ, выход делител  частоты соединен с входом распределител  и входом элемента задержки, первые входы первого и второго элементов ИЛИ соединены с выходом второго разр да распределител  и myльcoв, выходы первого и третьего разр дов которого соединены соответственно с вторыми входами первого и второго элементов ИЛИ, импульсный выход треjbero разр да распределител  импульсов соединен с нулевым входом триггера , причем в преобразователе единичные входы первого и второго триггеров ,соединены соответственно с выходами первого и второго элементов И, первый вход первого и первый вход второго элементов И соединены соответственнос выходами последнего и первого разр дов первого регистра сдвига, информационный вход которого соединен с выходом третьего элемента И, первый и второй выходы которого соединены соответственно с первым входом элемента ИЛИ и выходом второго сумматора , выход блока умножени  соединен с первым входом первого сумматора, выход которого соединен с первым входом третьего сумматора, выход первого регистра сдвига соединен с инфор

Description

мащюнным входом формировател  допо.)г нительного кода, выход которого соединен с первыми входами второго сумматора и четвертого элемента И, выход которого соединен с первым вход ом блока умножени , второй вход которого соединен с выходом переключател  основани , информационный вход второго регистра сдвига соединен со своим выходом, со вторым входом второго,сумматора и первым входом п того элемента И, выход которого через первый элемент задержки соединен с вторым входом первого сумматора, пр мой выход первого триггера соединен с вторым входом элемента ИЛИ, которого соединен с входом управлени  формировател  дополнительного кода, выход третьего .сумматора соединен с информационным входом третьего регистра сдвига, входы ввода данных которого соединены с выходами переключател  диапазона пр мой выход второго триггера соедине с входом управлени  коммутатора, выход которого соединен с вторым вхо дом третьего сумматора, выход третьего регистра сдвига -соединен с первым входом шестого элемента И с первым информационным входом коммутатора, второй информат- ионный вход которого соединен через второй элемент заде.ржки с выходом шестого элемента И, второй вход которого соединен с инверсным выходом первото триггера, вход сброса формировател  дополнительного кода соединен с вторыми входами первого и второго элементов И и вькодом элемента задержки блока управлени , вход запуска генератора одиночных импульсов которого соединен с входом Пуск преобразовател  первый вход элемента ИЛИ соединен с вькодом первого разр да распределител  блока управлени , входы управлени  занесением информации первого, второго и третьего сдвиговых регистров соединен с выходом генератора одиночных импульсов блока управлени  выход второго элемента И которого содинен -с входами управлени  сдвигом первого и второго регистров сдвига, вход управлени  сдвигом третьего регистра сдвига соединен с выходом третьего элемента И блока управлени , выход второго разр да распределител  которого соединен с вторыми входами четвертого и п того элементов И, нулевые входы первого и второго триггеров соединены с импульсным выходом третьего разр да распределител  блока управлени , входы ввода данных первого и второго регистров сдвига  вл ютс  первым и вторым информационными входами преобразовател , выходом которого  вл етс  данных третьего сдвигового реiHCTpa .

Изобретение относитс  к вычислительной технике, предназначено дл  преобразовани  чисел из системы остаточньк классов в позиционный код и может быть использовано в циф- 5 ровых системах автоматики и телемеханики .

Известен преобразователь чисел, содержапщй двоччный накапливающий ю счетчик, элемент сравнени , приемный регистр двоичного числа, суммирующий счетчик по модулю, элемент поразр дного сравнени , приемный регистр остатка кодового слова, J5 многовходовой элемент И, триггер

управлени  и переключатель режима работы til.

Недостаток известного преобразовател  - низкое быстродействие.

Наиболее близким по технической сущности к изобретению  вл етс  преобразователь кода системы остаточных классов в позиционный код, содержащий блок управлени , сумматор , блок констант, п+1 счетчиков, триггер, два элемента И и элемент : ИЛИ, причем установочные входы первых п счетчиков  вл ютс  входами преобразовател , счетные их входы подключены к первому входу элемента ИЛИ и первому выходу блока управлени , второй выход которого соединен единичным входом триггера и первым входом управлени  сумматора, второй управл ющий вход которого соединен с выходом триггера, первым входой первого элемента И и управл ющим входом Сп+1)-го счетчика, установочный вход которого соединен с выходом блока констант, вход которого соединен с выходом п -го счетчи ка, выход устройства соединен с выходом сумматора, вход которого соединен с выходом элемента ИЛИ, второй вход которого соединен со.счетным входом (h-t-l)-ro счетчика и выходом первого элемента И, второй вхо которого соединен с третьим выходом блока управлени , первый и второй входы которого соединены с входом Пуск преобразовател  и выходом вто рого элемента И, первый и второй вхо ды которого соединены с выходами соответствующих счетчиков, кроме того, блок управлени .содержит гене ратор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соединен с третьим выходом блока управлени  и первым входом элемента И, второй вход которого соединен с вторым выходом блока управлени  и выходом триггера единичный и нулевой входы которого соединены с первым и вторым входами блока управлени , первый выход которого соединен с вькодом элемента И Недостатком данного преобразовател   вл етс  также низкое быстродействие . Цель изобретени  - повышение быст родействи . Поставленна  цель достигаетс  тем что преобразователь кода системы остаточных классов в позиционный код содержащий блок управлени , первый сумматорj первый триггер, первый и второй элементы И, элемент ИЛИ, причем пр мой выход первого триггера соединен с управл ющим входом сумматора , а также блок управлени , содер жащий генератор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соедин с первым входом элемента И, второй вход которого соединен с пр мым выходом триггера, содержит.первый, второй и третий регистры сдвига, блок умножени , два сумматора, формирователь дополнительного кода, переключатель основани , второй триггер, переключатель диапазона, коммутатор, третий, четвертьй, п тый и шестой элементы И, первый и второй элементы задержки, а блок управлени  содержит делитель частоты, распределитель, генератор одиночных импульсов, второй и третий элементы И, первый и второй элементы ИЛИ, элемент задержки, причем выход первого элемента И соединен с информационным входом делител  частоты и с первыми входами второго и третьего элементов И, инверсный выход генера- тора тактовых импульсов соединен с тактовым входом генератора одиночных импульсов, выход которого соединен с единичным входом триггера, вторые входы второго и третьего элементов И соединены соответственно с вь хода№1 первого и второго элементов И-ШИ, выход делител  частоты соединен с входом распределител  и входом элемента задержки, первые входы первого и второго элементов ИЛИ соединены с выходом второго разр да распределител  и тульсов, выходы первого и третьего разр дов которого соединены соответ.ственно с вторыми входами первого и второго элементов ИЛИ, импульсный выход третьего разр да распределител  импульсов соединен с нулевым входом триггера, причем в преобразователе единичные входы первого и второго триггеров соединены, соответственно с выходами первого / и второго элементов И первый вход nepBoro и первый вход второго элементов И соединены соответственно с выходами последнего и первого разр дов первого регистра сдвига, информационный вход которого соединен с выходом третьего элемента И, первый и второй входы которого соединены соответственно с первьм входом элемента ИЛИ и выходом второго сумматора , выход блока умножени  соединен с первым входом первого сумматора, выход которого соединен с первым входом третьего сумматора, выход первого регистра сдвига соединен с информационным входом формировател  дополнительного кода, выход которого соединен с первыми входами второго сумматора и четвертого элемента И, выход которого соединен с первым входом блока умножени , второй вход которого соединен с выходом переключател  основани , информационный вход второго регистра сдвига соединен со своим выходом, с вторым входом второго сумматора и первым входом п того элемента И, выход которого через первый элемент задержки соединен с вторым входим первого сумматора, пр мой выход первого триггера соединен с вторым -входом элемента RHH, выход которого соедине с входом управлени  формировател  дополнительного кода, выход третьего сумматора соединен с информационым входом третьего регистра сдвига входы ввода данньк которого соединены с выходами переключател  диапазона , пр мой выход второго триггера соединен с входом управлени  коммутатора, выход которого соединен с вторым входом третьего сумматора, выход третьего регистра сдвига соединен с первым входом шестого элемента И и с первым информационным входом коммутатора, второй информационный вход которого соединен через второй элемент задержки с выходом шестого элемента И, второй вход которого соединен с инверсным выходо первого триггера, вход сброса формировател  дополнительного кода соединен с вторыми входами первого и второго элементов И и выходом элемента задержки блока управлени , вход запуска генератора одиночных импульсов которого соединен с входом Пуск преобразовател , первьй вход элемент ИЛИ соединен с выходом первого разр да распределител  блока управлени  входы управлени  занесением информации первого, второго и третьего сдви говых регистров соединены с выходом генератора одиночных импульсов блока управлени , выход второго элемента И которого соединен с входами управлени  сдвигом первого и второго регист ров сдвига, вход управлени  сдвигом третьего регистра сдвига соединен с выходом третьего элемента И блока управлени , выход второго разр да расг1ределител  которого соединен с вторыми входами четвертого и п тог элементов И, нулевые входы первого и второго триггеров соединены с импульснБм выходом третьего разр да распределител  блока управлени , входы ввода данных первого и второго регистров сдвига  вл ютс  первьм и вторым информационными входами прёобра зовател , выходом которого  вл етс  выход данных третьего сдвигового регистра . На фиг,1 изображена структурна  схема предлагаемого преобразовател , на фиг.2 - то же, блока управлени . Схема (фиг.1) содержит блок 1 управлени , регистры 2,3 и 4 сдвига, сумматоры 5,6 и 7, блок 8 умножени , формирователь 9 дополнительного кода, переключатель 10 основани , переключатель 11 диапазона, коммутатор 12, триггеры 13 и 14, элементы И 15-20, элемент ИЛИ 21 и элементы 22 и 23 задержки. Блок управлени  (фиг,2) содержит генератор 24 тактовых импульсов, делитель 25 частоты, распределитель 26 импульсов, генератор 27 одиночных импульсов, вход 28, триггер 29, элементы И 30-32, элементы ИЛИ 33 и 34, элемент 35 задержки, выходы 36-42. Преобразователь кода системы остаточных классов в позиционный код работает следующим образом. С помощью переключател  10 устанавливают/двоичный код основани  Р системы Остаточных классов, переключатель 11 устанавливает диапазон представлени  чисел, равный , где Р и P,j основани  системы остаточнЫх классов. Запуск преобразовател  осуществл етс  сигналом на вход 28 блока 1 управлени . По сигналу запуска генератор 27 одиночных импульсов вырабатывает одиночный импульс в паузе между тактовыми импульсами генератора 24 тактовых импульсов. Выходной импульс генератора 27 одиночных импульсов устанавливает триггер 29 в единичное состо ние и поступает с выхода 36 блока 1 управлени  на шины управлени  регистров 2,3 и 4 сдвига, в которые по этому сигналу вводитс  исходна  информаци  в виде параллельных двоичных кодов. Регистры 2 и 3 сдвига содержат п разр дов, а регистр 4 сдвига -Ун 1 .разр д. Параллельные л -1 разр дные двоичные коды остатков о( и ос считываютс  с входных шин преобразо вател  и по импульсу п того выхода 36 блока 1 управлени  записываютс  в регистры 2 и 3 сдвига соответственно . Параллельный 2п-2 разр дный двоичный код Р/ диапазона предст лени  чисел считываетс  с переключател  11 и записываетс  в регистр 4 сдвига. Блок .1 управлени  после установк триггера 29 в единичное состо ние вырабатывает на выходах следующие управл ющие последовательности импульсов . Тактовые импульсы генератора 24 тактовых импульсов, действующие с частотой f , дел тс  делителем 25 частоты в п раз и поступают на вхо трехразр дного распределител  26 импульсов. Из выходных сигналов распределител  26 импульсов элементы ИЛИ 33 и 34 формируют два сигнала, имеющие длительность .n/i(. На выходе элемен

ИЛИ 33 действует сигнал логический единицы во врем  первых 2 И тактов работы преобразовател  чисел, а на выходе элемента ИЛИ 34 устанавливаетс  сигнал логической единицы спуст  ( 1 тактов после запуска преобразователд чисел и действует в течение следующих 2 П тактов до конца цикла преобразовани . Выходные сигналы элементов ИЛИ 33 и 34 управл ют элементами И 31 и 32 соответственно через которые тактовые импульсы генератора 24 тактовых импульсов поступают на четвертый 37 и третий 38 выход блока 1 управлени . Таким образом , на выходе 37 блока 1 управлени действует последовательность тактовых импульсов в течение первых 2 И тактов работы преобразовател  чисел, а на третьем 38 выходе - спуст  л тактов вьфабатываетс  последовательность тактовых импульсов в течение следующих 2 и тактов.

Выходные импульсы делител  25 частоты задерживаютс  элементом 35 задержки на длительность тактового импульса генератора 24 тактовых импульсов и поступают на второй 39 выход блока 1 управлени , на первом 40 и шестом 41 выходах которого дейсТ5о

вуют соответственно сигналы первого и второго разр дов распределител  26 импульсов.

Сигнал с вькода АО блока 1 управлени  поступает через элемент ИЖ 21 55 на вход управлени  формировател  9 дополнительного кода и переводит его в режим формировани  дополнительного

мой или дополнительный код разности (остатков /I - ( ) . Если разность остатков нечетна , то на выходе первого разр да регистра 2 сдвига действует сигнал логической единицы Если разность остатков четна , то на выходе первого разр да регистра 2 сдвига действует сигнал логического нул . Пр мой или дополнительный код разности остатков дает на выходе М-го разр да регистра 2 сдвига

нул 

сигнал логического

или еди . ницы соответственно.

Спуст  И тактов после запуска пробразовател  на выходе 39 блока 1 управлени  вьфабатываетс  импульс, по которому сбрасываетс  в исходное состо ние формирователь 9 дополлительного кода, а также информаци  первого- и V -го разр дов регистра 2 сдвига, переписываетс  через элемты И 16 и 15 в триггеры 13 и 14 соответственно . Таким образом, тригге 13 содержит информацию о четности или нечетности разности остатков, а триггер 14 - о знаке разности остатков .

Во вторые И тактов двоичный код разности остатков сдвигаетс  под

хода 37 блока 1 управлени  через формирователь 9 дополнительного кода и элемент .И 18 на первый вход блока В умножени .

Формирователь 9 дополнительного кода преобразует дополнительный код разности остатков в пр мой код, если на его вход управлени  через кода. Под действием последовательноети тактовых импульсов с выхода 37 блока 1 управлени  двоичные коды остатков оС и сдвигаютс , начина  с младшего разр да, с выходов регистров 2 и 3 сдвига соответственно. Формирователь 9 дополнительного кода преобразует двоичный код остатка оС в дополнительный код, который поступает на первый вход сум 1атора 5. Последовательный двоичньп код, формируемый сумматоров 5 из дополнительного кода остатка к и пр мого кода остатка Ы . , сдвигаемого с выхода регистра 3 сдвига, записываетс  через элемент И 17 в регистр 2 сдвига за врем  тактов. Таким образом, спуст  и тактов после запуска преобразовател  в ре-гистре 2 сдвига устанавливаетс  .пр действием тактовых импульсов с выэлемент ИЛИ 21 поступает сигнал логической единицы пр мого выхода триггера 14 или пропускает без изменени  пр мой код разности остатков, когда триггер 14 находитс  в нулевом состо нии.

Следовательно, на выходе формировател  9 дополнительного кода во врем  вторых П тактов -формируетс  пр мой код абсолютной величины разности остатков, который через элемент И 18 поступает, начина  с младшего разр да , на последовательный вход блока 8 умножени . На последнем формируетс  последовательный двоичньй код произведени  Р -о( I начина  с г.и(адшего разр да.

Сумматор 7 устанавливаетс  в режим суммировани , если триггер 14 устанавливаетс  в единичное состо ние (знак разности остатков отрицателен ), либо в релсим вычитател , когда триггер 14 находитс  в нулевом состо нии (знак разности остатков положителен). В зависимости от режима работы сумматор 7 формируе последовательный двоичный код вели- , чины 1 сС i Р:,.-/о

Последовательный двоичный код остат1са йС во врем  вторых и тактов сдвигаетс , начина  с fflaдшeгo разр да , под действием тактовых импульсов с выхода 37 блока 1 управлени  с выхода регистра 3 сдвига и поступает через элемент И 19 и элемент

22задержки на такт на вход сумматора 7. Элемент 22 задержки обеспечивает сдвиг на один разр д последовательного двоичного кода остатка о6 по отношению к последовательному двоичному коду произведени , т.е. реализует операцию умножени  двоичного кода остатка на два.

Коммутатор 12 подключает выход регистра 4 к входу сумматора 6-, если триггер 13 находитс  в единичном состо нии (разность нечетна ) , либо подключает вход сумматора 6 к выходу элемента 23 задержки на такт, когда триггер 13 находитс  в нулевом состо нии (разность остат ков четна ). Элемент И 20 блокирует вход элемента 23 задержки, если триггер 14 находитс  в единичном состо нии, (знак разности остатков отрицателен), либо подключает выход регистра 4 сдвига к входу элемента

23задержки, когда триггер 14 находитс  в нулевом состо нии (знак раз ности остатков положителен).

Спуст  п тактов после запуска преобразовател  двоичный код величины Р Р сдвигаетс  под действием тактовых импульсов третьего выхода блока 1 управлени  из регистра 4 сдвига, и начина  с младшего разр да , поступает через коммутатор 12 на вход сумматора 6, когда разность остатков нечетна .

В этом случае на выходе сумматора 6 формируетс  последовательный двоичньй код вели.чины Р Pfj -t 2oL t Р Ц .-i)

который равен удвоенному значению преобразованного числа. Когда разность остатков четна  и знак разности остатков положителен, то двоичHbDi код Р Р(2 сдвигаетс  из регист-

ра 4 сдвига через элемент И 20,

элемент 23 задержки на такт и коммутатор 12 на вход сумматора 6. Элемент 23 задержки на такт обеспечивает сдвиг на один разр д последовательного двоичного кода величины Р по отношению к последовательному двоичному коду, формируемому на выходе сумматора 7, т.е. реализует операцию умножени  на два. В этом

случае на выходе сумматора 6 формируетс  последовательный двоичный код величины 1 1.cl iL-dJi который равен удвоенному значению преобразованного числа.

В том случае, если разность остатков четна  и знак разности остатков отрицателен, то элемент И 20 закрыт сигналом с инверсного выхода триггера 14,и на выходе коммутатора

12 действует нулевой двоичный код. На выходе сумматора 6 формируетс  в этом случае двоичньй код величины 2d. р,, который равен удвоенному значению преобразованного

числа.

Последовательный двоичный код преобразованного числа с выхода сумматора 6 записываетс , начина  с младшего разр да, в регистр 4

сдвига под действием тдктовых импульсов с третьего 38 выхода блока 1 управлени . Спуст  3 п тактов после запуска преобразовател  чисел на импульсном выходе третьего разр да

распределител  26 импульсов формируетс  импульс, сбрасывающий триггер 29 блока 1 управлени  в нулевое состо ние , в котором элемент И 30 блокируетс . Одновременно этот импульс поступает на седьмой 42 выход блока 1 управлени  и сбрасывает триггеры 13 и 14 в 1гулевое состо ние. Цикл преобразовани  чисел заканчиваетс , а в регистре 4 сдвига фиксируетс  двоичный код преобразованного числа. Разр дность регистра 4 сдвига выбрана так, чтобы младший разр д двоичного кода преобразованного числа (второй разр д удвоенного значени  преобразованного числа) в конце цикл преобразова,ни  находилс  в первом разр де регистра 4 сдвига.

X

ff

.-3LJp f .,/g

rw

уД I 1

Таким образом, при одинаковых диапазонах предста злени  чисел предложенный преобразователь примерно в 3 раза превосходит по быстродействию прототипа,а при мальве величинах диапазона представлени  с увеличение диапазона представлени  выигрыш в быстродействии предложенного устройства над прототипом растет. Кроме того, врем  преобразовани  в предпоженном посто нно и не зависит от выбора оснований сиетеьы остаточных классов и преобразуемых чисел.

MfNf

36 37

39 l

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ КОД, содержащий блок управления, первый сумматор, первый триггер, два элемента И, элемент ИЛИ, причем прямой выход первого триггера соединен с управляющим входом сумматора, блок управления содержит генератор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соединен с первым входом элемента И, второй вход которого соединен с прямым выходом триггера, отличающийся тем, что, с целью повышения быстродействия, преобразователь содержит три регистра сдвига, блок умножения, два сумматора, формирователь дополнительного кода, переключатель основания, переключатель диапазона, коммутатор, четыре элемента И, два элемента задержки, второй триггер, блок управления содержит делитель частоты, распределитель, генератор одиночных импульсов, второй и третий элементы И, первый и второй элементы ИЛИ, элемент 'задержки,, причем выход первого элемента И соединен с информационным входом делителя частоты и с первыми входами второго и третьего элементов И, инверсный выход генератора тактовых импульсов соединен с тактовым входом генератора одиночных импульсов, выход которого соединен с единичным входом триггера, вторые входы второго и третьего элементов И соединены соответственно с выходами первого и второго элементов ИЛИ, выход делителя частоты соединен с входом распределителя и входом элемента задержки, первые входы первого и второго элементов ИЛИ соединены с выходом второго разряда распределителя импульсов, выходы первого и третьего разрядов которого соединены соответственно с вторыми входами первого и второго элементов ИЛИ, импульсный выход третьего разряда распределителя импульсов соединен с нулевым входом триггера, причем в преобразователе единичные входы первого и второго триггеров .соединены соответственно с выходами первого и второго элементов И, первый вход первого и первый вход второго элементов И соединены соответственно.

   с выходами последнего и первого разрядов первого регистра сдвига, информационный вход которого соединен с выходом третьего элемента И, первый и второй выходы которого соединены соответственно с первым входом элемента ИЛИ и выходом второго сумматора, выход блока умножения соединен с первым входом первого сумматора, выход которого соединен с первым входом третьего сумматора, выход первого регистра сдвига соединен с инфорSU _т, 1116424 мационным входом формирователя допои нительного кода, выход которого соединен с первыми входами второго сумматора и четвертого элемента И, выход которого соединен с первым входом блока умножения, второй вход которого соединен с выходом переключателя основания, информационный вход второго регистра сдвига соедит нен со своим выходом, со вторым входом второго сумматора и первым входом пятого элемента И, выход которого через первый элемент задержки соединен с вторым входом первого сумматора, прямой выход первого триггера соединен с вторым входом элемента ИЛИ, выход которого соединен с входом управления формирователя дополнительного кода, выход третьего сумматора соединен с информационным входом третьего регистра сдвига, входы ввода данных которого соединены с выходами переключателя диапазона, прямой выход второго триггера соединен с входом управления коммутатора, выход которого соединен с вторым вхо дом третьего сумматора, выход третьего регистра сдвига соединен с первым входом шестого элемента И с первым информационным входом коммутатора, второй информационный вход которого соединен через второй элемент задержки с выходом шестого элемента И, второй вход которого соединен с ин версным выходом первого триггера, вход сброса формирователя дополнительного кода соединен с вторыми входами первого и второго элементов И и выходом элемента задержки блока управления, вход запуска генератора одиночных импульсов которого соединен с входом Пуск преобразователя первый вход элемента ИЛИ соединен с выходом первого разряда распределителя блока управления, входы управления занесением информации первого, . второго и третьего сдвиговых регистров соединены с выходом генератора одиночных импульсов блока управления, выход второго элемента И которого соединен с входами управления сдвигом первого и второго регистров сдвига, вход управления сдвигом третьего регистра сдвига соединен с выходом третьего элемента И блока управления, выход второго разряда распределителя которого соединен с вторыми входами четвертого и пятого элементов И, нулевые входы первого и второго триггеров соединены с импульсным выходом третьего разряда распределителя блока управления, входы ввода данных первого и второго регистров сдвига являются первым и вторым информационными входами преобразователя, выходом которого является вы|сод данных третьего сдвигового ре-₍ Цистра.