Изобретение относитс к автоматике и вычислительной технике. Известен асинхронный регистр сдвига, содержащий чейки пам ти, кажда из которых выполнена по схеме трехстабильного триггера на трех элементах И-НЕ, причем два выхода трехстабильного триггера каждой чейки соединены с двум входами трехстабильного триггера следующей чейки, а третий выход - с третьим входом трехстабильного триггера предьщущей чейки 11 1. Достоверность функционировани регистра обеспечиваетс только при определенном соотношении задержек его элементов, что снижает, надежнос регистра и вл етс его недостатком Наиболее близким техническим решением к данному вл етс асинхронный регистр, содержащий чейки пам ти, кажда из которых состоит из четырех элементов И-НЕ, первый, второй и третий из которых образуют трехстабильный триггер, причем первые входы первого и второго элементов И-НЕ первой чейки пам ти вл ютс информационными входами регистра, а(первые входы третьего и четвертого элементов И-НЕ - управ л ющим входом регистра, выходы перв го и второго элементов И-НЕ последней чейки пам ти вл ютс информационными выходами регистра, а выход четвертого элемента И-НЕ - управл ющим выходом регистра , первые входы первого и второго элементов И-НЕ i-и чейки пам ти, где 1 , П р зр дность регистра, соединены с выходами первого и второго элементов И-НЕ (1-1)-й чейки пам ти, а первый вход третьего и четвертого элементов И-НЕ i-й чейки пам ти - с выходЪм четвертого элемента И-НЕ (1-1)-й чейки пам ти, выход третьего элементаИ-НЕ каждой чейки пам ти соединен со вторым входом ее..четвертого элемента И-НЕ, два входа первого и второго элементов И-НЕ i-й чейки и третий вход ее четвертого элемента И-НЕ соединены соответственно с выходами первого, второго и четвертого элементов И-НЕ (1+1)-й чейки пам ти, а четвертый и п тый входы четвертого элемента И-НЕ i-й чейкипам ти - с выходами первого и второго элементов И-НЕ (Л+2)-и чейки пам ти 2J. 822 Достоинством регистра вл етс егс высока надежность, обеспечиваема достоверным функционированием при любых величинах задержек его элементов ,, а недостатком - избыточность оборудовани . Цель изобретени - упрощение регис .тра. С этой целью в асинхронном регистре сдвига, содержащем чейки пам ти, кажда из которых состоит из четырех элементов И-НЕ, причем первые входы первого и второго, элементов И-НЕ первой чейки пам ти вл ютс информационными входами регистра, а первые входы ее третьего и четвертого элементов И-НЕ - управл ющим входом регистра, выход третьего элемента И-НЕ каждой чейки пам ти соединен со вторыми входами ее первого и второго элементов И-НЕ, выходы которых соединены перекрестными св з ми с их третьими входаментов И-НЕ последней чейки пам ти вл ютс информационными выходами регистра, а выход ее -четвертого элемента И-НЕ - управл ющим выходом регистра, первые входы первого и второго элементов И-НЕ м-й чейки пам ти (где , fi - разр дность регистра) соединены с выходами первого и второго элементов И-НЕ (1-1)-й чейки пам ти, а первые входы третьего и четвертого элементов И-НЕ 1-й чейки пам ти с выходом четвертого элемента И-НЕ(1-1)-й чейки пам ти , кажда чейка пам ти содержит п тый и шестой элементы И-НЕ, причем входы п того элемента И-НЕ ка1ждой чейки пам ти соединены с выходами ее первого и второго элементов.И-НЕ, а его выход - со вторым и первым входами соответственно четвертого и шестого элементов И-НЕ, выход шестого элемента И-НЕ i-й чейки пам ти соединен со вторым входом третьего элемента И-НЕ данной чейки пам ти и вторым входом шестого элемента И-НЕ ()-м чейки пам ти, второй вход шестого элемента И-НЕ i-й чейки пам ти соединен с третьим входом четвертого Элемента И-НЕ (i-1) -и чейки пам ти и.выходом шестого элемента И-НЕ (1)-й чейки пам ти, третий вход четвертого элемента И-НЕ i-и чейки пам ти соединен со вторым входом шестого элемента И-НЕ (1+1)-й чейки па3 м ти и выходом шестого элемента И-НЕ (i+2)-fl чейки пам ти, причем выходы шестого элемента И-НЕ первой и второй чеек пам ти вл ютс дополнительными управл ющими выходами регистра, а третий и второй входы соответственно четвертого и шестого элементов И-НЕ последней чейки вл ютс дополнительными управл ющими входами регистра. На фиг.1 приведена схема предлож ного регистраj на фиг.2 - временна диаграмма его работы. Асинхронный регистр сдвига содер жит чейки пам ти 1, кажда из кото рых имеет первый 2, второй 3, третий . 4, четвертый 5, п тый 6 и шестой 7 элементы И-НЕ. Первые входы элементов 2,3 вл ютс информационными входами 8,9 чейки 1, а выходы этих элементов - ее информационными выходами 10,11. Первые входы элементов 4,5 вл ютс управл ющим входом 12 чейки I, выход элемента 5 - ее управл ющим выходом 13. Выход элемента 4 соединен со вторыми входами элементов 2,3, выходы которых соединены с третьими входами друг друга и входами элемента 6, выход которого соединен со вторым входом элемента 5 и первым входом элемента 7, выход которого вл етс дополнительным управл ющим выходом 14 чейки 1. Второй вход элемента 7 и третий вход элемента 5 вл ютс дополнительными управл ющими входами 15 и 16 соответственно чейки Входы 8,9,12 i-й чейки 1 соединены соответственно с выходами 10,11,13 (1-1)-й чейки 1, а входы 15 и 16 i-й чейки 1 - с выходами 14 ()и (1+2)-й чеек 1. Информационные 8 и управл ющий 12 входы первой чейк 1 регистра вл ютс его информацион ными 17,18 и управл ющим 19 входами соответственно, а информационные 10,11 и управл ющий 13 выходы его последней чейки - его информационными 20,21 и управл ющим 22 выходами соответственно. Дополнительные у равл ющие выходы 14 первой и второй чеек 1 регистра вл ютс его допол твльныхми управл ющимивыходами 23 и 24 соответственно, а дополнительные управл ющие входы 15 и 16 соответст венно последней чейки - его дополнительными управл ющими входами 25 и 26. 2 Асинхронный регистр работает следующим образом. При наличии значени 1 на всех входах чейки 1, последн может находитьс в одном из следующих трех устойчивых состо ний (значени на выходах элементов 2 - 7)i 1 10101 - информаци в чейке стерта, 101010 и 011010 - в чейке записана информаци , причем если дл четных чеек одно из этих двух состо ний соответствует единице, а второе нулю , то дл нечетных - наоборот. ,Запись информации с i-ю чейку 1 начинаетс в результате поступлени с выхода элемента 5 ( чейки 1 через ее выход 13 и вход .12 i-й чейки 1 на вход элемента 4 последней значени О, из-за чего на выходе этого элемента по вл етс значение 1. После этого на выходе одного из .элементов 2 или 3 t-й чейки 1 установитс значение О, затем на выходе элемента 6 - значение наконец, на выходе ее элемента 7 - значение О. Таким образом 1- чейка I перейдет из состо ни 110101 в состо ние 10 МО или 011110. После этого в результате подачи значени О с выхода элемента 7 i-й чейки 1 через ее выход 14 на вход 15(1-1)-й чейки Г. в последней происходит стирание информации. При этом сначала устанавливаетс значение 1 на выходе элемента 7 (i-i)-ft чейки I, затем - значение. О на выходе ее элемента 4, далее на выходах обоих элементов 2,3 этой . чейки установитс значение J, после чего на выходе ее элемента 6 значение О и, наконец, на выходе ее элемента 5 - значение . Последнее через выход 13 (1-1)-й чейки 1 и Вход 12 i-й чейки }, поступив на вход элемента 5 последней, вызовет по вление на его выходе если при этом на выходе 14 (1«-2)-й чейки 1 имеетс значение I, Таким образомj i- чейка окажетс в состо нии 101010 или 011010 и сможет передать информацию в (1+1)-ю чейку 1. Состо ние 11 входов.7, 18 регистра соответствует отсутствию инормации , состо ни 01 и .10 наличию нул и единицы соответственно . Значение О на входе 19 регистра разрешает прием информации с его входов 17,18.и должно устанавливатьс не раньше чем установитс состо ние 10 последних. Зна чение О на выходе 23 регистра вл етс квитанцией о приеме им информации. По этой квитанции на входе 19 регистра может быть уст новлено значение 1, а на входах 17,18 - состо ние 11. Значение 1 на выходе 24 регистра разрешает установку значени О на его входе 19, при условии, что на его входе 2 также имеетс значение 1. Состо ние 11 выходов 20, 21 ре гистра соответствует отсутствию информации , состо ни 01 и 10 единице и нулю, в соответствии с номером последней чейки регистра, состо ние 00 на этих входах не возникает. Значение О на выходе 22 регистра разрешает считывание ин формации с его выходов 20, 21 и устанавливаетс после по влени состо ни 01 или 10 этих выходов. Значение О на входе 25 регистра л етс квитанцией о приеме информ ции с его выходов. По этой квитанции на выходе 22 регистра устанавливаетс значение 1, а на выходах 20, 21 - состо ние П. Значение 1 на входе 26 регистра разрешает установку значени О на ег выходе 22, при условии, что на его входе 25 также имеетс значение 1 Функционирование регистра пр пр хождении через.него последовательности 101 представлено временной диаграммой фиг.2. В исходном состо нии (такт № 0) информаци во всех чейках регистра стерта. Диаграмма построена. в предположении, что задержки всех элементов регистра равны Т . На входе 26 регистра, введенном в его состав дл унификации входного и выходного интерфейса , зафиксировано значение 1,This invention relates to automation and computing. The asynchronous shift register is known, which contains memory cells, each of which is made according to the three-stage trigger scheme on three AND-NOT elements, and two outputs of the three-stable trigger of each cell are connected to two inputs of the three-stable trigger of the next cell, and the third output is connected to the third input of the three-stable trigger the previous cell 11 1. The reliability of the register operation is ensured only with a certain ratio of the delays of its elements, which reduces the reliability of the register and is its disadvantage. A close technical solution to this is an asynchronous register containing memory cells, each of which consists of four AND-NOT elements, the first, second and third of which form a three-stable trigger, with the first inputs of the first and second AND-NOT elements of the first memory cell. These are the information inputs of the register, and (the first inputs of the third and fourth AND-NOT elements are the control input of the register, the outputs of the first and second elements of the AND-NOT of the last memory cell are information outputs of the register, and the output of the fourth AND-NOT element is the control output of the register, the first inputs of the first and second elements are AND-NOT of the i-memory cell, where 1, the register’s capacity, is connected to the outputs of the first and second elements of the IS-NOT (1-1 ) -th memory cell, and the first input of the third and fourth elements of the AND-NOT of the i-th memory cell - with the output of the fourth element AND-NOT (1-1) -th memory cell, the output of the third element-NOT of each memory cell ti is connected to the second input of its fourth element NAND, two inputs of the first and second elements NAND of the ith cell and the third input of its fourth element NAND soy dinene, respectively, with the outputs of the first, second and fourth elements of the AND-NOT (1 + 1) -th memory cell, and the fourth and fifth inputs of the fourth element of the AND-NOT of the i-th cell, with the outputs of the first and second elements of the AND-NO (L + 2) -and memory cells 2J. 822 The advantage of the register is its high reliability, ensured by reliable operation at any values of its element delays, and the disadvantage is equipment redundancy. The purpose of the invention is to simplify registration. To this end, in an asynchronous shift register containing memory cells, each of which consists of four AND-NOT elements, the first inputs of the first and second, AND-NOT elements of the first memory cell are the information inputs of the register, and the first inputs of its third and the fourth NAND element — the control input of the register; the output of the third NAND element of each memory cell is connected to the second inputs of its first and second NAND elements, the outputs of which are interconnected to their third inputs NON last cells These are the information outputs of the register, and the output of its fourth element AND-NOT is the control output of the register, the first inputs of the first and second elements of the AND-NOT of the mth memory cell (where, fi is the register size) are connected to the outputs of the first and the second element AND-NOT (1-1) -th memory cell, and the first inputs of the third and fourth elements AND-NOT 1st cell memory with the output of the fourth element AND-NOT (1-1) -th memory cell , each memory cell contains the fifth and sixth NAND elements, and the inputs of the fifth NAND element of each memory cell are connected to the output Dami its first and second elements. AND-NOT, and its output - with the second and first inputs, respectively, of the fourth and sixth elements AND-NOT, the output of the sixth element AND-NOT of the i-th memory cell is connected to the second input of the third element AND-NOT of this memory cell and the second input of the sixth NAND () -m cell of the memory, the second input of the sixth AND-NOT element of the ith memory cell is connected to the third input of the fourth AND-NAND element (i-1) -and memory and.the output of the sixth element AND-NOT (1) -th memory cell, the third input of the fourth element AND-NOT i-and memory cell connected to V The first input of the sixth element IS-NOT (1 + 1) -th cell pa3 mti and the output of the sixth element IS-NOT (i + 2) -fl memory cell, and the outputs of the sixth element AND-NOT the first and second memory cells ow The additional control outputs of the register, and the third and second inputs, respectively, of the fourth and sixth elements of the NAND of the last cell are additional control inputs of the register. Figure 1 shows the scheme of the proposed register j in Figure 2 - a time diagram of its operation. The asynchronous shift register contains memory cells 1, each of which has a first 2, a second 3, and a third. 4, fourth 5, fifth 6 and sixth 7 AND-NOT elements. The first inputs of elements 2,3 are information inputs 8.9 of cell 1, and the outputs of these elements are its information outputs 10,11. The first inputs of elements 4.5 are the control input 12 of cell I, the output of element 5 is its control output 13. The output of element 4 is connected to the second inputs of elements 2.3, the outputs of which are connected to the third inputs of each other and the inputs of element 6, the output of which is connected to the second input of element 5 and the first input of element 7, the output of which is an additional control output 14 of cell 1. The second input of element 7 and the third input of element 5 are additional control inputs 15 and 16 respectively of the cell Inputs 8.9 , 12th cell 1 s, respectively, with outputs 10,11,13 (1-1) -th cell 1, and inputs 15 and 16 of the i-th cell 1 - with outputs 14 () and (1 + 2) -th cells 1. Information 8 and control The first 12 inputs of the first register register 1 are its informational 17.18 and control 19 inputs, respectively, and the informational 10,11 and control 13 outputs of its last cell are its informational 20,21 and control 22 outputs, respectively. The additional equal outputs 14 of the first and second cells 1 of the register are its additional control outputs 23 and 24, respectively, and the additional control inputs 15 and 16, respectively, of the last cell, its additional control inputs 25 and 26. 2 The asynchronous register operates in the following way. If there is a value of 1 on all inputs of cell 1, the latter can be in one of the following three stable states (values at the outputs of elements 2-7) i 1 10101 - information in the cell is erased, 101010 and 011010 - information is recorded in the cell, and for even cells, one of these two states corresponds to unity, and the second to zero, then for odd ones, vice versa. , Recording information from the i-th cell 1 begins as a result of input from the output of element 5 (cell 1 through its output 13 and input .12 of the i-th cell 1 to the input of element 4 of the last value O, because of which the output of this element is is the value 1. After that, the output of one of the 2 or 3 elements of the t-th cell 1 is set to O, then the output of element 6 is finally the value of the output of its element 7 is the value of O. Thus, 1-cell I will switch from state 110101 to state 10 MO or 011110. After that, as a result of applying the value O from the output of element 7 of the ith cell 1 through its output 14 to the input of the 15 (1-1) th G. cell, the information is erased in the latter. At the same time, the value 1 is first set at the output of element 7 (ii) -ft of cell I, then the value. 4, then at the outputs of both elements 2, 3 of this cell, the value J will be established, after which the output of its element 6 is O, and finally, at the output of its element 5, the latter through output 13 (1-1) -th cell 1 and Input 12 of the i-th cell}, arriving at the input of element 5 last, will cause the appearance of its output if, at the same time, at output 14 (1 "-2) -th cell 1 there is a I, Thus, the i-cell will be in the state 101010 or 011010 and will be able to transfer information to the (1 + 1) -th cell 1. The state of 11 inputs.7, 18 of the register corresponds to the absence of information, the state 01 and .10 to the presence of zero and ones respectively. The value O at the input 19 of the register allows reception of information from its inputs 17,18. and must be set no earlier than the state of the last 10. The value of O at output 23 of the register is a receipt for its receipt of information. According to this receipt, the input 1 of the register can be set to 1, and the input 17.18 - state 11. The value 1 at output 24 of the register allows the setting of O at its input 19, provided that its input 2 also has value 1. State 11 of outputs 20, 21 of the register corresponds to the absence of information, state 01 and 10 are one and zero, according to the number of the last register cell, state 00 does not appear on these inputs. The value O at the output 22 of the register permits the reading of information from its outputs 20, 21 and is established after the occurrence of state 01 or 10 of these outputs. The value O at the input 25 of the register is a receipt for receiving information from its outputs. According to this receipt, output 1 of the register is set to 1, and output 20, 21 is set to P. The transfer register through the sequence 101 is represented by the time diagram of FIG. 2. In the initial state (tick number 0), the information in all cells of the register is erased. Chart built. under the assumption that the delays of all register elements are equal to T. The input 26 of the register entered into its structure for the unification of the input and output interfaces, fixed value 1,
25 26 разрешающее изменение значений на его выходе 22. Поэтому значени на входе 26 регистра в диаграмме не привод тс . Из временной диаграммы видно, что быстродействие регистра (врем между последовательными запис ми информации в регистр) составл ет 26 С если очередна запись происходит в такте № 23, то следующа может произойти не раньше, чем в .такте № 49. При этом минимальна длительность сигнала на входе 19 регистра (значение О на этом входе) составл ет 5 -I , соответственно интервал между сигналами на этом входе (т.е. значение 1 на нем) составл ет 21f . Дл сигнала на входе 25 регистра эти величины равны 6 С и 20 f соответственно .. Из функционировани асинхронного регистра следует, что в процессе записи и последующего стирани информации в каждой его чейке пам ти все элементы переключаютс последовательно. Это обеспечивает достоверное функционирование реги.стра при любых величинах задержек его элементов. Предложенное техническое решение упрощает асинхронный сдвиговый peгиctp по сравнению с прототипом , так как реализаци предложенного регистра требует более экономичных (двух и трехвходовых) элементов И-НЕ, чем реализаци прототипа, требующа использовани п тивходовых элементов И-НЕ. Оценива сложность реализации суммарным числом входов элементов, составл ющих одну чейку, получим соответствено 15 у предложенного регистра, против 18 у известного регистра, что подтверждает достижение поставленной цели изобретени .25 26 permitting changes in the values at its output 22. Therefore, the values at the input 26 of the register are not shown in the diagram. From the timing diagram it can be seen that the speed of the register (the time between successive recordings of information in the register) is 26 ° C. If the next recording occurs in tick # 23, then the next one can occur no earlier than on tick # 49. At the same time, the minimum signal duration at the input 19 of the register (the value O at this input) is 5 -I, respectively, the interval between the signals at this input (i.e. the value 1 at it) is 21f. For the signal at input 25 of the register, these values are 6 C and 20 f, respectively. From the operation of the asynchronous register, it follows that in the process of recording and subsequent erasing of information in each of its memory cells, all elements switch sequentially. This ensures reliable operation of the registra with any delay values of its elements. The proposed technical solution simplifies asynchronous shear protection in comparison with the prototype, since the implementation of the proposed register requires more economical (two and three-input) AND-NOT elements than the implementation of the prototype, which requires the use of AND-NOT input elements. Assessing the complexity of the implementation of the total number of inputs of the elements constituting a single cell, we obtain, respectively, 15 from the proposed register, against 18 from a known register, which confirms the achievement of the stated goal of the invention.