SU1136155A1 - Устройство дл извлечени квадратного корн - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее -регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управлени , причем блок управлени  содержит группу элементов НЕ, первую и вторую группы элементов И, отличающеес  тем, что, с целью повышени  быстродействи , в него введены перва  и втора  группы коммутаторов, умножитель, сумматор, а в блок управле:ни  введены шесть элементов И,, раз- р дные входы первого слагаемого сумматора соединены соответственно с выходами умножител , разр дные входы первого сомножител  которого соединены соответственно с выходами коммутаторов первой группы, -и информационный вход j-го коммутатора первой группы соединен с выходом

Description

с входами первого элемента И, выход которого соединен с первыми входами элементов ИЛИ группы, вторые входы которых соединены соответственно с выходами коммутаторов второй группы, к-й инфйрмационный вход j -го коммутатора второй группы соединен с ()-м выходом сумматора, входы второго слагаемого сумматора соединены соответственно с шиной логического О, шиной логической 1, .выходом первого коммутатора первой группы, шинойлогического О, шиной логической 1, выходом элемен6155

та НЕ, выходом первого коммутатора первой группы, шиной логической 1, вход элемента НЕ соединен с выходом первого коммутатора первой группы, входы второго сомножител  умножител  с первого по седьмой соединены соответственно с шиной логической 1, выходом элемента НЕ, шиной логического О, шиной логической 1, выходом первого коммутатора первой группы, выходом элемента НЕ, шиной логического О, выходы элементов ИЛИ группы соединены соответственно с входами регистра результата.

Изобретение относитс  к вычислительной технике и может быть исполь зовано при -построении специализированных вычислителей, предназначенны дл  цифровой обработки сигналов в реальных масштабах времени. Известно устройство дл  извлечени  квадратного корн , содержащее треугольную матрицу вычислительных  чеек 111. Недостатком данного устройства  вл ютс  большие аппаратурные затратЫф Наиболее близким к изобретению  вл етс  устройство дл  извлечени  квадратного корн , содержащее входной регистр, выходной регистр, генератор импульсов, делитель частоты , блок управлени , первый и второ выходы Которого подключены к первым входам входного и выходного регистров соответственно, выход генерато ра импульсов соединен с входом делител  частоты, вычитающий счетчик , дешифратор, преобразователь параллельного входного кода в двоич ный код и элемент И, первый вход которого соединен с выходом генератора импульсов, второй вход соединен с третьим выходом блока управле ни , а выход подключен к первому входу вычитакнцего счетчика и третье му входу входного регистра, выходы которого соединены с первой группой входов выходного регистра и группой уходов блока управлени , группа выходов которого соединена с группой входов преобразовател  параллельного входного кода в двоичный код, группа выходов которого соединена с группами входов вычитающего счетчика 23, Недостатком известного устройства  вл етс  его низкое быстродействие. Цель изобретени  - повьш1ение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство дл  извлечени  квадратного корн , содержащее регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управлени , причем блок управлени  содержит группу элементов НЕ, первую и вторую группы элементов И, дополнительно введены перва  и втора  группы коммутаторов , умножитель, сумматор, а в блок управлени  введены шесть элементов И, разр дные входы первого слагаемого сумматора соединены с выходами умножител , разр дные входы первого сомножител  которого соединены соответственно с выходами коммутаторов первой группы, i-й информационный вход j-го коммутатора первой группы соединен с выходом (2i + j -2)-го разр да регистра аргумента (1,3 1, п/2 , где п - разр дность регистра аргумента), разр дные-выходы регистров аргумента соединены с входами элементов НЕ группы, выходы (2 j -И -х элементов

3113

НЕ группы соединены соответсвенно с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами 2 J-X элементов НЕ группы, выход j-ro элемента И первой группы соединен с первым входом j-ro и вторым входом (j-l)-ro элементов И второй группы, выход первого элемента И второй группы соединен с первым входом первого элемента И блока управлени , второй вход которого соеди-нен с инверсным выходом второго элемента И блока управлени , первый вход которого соединен с инверсным выходом третьего элемента И блока управлени , первый вход которого соединен с выходом четвертого элемента И второй группы, выход шестого элемента И которой соединен с вторым входом третьего элемента И блока управлени , первый вход четвертого элемента И блока управлени  соединен с выходом первого элемента И второй группы и первым входом п того элемента И блока управлени , второй вход которого соединен с первым входом шестого элемента И блока управлени  и выходом третьего элемента И второй группы, выход п того элемента И которого соединен с вторым входом шестого элемента И блока управлени , инверсный выход которого соединен с вторым входом четвертого элемента И блока управлени , выход второго элемента И второй группы соединен с вторым входом, второго элемента И блока управлени j выходы п того, четвертого и первого элементов И блока управлени  соединены соответственно с управл ющими входами всех коммутаторов, выходы коммутаторов с первого по ;п/2 - 1-й первой группы соединены с входами первого элемента И, выход которого соединен с первыми входами элементов ИЛИ группы, вторые входы которых соединены соответственно с выходами коммутаторов второй груйпы, 1(-й инфо мационный вход j-ro коммутатора второй группы соединен с (j- V;+ 1)-м выходом сумматора, входы второго слагаемого сумматора с первого по восьмой соединены соответственно с шиной логического О, шиной логической 1, выходом первого коммутатора первой группы, шиной логического О, шиной логической I, выходом элемента НЕ, выходом первого коммутатора первой группы, шиной логической 1, вход элемента НЕ соединен с выходом первого коммутатора первой группы, входы второго сомножител  умножител  с первого по седьмой соединены соответственно с шиной логической 1, выходом элемента НЕ, шиной логического О шиной логической 1, выходом первого коммутатора первой группы, выходом элемента НЕ, шиной логического О, выходы элементов ИЛИ группы соединены соответственно с входами регистра результата.

На фиг. 1 приведена блок-схема устройства дл  извлечени  квадратного корн ; на фиг. 2 - блок-схема устройства управлени .

Устройство (фиг.1) содержит регистр I операнда, коммутаторы 2 первой группы, коммутаторы 3 второй группы, блок 4 управлени , умножитель 5, элемент НЕ 6, сумматор 7, шину 8 логической 1, шину 9 логического О, регистр 10 результата, группу элементов ИЛИ 1 1., элемент И 12. Блок управлени  (фиг. 21 содержит группы элементов И 13, группу элементов НЕ 14, элементы И 15, элементы И-НЕ 16.

Устройство работает следующим образом .

Аргумент А представлен двоичным числом с фиксированной.зап той:

, а а 2 ... а , где а - старший разр д мантиссы

входного числа; а - младший разр д мантиссы входного числа.

Входное число, выраженное параллельным пр мым кодом, записываетс  во входном регистре 1, С выхода регистра 1 сигналы всех разр дов поступают на первую группу коммутаторов 2 и блок 4 управлени , с помощью которых осуществл етс  нормализаци  входного числа. При четном числе равных нулю старших разр дов мантиссы входного числа (или в случае , когда старший разр д числа равен логической 1)) старший разр д числа, снимаемого с выхода первого коммутатора 2 первЬй группы, который соединен со старшим разр дом первого сомножител  умножител  5, равен логической 1. При нечетном Числе равных нулю старших разр дов мантиссы входного числа сигнал, сни маемьш с выхода первого ко1«1мутатора 2 первой группы, равен нулю. Таким образом, при входном числе больше О нормализаци  приводит к тому, что на вход двух старших разр дов первого сомножител  умножител  5 поступает либо комбинаци  01, либо Ijf; Управление коммутаторами осущест вл етс  М-разр дным кодом ( который вьфабатываетс  блоком 4 управлени . В результате нормализации на вхо ды первого сомножител  умножител  5 подаетс  число А, которое по. своей величине находитс  в пределах 0,25 $ А 1. Старший разр д числа, снимаемого с первой группы коммутаторов 2, подаетс  также на вход элемента НЕ 6, на вход-п того разр да второ сомножител  умножител  5 и на треTHi . и седьмой входы второго слагае;мого сумматора 7. На второй и шестой входы второго сомножител  умножител  5, а также на шестой вход второго слагаемого сумма1тора 7 подаютс  с выхода элемента НЕ 6. Сиг налы Лог. 1 с шины 8 подаютс  на первый и четвертый входы второго со ножител  умножител  5 и второй, п тый и восьмой входы второго слага мого сумматора 7. Все остальные входы умножител  5 и сумматора 7 соединены с шиной 9 логического О. В результате с выходов сумматора 7 снимаетс  число, которое опре дел етс  следующими формулами, соот ветствующими линейно-ломаной аппрок симации: 19/64 + 53/64А, при 1/4«А Г/ 53/128 + 19/32-А, при при 63/64М 1 127/128, или в двоичном коде: -0,0100110 + + 0,110101 А, при 0,,1 0,0110101 + 0,100110-А, при О,,1111 0,111111 при 0,innUA l Поскольку при ,1 d, 1,А при .0,01 А О, 1 « 0. Указанные формулы с учетом значеНИИ старшего разр да а, ВХОДНОГО числа можно записать следующим образом: 0,01с( + 0, 0-1 А, при 0,,1 11111 0,1111111, при 0,1111 . Умножение нормализованного числа А на коэффициент О, производитс  в умножителе 5, при этом инверсные значени  старшего разр да числа А (5) снимаютс  с выхода элемента НЕ 6. В сумматоре 7 осуществл етс  сложение числа О, 1 м.,01 .ot « А с посто нным членом 0,01о(01 «.,. Многоразр дное число с выхода сумматора поступает на вторую группу коммутаторов 3, где осуществл етс  денормализаци  результата. При этом сдвиг вправо по отношению к зап той дл  выходного числа осуществл етс  на разр дов, где Е - количество пар нулевых старших разр дов входного числа. Управление коммутаторами 3 второй группы осуществл етс  тем же кодом управлени , вырабатываемым блоком 4 управлени , который используетс  дл  управлени  коммутаторов первой группы. Сигналы с выходов коммутаторов второй группы через элементы ИЛИ 1 подаютс  на выходной регистр 10, выходы которого  вл ютс  выходами устройства. При равенстве всех значаш 1х разр дов входного числа, поступающих на .входы блока 4 управлени , нулю блок 4 управлени  вырабатывает специальный код, обеспечивающий получение нулевого результата на выходе устройства, дл  чего все восьмые входы коммутаторов 3 второй группы соединены с шиной логического О. В том случае, когда- первые шесть старших разр дов числа, снимаемого с коммутаторов 2 первой группы, и соединенные с входами элемента И 12, равны логической 1, на выходе элемента И 12 по вл етс  логическа  1, котора  через элементы ИЛИ 11 подаетс  на вход регистра 10,

7 11361558

и на выходных шинах устройства но в-Исследовани  показывают, что наил етс  число О, ПИ 41-более проста  структура блока управСтруктура блока управлени  опре-лени , обеспечивающа  наиболее

дел етс  по таблице состо ний, ко-высокое быстродействие, получаетс 

тора  приведена дл  случа  и 5 в том случае, когда выходные слова

св зывает между собой значени  разр -блока управлени  расписываютс  в

дов входного и выходного слов бло-соответствии с циклическим кодом

ка управлени .(кодом Гре ). В таблице обозначены: «1,4разр ды числа, поступающего на входы блока управлени ; В - Bj - разр ды кода управлений, снимаемого С выходов блока управлени ; X знак , обозначающий, что в данном 55 наборе соответствующий разр д входного числа может быть любым, т.е. равным 1 или 0. Из таблицы следуют следующие логические уравнени : 6,«i«2«3 «s 6S 8 ; «i«2«3 4K t «1 «8 .V); Г r«,v«.v«,.vo( v« «,« « х f7 8 9 ю Л 11 t2 la «14. ) Выходной код блока управлени  BI В В, поступает на управл ющие входы коммутаторов.

Введение в известное устройство первой и второй группы коммататоров, умножител  сумматора и шести элементов И позвол ет получить более высокое быстродействие. Результат

в предлагаемом устррпстве формируетс  за один такт, равный Сумматору времени переходных процессов в блоках устройства. В известномt результат формируетс  за несколько тактов , при этом количество тактов пр мо пропорционально разр дности аргумента.

Claims (2)

1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управления, причем блок управления содержит группу элементов НЕ, первую и вторую группы элементов И, отличающееся тем, что, с целью повышения быстродействия, в него введены первая и вторая группы коммутаторов, умножитель, сумматор, а в блок управления введены шесть элементов И,, разрядные входы первого слагаемого сумматора соединены соответственно с выходами умножителя, разрядные входы первого сомножителя которого соединены соответственно с выходами коммутаторов первой группы, 1-й информационный вход /j-го коммутатора первой группы соединен с выходом (21 +j-
2. 2 ^!)-го разряда регистра аргумента i, ’j = 1; η/2, где π- разрядность' регистра аргумента), разрядные выходы регистра аргумента соединены с входами элементов НЕ группьц выходы

   2 j — 1 )-х элементов НЕ группы соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами 2/-х элементов НЕ.группы, выход j-rb элемента И первой, группы соединен с первым входом j-го и вторым входом (j-l)-ro элементов И второй группы, выход первого элемента И второй группы соединен с первым входом первого элемента И блока управления, второй вход которого соединен с инверсным выходом второго элемента И блока управления, первый вход которого соединен с инверсным выходом третьего элемента И блока.управления, первый вход которого соединен с выходом четвертого элемента И второй _β группы, выход шестого элемента И S который соединен с вторым входом третьего элемента И блока управления, первый вход четвертого элемента Й блока управления соединен с выходом первого элемента И второй группы и первым входом пятого элемента И блока управления, второй вход которого соединен с первым входом шестого элемента И блока управления и выходом третьего элемента И второй группы, выход пятого элемента И которого соединен с вторым входом шестого элемента И блока управления, инверсный выход которого соединен с вторым входом четвертого элемента И блока управления, выход второго элемента И второй группы соединен с вторым входом второго элемента И блока управления, выходы пятого, четвертого, первого элементов И блока управления соединены -Соответственно с управляющими входами всех коммутаторов, выходы коммутаторов с первого по η/2-1-й первой группы соединены с входами первого элемента И, выход которого соединен с первыми входами элементов ИЛИ группы, вторые входы которых соединены соответственно с выходами коммутаторов второй группы, к-й информационный вход j-го коммутатора второй группы соединен с (j-k + 1)-м выходом сумматора, входы второго слагаемого сумматора соединены соответственно с шиной логического О”, шиной логической 1, выходом первого коммутатора первой группы, шиной’логического ^п0”, шиной логической 1, выходом элемен та НЕ, выходом первого коммутатора первой группы, шиной логической 1, вход элемента НЕ соединен с выходом первого коммутатора первой группы, входы второго сомножителя умножителя с.первого по седьмой соединены соответственно с шиной логической 1, выходом элемента НЕ, шиной логического О, шиной логической 1, выходом первого коммутатора первой группы, выходом элемента НЕ, шиной логического О, выходы элементов ИЛИ группы соединены соответственно с входами регистра результата.