SU1136201A1 - Адаптивное устройство дл сокращени избыточности цифровой информации - Google Patents

Abstract

1. АДАПТИВНОЕ УСТРОЙСТВО ДЛЯ СОКРАЩЕНИЯ ИЗБЫТОЧНОСТИ ЦИФРОВОЙ ИНФОРМАЩ Ш, содержащее вычислитель разделенных разностей, первый выход которого соединен с входом вычислител  коэффициентов интерпол ционного полинома,. выходы которого соединены с первыми входами формировател  341ачений интерпол ционного полинома, выход формировател  значений интерпол ционного полинома соединен с первьм входом первого блока срайнени , ключ, первый выход которого соединен с входом блока пам ти , выход которо го  вл етс  выходом устройства, отличающеес  тем, что. с целью повьшени  быстродействи  устройства, в него введены регистр адреса, элемент задержки, блок умножителей , второй блок сравнени  и элемент И, первый вход регистра адреса и вход элемента задержки объединены и  вл ютс  входом устройства, выход элемента задержки соединен с первым входом ключа, второй выход которого соединен с вторым входом регистра адреса и первым входом вычислител  разделенных разностей, выход блока умножителей соединен с третьим входом регистра адреса и вторым входом формировател  значений интерпол ционного полинома, второй выход которого соединен с первым входом второго блока сравнени , первый, второй и третий выходы регистра адреса .соединены соответственно с объединенными входом блока умножителей и вторым входом вычислител  разделенных разностей , вторым входом первого и вторым входом второго блоков сравнени , выходы блоков сравнени  соединены с соответствукмцими входами элемен- , та И, выход которого соединен с вторым входом ключа.

Description

1136

2. Устройство по п. 1, о т л ичающеес  тем, что вычислитель разделенных разностей содержит элементы пам ти, вычитатели и делитель , выходы первого элемента пам ти соединены с первыми входами соответственно первого и второго вычитателей , выходы которых соединены соответственно с первым входом второго элемента пам ти через делитель и с первым входом третьего элемента пам ти, первый выход второго элемента пам ти соединен с вторым входом третьего элемента пам ти, второй и третий входы соответственно второго и третьего элементов пам ти и вход первого элемента пам ти и вторые входы вычитателей и делител   вл ютс  соответственно первым и вторым входами вычислител  разделенных разностей, выходы второго и третьего элементов пам ти  вл ютс  выходом вычислител  разделенных разностей .

3. Устройство по п. 1, о т л и ,члющеес  тем, что вычислитель коэффициентов интерпол ционного полинома содержит элементы пам ти, умножители и вычитатель, первый выход первого элемента пам ти соедине с первым входом вычитател , выход которого соединен с первым входом первого умножител , выход которого соединен с первым входом второго умножител , входы первого и второго элементов пам ти и вторые входы вычитател  и умножителей  вл ютс  входом вычислител  коэ|})фициентов интерпол ционного полинома, выходы умножителей и второго элемента пам ти и второй выход первого элемента пам ти  вл ютс  выходами вычислител  коэффициентов интерпол тдионного. полинома. 4. Устройство по п. 1, о т л иЧаю|цеес  тем, что формирователь значений интерпол ционного полинома содержит умножители, преобразователи и сумматоры, выходы первого и второго преобразователей соединены с первыми входами соответственно первого и второго умнолсителей, выходы которых соединены с первыми входами соответственно первого и второго сумматоров, выходы третьего и четвертого преобразователей соединены с первыми входами соответственно третьего и четвертого умножителей, выходы которых соединены с вторьми входами соответственно первого и второго cyw маторов, третьи входы которых соединены с выходами соответственно п того и шестого умножителей, вторые входы первого, второго, третьего и четвертого умножителей, первые входы п того и шестого ьмножителей, четвертые входы сумматоров  вл ютс  первыми входами формировател  значений интерпол ционного полинома, объединенные входы преобразователей и вторые входы п того и шестого умножителей и выходы cyMiviaTOpoB  вл ютс  соответственно вторым входом и первым и вторым ВЬЕ одами формиро - вател  значений интерпол ционного полинома.

Изобретение относитс  к промышленности средств св зи и может быть использовано, например, в цифровых телевизионных передающих системах дл  построени  устройств сокращени  избыточности цифровой информации. Известно устройство дл  сокращени  избыточности цифровой информаци содержащее блок выбора отсчетов входного сигнала, выход которого подключен к входу блока вычислени  разделенных разностей, блок генерировани  сигналов интерпол ционного п олинома, выход которого через блок сравнени  подключен к управл ющему входу -ключа выдачи данных; к сигнальному входу ключа вьщачи данных и к другому входу блока сравнени  подключен выход блока выбора отсчетов входного сигнала, вьпсод ключа соединен с выходным блоком Cl} Основным недостатком этого устройства  вл етс  его относительно н.ёаысокое быстродействие,, так как в нем кроме интерпол ции используетс  экстрапол ци , сопровождаема  повышекием степени полинома, следствием чего  вл етс  большой объем вычисле ний, которые должныбыть выполнены в единицу времени. Наиболее близким к изобретению по технической сущности  вл етс  ус ройство, содержащее блок хранени  отсчетов входного сигнала, выход ко торого подключен к входу блока вычи лени  разделенных разностей, блок г нерировани  сигналов интерпол ционного полинома, выход которого через блок сравнени  подключен к управл ю щему входу ключа вьщачи данных, сиг нальный вход ключа выдачи данных и другой вход блока сравнени  подкл чен к выходу блока хранени  отсчетов входного сигнала, выход ключа выдачи данных подключен к выходному блоку. Кроме того, устройство содер жит блок разрешени  вычислений и последовательно соединенные блок вы числени  коэффициентов интерпол цио ного полинома и блок хранени  коэффициентов предыдущего шага, к управ л ющему входу которого через блок разрешени  вычислений подключен дополнительный выход блока сравнени , выходы блока храйени  коэффициентов :предьщуще о шага, блока хранени  )отсчетов входного сигнала и блока вычислени  разделенных разностей подключены к соответствующим входам блока вычислени  коэффициентов интерпол ционного полинома, вьпсод которого подключен к входу блока генерировани  сигналов интерпол ционного полинома 1,2, Недостатком известного устройства также  вл етс  его невысокое быстродействие вследствие того, что сравнение ошибки интерпол ции с допустимой ошибкой необходимо делать в каждой точке интервала интерпол ции , соответствукодей непереданному отсчету. Поэтому объем необ ходимых вычислений, приход щихс  на один интервал между отсчетами входного сигнала (тактовый интервал возрастает пропорционально величине интервала интерпол ции. Цель изобретени  - повьшение быстродействи  устройства. Цель достигаетс  тем, что адаптивное устройство дл  сокращени  .избыточности цифровой информации, содержащее вычислитель разделенных разностей, первый выход которого сое динен с входом вычислител  коэффициентов интерпол ционного полинома, выходы которого соединены с первыми входами формировател  значений интерпол ционного полинома, выход формировател  значений интерпол ционного полинома соединен с первым входом первого блока сравнени , ключ, первый выход которого соединен, с входом блока пам ти, выход которого  вл етс  выходом устройства, введены регистр адреса, элемент задержки, блок умножителей, второй блок сравнени  и элемент И, первый вход регистра адреса и вход элемента задержки объединены и  вл ютс  входом устройства, вьгход элемента задержки соединен с первым входом ключа, второй выход которого соединен с вторым входом регистра адреса и первым входом вычислител  разделенных разностей, выход блока умножителей соединен с третьим входом регистра адреса и вторым входом формировател  значений интерпол ционного полинома, второй выход которого соедииен с первым входом второго блока сравнени , первый, второй и третий выходы регистра адреса соединены соответственно с объединенными входом блока умножителей и вторым входом вычислител  разделенных разностей, вторым входом первого и вторым входом второго блоков сравнени , выходы блоков сравнени  соединены с соответствующими входами элемента И, выход которого соединен с вторым входом ключа.. . . Кроме того, вычислитель разделённых разностей содержит элементы пам ти , вычитатели и делитель, выходы первого элемента: пам ти соединены с первыми входами соответственно первого и второго вычитателей, выходы которых соединены соответственно с первым входом второго элемента пам ти через делитель и с первьн входом третьего элемента пам ти, первый выход второго элемента пам ти соединен с вторым входом третьего элемента пам ти, второй и третий входы соответственно второго и третьего элементов .пам ти и вход первого элемента пам ти и вторые входы вычитателей и делител   вл ютс  соответственно ервым и вторьм входами вычислител  азделенных разностей, выходы второго и третьего элементов пам ти  вл ютс  выходом вычислител  разделенных разностей. Вычислитель коэффициентов интерпол ционного полинома содержит элементы пам ти, умножители и вычитатель , первый выход первого элемента пам ти соединен с первым входом вычитател , выход которого соединен с первым входом первого умножител , выход которого соединен с первым входом второго умножител , входы пер вого и второго элементов пам ти и вторые входы вычитател  и умножителей  вл ютс  входом вычислител  коэф фициентов интерпол ционного полинома , выходы умножителей и второго элемента пам ти и второй выход первого элемента пам ти  вл ютс  выхода ми вычислител  коэффициентов интерпол ционного полинома о Формирователь значений интерпол ционного полинома содержит умножители преобразователи и сумматоры выходы первого и второго преобразователей соединены с первыми входами соответственно первого и второго умножителей, выходы которых соедине ны с первыми входами соответственно первого и второго сумматоров, выход третьего и четвертого преобразовате лей соединены с йервыми входами соо ветственно третьего и четвертого умножителей, выходы которых соединены с вторыми входами соответствен но первого и второго сумматоров, третьи входы которых соединены с выходами соответственно п того и шестого з;т ножителеЙ5 вторые входы первого, второго, третьего и четвертого умножителей, первые входы п того и шестого умнозкителей, четвертые входы сумматоров  вл ютс  .первыми входами формировател  значений интерпол ционного полинома, объединенные входы преобразователей и вторые входы п того и шестого умножителей и выходы сумматоров  вл ютс  соответственно вторым входом и первым и вторым выходами формировател  значений интерпол ционного полинома. В качестве интерпол ционного пол нома исполг зуетс  кусочнополиномиальна  функци  третьей степени. В отличие от известного устройства коэффициенты этой функции, вычисл е мые на интервале интерпол ции, не завис т от коэффициентов предыдущег шага, что позвол1 ет исключить блок хранени  коэффициентов предыдущего шага и увеличить быстродействие устройства . На фиг. 1 показана структурна  схема предлагаемого устройства; на фиг. 2 - структурна  схема вычислител  разделенных разностей; на фиг. 3 - структурна  схема вычислител  коэффициентов интерпол ционного полинома; на фиг. 4 - структурна  схема формировател  значений интерпол ционного полинома; на фиг. 5 и 6 - графики, по сн ющие принцип действи  предлагаемого устройства . Предлагаемое устройство (фиг.1) содержит вычислитель 1 разделенных разностей, вычислитель 2 коэффициентов интерпол ционного полинома, формирователь 3 значений интерпол ционного полинома, первый блок А сравнени , блок 5 пам ти, ключ 6, блок 7 умножителей, элемент И 8, второй блок 9 сравнени , регистр 10 адреса, элемент 11 задержки. Вычислитель 1 разделенных разностей (фиг. 2) содержит вычитатели 12 и 13, элементы 14 - 16 пам ти и делитель 17. Вычислитель 2 коэффициентов интерпол ционного полинома содержит умножители 18 и 19, элементы 20 и 21 пам ти и вычитатель 22. Формирователь 3 значений интерпол ционного полинома (фиг. 4) содержит умножители 23-28, функциональные преобразователи 29-32 и сумматоры 33 и 34. Блок 5 пам ти представл ет собой запоминающий регистр. Блок 7 умножителей содержит два умножител  с общим входом. Один умножитель служит дл  умножени  входной величины на 1/3, другой - дл  умножени  входной величины на 2/3. Регистр 10 адреса содержит  чеек пам ти с адресами 0,1,..., K j paBHo максимальной длине интервала интерпол ции. Оно определ етс  либо свойствами сигнала, либо техническими возможност ми и экономическими соображени ми. Например , дл  телевизионного сигнала может быть щательного стандарта равным числу отсчетов сигнала на одной телевизионной строке, т.е. в этом случае . Принцип действи  устройства заключаетс  в том, что поступающие 7113 с тактовой частотой отсчеты входного сигнала сравниваютс  по величине со значени ми интерпол ционного полино-ма . Модуль разности между этими величинами  вл етс  ошибкой интерпол ции На выход устройства пропускаютс  лишь те опорные или существенные отсчеты, по которьм на приемной стороне могут быть вычислены значени  интерпол ционного полинома, используемые вместо непереданных отсчетов, причем ошибка интерпол ции не превзойдет допустимой величины. В качестве интерпол ционного в предлагаемом устройстве используетс  полином третьей степени 8{0)ао+а е+а2в2+аз0 (1) где 6( t/T - безразмерное врем , измер емое числом тактовых интервалов f. Коэффициенты а, а, а и а полинома 3(0) определ ютс  с помощью опорных отсчетов следующим образом (фиг. 5): Uciy,:.   П 0 o а --2 (); 3 2К D . к к и,. и„ и и три последователь ных опорных отсче та. Вычисленные таким образом коэффи циенты определ ют полином (1) тольк на интервале интерпол ции, ограниче ном опорными отсчетами Ug и U. На фиг. 5 длина интервала интерпол ции равна К, т.е. возможные значени  ар гумента 6 в формуле (1) определ ютс выражением . Дл  определени  очередного опорного отсчета интерва интерпол ции последовательно, шаг за шагом увеличиваетс  до тех пор, пока ошибка интерпол ции не превыси допустимую величину. Как только это произойдет, отсчет U. , бьшший отсчетом Uj, на предыдущем шаге (фиг. 6а), делаетс  опорным и процесс повтор етс . На первом шаге длина интервала интерпол гщи равна двум, на втором шаге - трем и т.д. На К-1-м шаге длина интервала интер пол ции равна К. Рассмотрим .работу устройства на К-1-м шаге, который начинаетс  в момент (фиг. 6а), когда текущий отсчет входного сигнала поступа ет в регистр 10 адреса и записывает-i с  в адрес К (отсчет U,) . На предыдущем шаге в обоих блоках 4 и 9 сравнени  ошибка интерпол ции не больше допустимой величины. В этом случае на выходе элемента И 8 по вл етс  команда, по которой сигнальный выход ключа 6 запираетс  и отсчет U ц.2 (фиг. 6в), поступивший в этот момент jHa ключ 6 от элемента 11 задержки, не пройдет в блок 5. С другого выхода ключа 6 подаетс  команда, по которой длина интервала интерпол ции, равна  до этого К-1, увеличиваетс  на единицу и становитс  равной К, т.е. числа U и К из регистра 10 поступают в вычислитель 1 разделенных разностей соответственно на входы вычитател  13 и делител  17. Число К передаетс , кроме того, из вычислител  1 в блок 7, где вычисл ютс  целые числа ГК Г2Кil3j 2 rj dK-U| -U. вычисл етс  в вычитате13 и в делителе 17. Число П. передаетс  в блок 2 на вход вычитател  22 и записываетс  в элементы 15 пам ти, бывшее до этого в элементе 15 число Пц переносит с  в элемент 16 пам ти. Выходы вычитател  12 и элемента 16 пам ти запираютс . В вычислителе 2 коэффициентов интерпол ционного полинома произвоДЯТСЯ следующие операции. Число В ИЗ вычислител  Т и коэффициент а из элемента 20 пам ти поступает на входы вычитател  22, на выходе которого получаетс  число Число В подаетс  на вход умножител  18, где умножаетс  на 2/К, в результате чего в соответствии с формулами (2) получаетс  коэффициент а, который подаетс  на умножитель 19, где умножаетс  на -1/2К, в результате чего получаетс  коэффициент ад. Полученные таким образом коэффициенты aj и aj, а также хран щиес  в элементах 20 и 21 пам ти коэффициенты а, -: а из вычислител  2 коэффици нтов передаютс  в формирователь 3 значений интерпол ционного полинома, где формируютс  два значени  интерпол ционного полинома (формула (1):

(2)

S,,jm,2+ajm,и

, соответствутор ие двум контрольным точкам e«mj, и .

Дл  получени  S число т из блока 7 подаетс  в формирователь 3 на общий вход умножител  24 и функциональных преобразователей 29 и 30. Числа т и Ш;, с выходов преобразователей 29 и 30 подаютс  на входы умножителей 23 и 25. На другие входы умножителей 25, 23 и 24 из вычислител  2 подаютс  коэффициенты полинома а ,   и а. С выходов умножителей 25, 23 и 24 числа , а, и подаютс  на вход сумматора 34 куда подаетс  также коэффициент а из вычислител  2. На выходе сумматора 34 получаетс , в соответствии с формулой (3), число S . Это число подаетс  в блок 4 сравнени . Одновременно с числом 8ц на выходе сумматора 33 аналогичным образом получаетс  число Sj, которое подаетс  во второй блок 9 сравнени .

Кроме формировател  3 значений интерпол ционного полинома числа mj, и fflj одновременно подаютс  в блок 10 умножителей, где они служат командой согласно которой отсчеты UCm,) и и(т) из адресов т и т, регистра 10 подаютс  соответственно в первый 4 и второй 9 блоки сравнени . Модуль разности между значением поли нома и отсчетом сигнала  вл етс  ошибкой интерпол ции. В первом блоке 4 сравнени  вычисл етс  ошибка (ra;)/, во втором блоке9 сравнени  - ошибка ,-U(m j)/. Числа сЛ,и d в блоках 4 и 9 сравниваютс  с допустимым значением ошибки «/д. Если (, (i 1,2), . в обоих блоках 4 и 9 ошибка не превосходит допустимую, то от элемента И на ключ 6 подаетс  команда, по которой вьш1еуказанный процесс повтор етс , т.е. сигнальный выход ключа 6 запираетс , интервал интерпол ции увеличиваетс  на единицу и т.д.

Если  се хот  бы в одном из блоков 4 и 9 сравнени  ошибка интерпол 1 ии превзойдет допустимую, то с выхода элемента И поступит друга  команда (фиг, 6а, б),по которой отсчет U переписываетс  в адрес О, т.е. ,, ; отсчет U переписываетс  в адрес 1, т.е. U,Uj, а текущий отсчет и записываетс  в адрес 2, что означает ..; новое значение Uj, записываетс  в элемент 14 пам ти в вычислителе 1; число элемента 16 пам ти в качестве нового значени  а передаетс  в элемент 20 пам ти вычислител  2; разность D, с выхода вычитател  12 записываетс  в элемент 16 пам ти в вычислителе 1;

Uj-Ue

разделенна  разность Dj - -r--, вычисленна  с помощью вычитател  13 и делител  17 (блок 1), записываетс  в элемент 15 пам ти и передаетс  в вычислитель 2 дл  вычислени  коэффициентов а, и aj. Дальше устройство работает точно так же, как и на К-1-м шаге, только теперь , т.е. первый шаг.

Высокое быстродействие предлагаемого устройства определ етс  не только тем, что дл  вычислени  коэффициента « полинома 8(6). требуетс  меньше времени, чем в известном устройстве , но главным образом тем, что ошибка интерпол ции оцениваетс  не во всех точках интервала интерпол ции , в которых расположены непереданные отсчеты входного сигнала, а лишь в двзгх контрольных точках. Это оказалось возможным после того, как было обнаружено, что ошибка интерпол ции в среднем достигает максимума в двух точказ интервала интерпол ции. Поскольку в предлагаемом устройстве .оценка ошибки осуществл етс  параллельно в двух блоках сравнени , то фактически на эту операцию затрачиваетс  столько времени, как если бы контрольна  точка была одна. Поэтому число операций, которые нужно выполнить за один тактовый интервал в предлагаемом устройстве, в раз меньше, чем в известном. На практике всегда NvIO.

tffЛ

IZ

r

/r-j

.Z

.

и I-

21

K-rOj

.5

/f

1±

/7

/5

.

r Ж

is

СЮ O.

т

Uo

и

о 1 2 . .

-г

.

К-/ К

Фмг.5

tlk

Q 1 2

0 I г

Фиг.6

UK

.

K1 К

1 г

К

Claims (4)

1. АДАПТИВНОЕ УСТРОЙСТВО ДЛЯ СОКРАЩЕНИЯ ИЗБЫТОЧНОСТИ ЦИФРОВОЙ ИНФОРМАЦИИ, содержащее вычислитель разделенных разностей, первый выход которого соединен с входом вычислителя коэффициентов интерполяционного полинома, . выходы которого соединены с первыми входами формирователя значений интерполяционного полинома, выход формирователя значений интерполяционного полинома соединен с первьм входом первого блока срайнения, ключ, первый выход которого соединен с входом блока памяти’, выход которого является выходом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены регистр адреса, элемент задержки, блок умно-¹ жителей, второйблок сравнения и элемент И, первый вход регистра адреса и вход элемента задержки объединены и являются входом устройства, выход элемента задержки соединен с первым входом ключа, второй выход которого соединен с вторым входом регистра адреса и первым входом вычислителя разделенных разностей, выход блока умножителей соединен с третьим входом регистра адреса и вторым входом формирователя значений интерполяционного полинома, второй выход которого соединен с первым входом второго блока сравнения, первый, второй и третий выходы регистра адреса соединены -соответственно с объединенными входом блока умножителей и вторым входом вычислителя разделенных разностей, вторым входом первого и вторым входом второго блоков сравнения, выходы блоков сравнения соединены с соответствующими входами элемен- . та И, выход которого соединен с вторым входом ключа.

SU <,> 1136201

2. Устройство по π. 1, о т л ичающееся тем, что вычислитель разделенных разностей содержит элементы памяти, вычитатели и делитель, выходы первого элемента памяти соединены с первыми входами соответственно первого и второго вычитателей, выходы которых соединены соответственно с первым входом второго элемента памяти через делитель и с первым входом третьего элемента памяти, первый выход второго элемента памяти соединен с вторым входом третьего элемента памяти, второй и третий входы соответственно второго и третьего элементов памяти и вход первого элемента памяти и вторые входы вычитателей и делителя являются соответственно первым и вторым входами вычислителя разделенных разностей, выходы второго и третьего элементов памяти являются выходом вычислителя разделенных разностей.

3. Устройство по π. 1, отливающееся тем, что вычислитель коэффициентов интерполяционного полинома содержит элементы памяти, умножители и вычитатель, первый выход первого элемента памяти соединен с первым входом вычитателя, выход которого соединен с первым входом первого умножителя, выход которого соединен с первым входом второго умножителя, входы первого и второго элементов памяти и вторые входы вычитателя и умножителей являются вхо дом вычислителя коэффициентов интерполяционного полинома, выходы умножителей и второго элемента памяти и второй выход первого элемента памяти являются выходами вычислителя коэффициентов интерполяционного, полинома.

4. Устройство по п. ^отличающееся тем, что формирователь значений интерполяционного полинома содержит умножители, преобразователи и сумматоры, выходы первого и второго преобразователей соединены с первыми входами соответственно первого и второго умножителей, выходы которых соединены с первыми входами соответственно первого и второго сумматоров, выходы третьего и четвертого преобразователей соединены с первыми входами соответственно третьего и четвертого умножителей, выходы которых соединены с вторыми входами соответственно первого и второго сумматоров, третьи входы которых соединены с выходами соответственно пятого ц шестого умножителей, вторые входы первого, второго, третьего и четвертого умножителей, первые входы пятого и шестого умножителей, четвертые входы сумматоров являются первыми входами формирователя значений интерполяционного полинома, объединенные входы преобразователей и вторые входы пятого и шестого умножителей и выходы сумматоров являются соответственно вторым входом и первым и вторым выходами формиро — вателя значений интерполяционного полинома.