SU1156146A1 - Запоминающее устройство с автономным контролем - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее накопитель данных, формирователь адресных сигналов, входы которого  вл ютс  адресными входами устройства, а выходы соединены с адресными входами накопител  данных, формирователь, чис.повых сигналов, одни из входов и выходов которого  вл ютс  информационными входа.ми и выходами устройства, дешифратор, входы которого  вл ютс  одними из управл ющих входов устройства, триггер, первый элемент И, блок управлени , отличающеес  тем, что, с целью повышени  надежности устройства, в него введены второй и третий элементы И, элемент ИЛИ, элемент ИЛИ-НЕ, блоки сравнени , коммутаторы, регистры, формирователь контрольных кодов, блок индикации. формирователь синхроимпульсов и формирователь управл ющих сигналов, вход которого соединен с первым входом формировател  синхроимпульсов, а первый выход соединен с инверсным входом триггера, пр мой которого подключен к второму входу формировател  синхроимпульсов, выходы которого соединены с входами с первого по четверть й блока упг)ав.. п тый и шестой входы которого подключены соответственно к выходу псрр.ого б,

Description

входы которого подключены к другим выходам второго коммутатора, седьмой выход блока управлени  соединен с управл ющим входом второго блока сравнени , выходы с восьмого по дес тый подключены к управл ющим входам третьего регистра, а одиннадцатый выход .Соединен с первым входом первого регистра, второй вход которого, третий вход второго регистра и пр мой вход триггера подключены к второму выходу формировател  управл ющих сигналов, двенадцатый выход блока управлени  соединен с первым управл ющим входом первого коммутатора , второй управл ющий вход которого подключен к выходу третьего элемента И, первый вход которого соединен с тринадцатым выходом блока управлени , а второй вход объединен с вторыми входами второго элемента И, элемента ИЛИ-НЕ, второй вход второго элемента И и вход формировател  управл ющих сигналов  вл ютс  другими управл ющими входами устройства.

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам , и может бьггь применено в микропроцессорных системах управлени .

запоминающее устройство с самокоитролем, в котором дл  контрол  работы устройства примен ют метод подсчета KOHjpcxHbHbix сумм, при котором содержимое каждой из  чеек пам ти поочередно дважды складывают поразр дно с полностью единичным словом i.

Недостатком этого устройства  вл етс  низка  надежность.

Наиболее б.шзким к предлагаемому  вл етс  заио.мииающее устройство с самоконтролем , содержащее блок .местного управлени , процессор, регистр микрокоманд, первый и второй па нные формирователи, соединенные с соответствующими входами оперативного накопител , посто нный накоГ1ите .ль .микрокоманд, дешифратор сигналов унравлени , генератор тактовых импульсов, триггер управлени  генератором и элемент И, причем адресные шины и шины данных оперативного накопител  соединены с шинными формировател .ми, а первый и второй управл ющие входы накопител  соединены с пыходоу, регист|5а микрокоманд, другие выводы Н1ИННЫХ формирователей соединены с соответствующими входами и выходами npoiieccopa 2.

Недостатком прототипа  вл етс  низка  надежность, поскольку не предусмотрен контроль во врем  функционировани  устройства и требуетс  периодически отключать накопитель дл  проведени  профилактическо о функционального контрол .

Цель изобретени  - повышение надежности устройства.

Поставленна цель достигаетс  те.м, что в запоминающее устройство с автономным контролем, содержащее накопитель данных, формирователь адресных сигналов, входы которого  вл ютс  адресными входами устройства , а выходы соеди)1ены с адресными

входами накопител  данных, формирователь числовых сигналов, одни из входов и выходов которого  вл ютс  информационными входами и выходами устройства, дешифратор , входы которого  вл ютс  одними из управл ющих входов устройства, триггер, первый элемент И и блок управлени , введены второй и третий элементы И, элемент ИЛИ, элемент ИЛИ - НЕ, блоки сравнени , коммутаторы , регистры, формирователь контрольных кодов, блок индикации, формирователь синхроимпульсов и формирователь управл ющих сигналов, вход которого соединен с первым входом формировател  синхроимпульсов , а первый выход соединен с инверсным входом триггера, пр мой выход ко5 торого подключен к второму входу фор.мировател  синхроимпульсов, выходы которого соединены с входами с первого по четвертый блока управлени , п тый и шестой входы которого подключены соответственно к выходу

0 первого блока сравнени  и первому входу э.пемента ИЛИ-НЕ и к выходу второго блока сравнени , одни из входов которого и одни из входов первого коммутатора соединены с выходами формировател  контрольных ко5 дов, входы которого подключены к выходам первого регистра и группе входов блока управлени , первый и второй выходы которого соединены соответственно с первыми входами первого и второго элементов И, а третий и четвертый выходы подключены соот0 ветственно к первому входу второго регистра и к второму входу второго регистра и управл ющему входу первого блока сравнени , одни из входов которого подключены к одним из выходов второго регистра и входам блока индикации, управл ющий вход кото5 рого соединен с п тым выходом блока управлени , шестой выход которого подключен к первым управл ющим входам второго коммутатора, второй управл ющий вход которого соединен с выходом первого блока

0 сравнени , другие входы которого подключены к другим выходам второго регистра и

адресным входам накопител  данных, первый управл ющий вход которого соединен с выходом нервого элемента И, второй вход которого подключен к выходу элемента ИЛИ, первый и второй входы которого соединены соответственно с выходом элемента ИЛИ-НЕ и с выходом дешифратора и седьмым входом блока управлени , восьмой вход которого подключен к выходу второго элемента И и второму управл ющему входу накопител  данных, информационные входы и выходы которого соединены соответственно с выходами первого коммутатора, с одними из входов второго коммутатора, другими входами второго блока сравнени  и входами третьего регистра, выходы которого подключены к другим входам второго коммутатора, причем другие входы первого ком:. -;;тора соединены соответственно с одними из выходов второго коммутатора и с дру|иу.и выходами формировател  числовых ciii па/юв, другие входы которого подключены к другим выходам второго коммутатора, седьмой выход блока управлени  соединен с управл ющим входом второго блока сравнени , выходы с восьмого по дес тый подключены к управл ющим входам третьего регистра, а одиннадцатый выход соединен с первым входом первого регистра, второй вход которого , третий вход второго регистра и пр мой вход триггера подключены к второму выходу формировател  управл ющих сигналов , двенадцатый выход блока управлени  соединен с первым управл ющим входом первого коммутатора, второй управл ющий вход которого подключен к выходу третьего элемента И, первый вход которого соединен с тринадцатым выходом блока управлени , а второй вход объединен с вторыми входами второго элемента И, элемента ИЛИ-НЕ, второй вход второго элемента И и вход формировател  управл ющих сигналов  вл ютс  другими управл ющимт входами устройства .

На фиг. 1 представлена функциональна  схема предложенного устройства: на фиг. 2 функциональна  схема наиболее предпочтительного варианта выполнени  блока управлени .

Предложенное устройство содержит (фиг. Г) формирователь 1 адресных сигналов с входами 2, формирователь 3 числовых сигналов с входа.ми 4 и выхода гк 5, накопитель 6 данных с информацион 1ым.ч входами и выходами 7, дешифратор 8, управл ющие входы 9-11.

Устройство содержит также элемент ИЛИ 12, элементы И 13-15 с первого по третий, блок 16 управлени , формирователь 17 синхроимпульсов, триггер 18, форл1ирователь 19 управл юпдих сигналов, элемент ИЛИ-НЕ 20, первый 21 и второй 22 регистры , первый блок 23 сравнени , бло.к 24 индикации, второй блок 25 сг), третий регистр 26, первый 27 и второй 28 коммутаторы и формирователь 29 контрольных кодов.

Устройство содержит выходы 30-42 и входы 43j-43/, 44-47 блока 16 управлени .

Блок управлени  16 содержит дешифратор 48, элементы НЕ 49-55, элементы ИЛИ 56-61, элементы И 62-66, элементы И-НЕ 67 и 68, элемент ИЛИ-НЕ 69, триггер 70, нагрузочный элемент 71 и ключ 72.

Формирователи 1 и 3 могут быть выполнены на основе микросхем К589АП16.

В качестве формировател  29 контрольных кодов может быть применен посто нныи накопитель.

Предложенное устройство работает следующим образом.

В исходном состо нии тумблер в формирователе 19 (фиг. 1) нахса,нтс  в положении «Выключено и тактовые импульсы с

0 входа 11 поступают на вход триггера 18, входы обнулени  регистров 21 и 22. Та часть устройства, котора  обеспечивает функциональный контроль накопител  6, выключена и ycTpoiicTBO работает аналогично прототипу.

При считывании сигнал обращени  (нулем ) поступает с входов 9 на вход элемента И 13 и далее на вход обращени  накопитет  6. На вход элеме11та И 14 поступает сигнал считывани  (ед1 ницей) и далее на вход накопител  6. Сигнал «Режим поступает на вход эле.мепта И - НЕ 67 (ф.иг. 2). В результате на его выходе 35 будет единица. Следовательго. будет открыт комм татор 28 (фиг. 1). Считанна  информаци  из накопител  6 через коммутатор 28 поступает через формирователь 3 на выходы 5, так как на выходе блока 2, сигнал несовпадени  (ноль), который открывает первую группу входов ко.ммутаторг 28 дл 

прохождени  информации, считанной  з накопител  6

При записи на вход элемента И 13 и ВХО.Л, накопител  6 поступает сигнал обращени . На вход элемента И 14, на вход элемента И 15 и вход накопител  6 поступает сигнал записи (нулем), который открывает через элемент И 15 коммутатор 27 и информаци  с входов 4 фор.мировател  3 поступает на запись в накопитель 6.

После нажати  ключа 72 в блоке 16 и

0 после перевода тумблера в блоке 19 в положение «Включено триггер 18 переключаетс  в ед11ничное состо ние и тактовые сигналы начинают гюступать ь:а формирователь 17, в котором с приходо.м каждого импульса вырабатываетс  последовательность

сигналов, котора  iiocTyriaeT на входы из блока 16. Причем эта последовгггельность сигналов вырабатываетс  в ту часть такта, когда к накоп11те,тю 6 кет обпащени . ТаКИМ образом, имеетс  пауза при обращении к накопителю бив течение этой паузы происходит контроль работы устройства.

Контроль функционировани  начинаетс  с нулевого адреса (регистр 22 обнулен).

Цикл контрол  каждого слова из накопител  6 состоит из шести тактов, каждый из которы.х осуществл етс  во врем  паузы между обраихени ми к устройству.

Первый такт заключаетс  в перезаписи солержимого контролируемой  чейки накоliHTe .ii- 6 в регистр 26. С блока 16 на вход ,м-;-мг;гга 1-1 13 поступает сигнал обращени , на вход з.:;емента И 14 - сигнал . чиг;,1вапи . с вы.хода 33 блока 16 на вход poi истра 22 поступает нулевой сигнал, который выдает адрес контролируемой  чейки из регистра 22 на адресные входы накопител  6. Регистр 26 включен на прием информации . После задержки, необходи.мой дл  выборки информации из накопител  6, носледн   записываетс  в регистр 26. В конце такта в регистр 21 добавл етс  единица .

Второй такт заключаетс  в записи вместо считанного кода контрольного, например, всех единиц. Под действием кода, поступающего из регистра 2 в блок 16, последний организует режим записи в накопитель 6. Дл  этого через элемент И 13 подаетс  сигнал обращени , через элемент И 14 - сигнал записи. Открываетс  коммутатор 27 и пропускает сигнал с накопител  29, с которого поступают единицы. В регистр 21 добавл етс  единица.

Третий такт заключаетс  в считывании контрольного кода из накопител  6 и сравнении его с записываемым в блоке 25. Коммутатор 28 и регистр 26 не включаютс . Сигнал совпадени  (несовпадени ) поступает в блок 16. Если равенства нет, то вырабатываетс  сигнал управлени  блоком 24 и оператор может определить адрес сбо . В регистр 21 добавл етс  единица.

Четвертый такт заключаетс  в записи в контролируемую  чейку другого контрольного кода, например всех нулей. Этот такт аналогичен второму такту, но на выходе регистр;- 21 - другой код, что определ ет выдачу с блока 29 другого кода. В конце такта в регистр 21 добавл етс  единица.

П тый такт заключаетс  в считывании из накопител  6 контрольного кода и сравнении е записываемым, аналогично третьему

такту. В конце добавл етс  едини:1а в ре гистр 21.

Шестой такт заключаетс  к записи в накопитель 6 исходной информации из periicT5 pa 26. В конце такта добавл етс  единица в регистры 21 и 22, KOTO)iiFe ,-ивоп дальше адрес следующей  чейки:,

В про.межутках между этими та.кгами возможно обращение к накопителю 6. Пр;-:

Q этом возможны два случа : обращение происходит к неконтролируемой  чейке и обращение происходит к контролируемой  чейке . В первом случае работа происходит как и в том случае, когда тумблер в формирователе 19 находитс  в положении «Выключено

5 ибо в паузах блок 16 выдает аналогичные потенциалы обращени  (исходного состо ни ) .

В случае обращени  к контролируемой  чейке (это определ ет блок 23) запись или считывание информации происходит в ре истр 26, причем запись происходит через ко.мму; гор 28 в регистр 26, а с него через комч т;::т()р 27 на входы накопител  6. .Дл  предотБращ( записи информации в ко тролир ем ю  чейку используютс  эле.мептп

5 ИЛИ l 2,илИ-НЕ 20.

Следует отметить, что использование элемента ИЛИ-НЕ 20  вл етс  не единственным возможным решением пробле.мы ограничени  обращени  к контролируемой  чейке. Более жестким ограничением  вл етс  использование элемента НЕ вместо элемента ИЛИ-НЕ 20, при этом в.ход элемента НЕ необходимо соединить с выходом блока 23. В этом случае запрещаетс  обращение к контролируемой  чейке не только

5 в режиме записи, но и в режиме считывани .

Еще более простым ре1пением  вл етс  использование блока сравнени  с инверсным выходом. Дл  этого достаточно вместо элемента И на выходе блока 23 использо0 вать элемент И-НЕ (не показан). Это потребует изменени  входов у второго коммутатора 28, а именно, необходимо помен ть местами первый и второй информацион.чые входы . Кроме того, необходимо исключить эле5 мент 50 в блоке 16 (фиг. 2).

Технико-экономическоепреи.мущество

предложенного устройствазаключаетс  в

более высокой надежностипо сравнению с прототипом.

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее накопитель данных, формирователь адресных сигналов, входы которого являются адресными входами устройства, а выходы соединены с адресными входами накопителя данных, формирователь, числовых сигналов, одни из входов и выходов которого являются информационными входами и выходами устройства, дешифратор, входы которого являются одними из управляющих входов устройства, триггер, первый элемент И, блок управления, отличающееся тем, что, с целью повышения надежности устройства, в него введены второй и третий элементы И, элемент ИЛИ, элемент ИЛИ-HE, блоки сравнения, коммутаторы, регистры, формирователь контрольных кодов, блок индикации, формирователь синхроимпульсов и формирователь управляющих сигналов, вход которого соединен с первым входом формирователя синхроимпульсов, а первый выход соединен с инверсным входом триггера, прямой вылод которого подключен к второму входу формирователя синхроимпульсов, выходы которого соединены с входами с первого по четвертый блока управления, пятый и шестой входы которого подключены соответственно к выходу первого блика сравнения и первом}· входу элемента ИЛй НЕ и к выходе второго блока сравнения, одни из входов которого и одни из входов первого коммутатора соединены с выходами формирователя контрольных кодов, входы которого подключены к выходам первого регистра и группе входов блока управления, первый и второй выходы которого соединены соответственно е первыми входами первого и второго элегиенгов И, а третий и четвертый выходы подключены соответственно к первому входу второго регистра и к второму входу второго регистра и управляющему входу первого блока сравнения, одни из входов которого подключены к одним из вгдхо.тов второго регистра и входам блока индикации, мира ваяющий вход которого соединен с пятым выходом блока управления, шестой выход которого подключен к первым управляющим входам второго коммутатора, второй управляющих вход которого соединен с выходом первого блока сравнения, другие входы которого подключены к другим выходам второго регистра и адресным входам накопителя данных, первый управляющий вход которого соединен с выходом первого элемента И, второй вход которого подключен к выходу элемента ИЛИ. первый и второй входы которого соединены соответственно с выходом элемента ИЛИ—НЕ и с выходом дешифратора и седьмым входом блока управления, восьмой вход которого подключен к выходу второго элемента И и второму управляющему входу накопителя данных, информационные входы и выходы которого соединены соответственно е выходами первого коммутатора, с одними из входов второго коммутатора, другими входами второго блока сравнения и входами третьего регистра. выходы которого подключены к другим входам второго коммутатора, причем другие входы первого коммутатора соединены соответственно е отними из выходов второго коммутатора и с другими выходами формирователя числовых сигналов, дрхгне входы которого подключены к другим выходам второго коммутатора, седьмой выход блока управления соединен с управляющим входом второго блока сравнения, выходы с восьмого по десятый подключены к управляющим входам третьего регистра, а одиннадцатый выход Соединен с первым входом первого регистра, второй вход которого, третий вход второго регистра и прямой вход триггера подключены к второму выходу формирователя управляющих сигналов, двенад цатый выход блока управления соединен с первым управляющим входом первого коммутатора, второй управляющий вход которого подключен к выходу третьего элемента И, первый вход которого соединен с тринадцатым выходом блока управления, а второй вход объединен с вторыми входами второго элемента И, элемента ИЛИ—НЕ, второй вход второго элемента И и вход формирователя управляющих сигналов являются другими управляющими входами устройства.