SU1179358A1 - Устройство дл сопр жени источников информации с вычислительной машиной - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКОВ ИНФОРМАЦИИ С ВЫЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее коммутатор информации, входы которого  вл ютс  информационными входами устройства, регистр команд, вход которого соединен с адресно-командным входом устройства , регистр параметра, таймер, счетчик байтов, счетчик времени, счетчик адреса, дешифратор команд, регистр маски, регистр сдвига, триггер запроса, триггер значимости, схему сравнени , триггер записи маски , триггер типа команды, триггер записи команды, триггер разрешени  записи команды, триггер сравнени  адресов, восемь элементов НЕ, три элемента ИЛИ, п тнадцать элементов И и два узла элементов И, отличающеес  тем, что, с целью повышени  достоверности обмена, в него введены сумматор по модулю два, регистр сбоев, регистр вьщачи, счетчик повторных запросов, четыре элемента задержки и дес ть элементов И-ИЛИ, причем вход задани  временного параметра устройства через соединенные последовательно счетчик,. времени и коммутатор информации соединен с входами регистра параметров и сумматора по модулю два, выход которого соединен с входами таймера . и первых элементов И, НЕ и задержки , выходы таймера соединены с входами второго элемента И, первого элемента И-ИЛИ и регистра сбоев, вход готовности источника устройства соединен с входами первого и второго элементов ИЛИ, выход первого элемента ИЛИ соединен с входами триггера запроса и первого элемента И-ИЛИ, выход которого через третий элемент И соединен с входами счетчика адреса, S счетчика байтов, второго элемента И-ИЛИ, первого узла элементов И, сл триггера значимости и регистра параметра , выход которого через соединенные последовательно регистр выдачи и третий элемент И-ИЛИ соединен с информационным выходом устройства, вырсод первого элемента НЕ соединен с входом первого элемента И-ИЛИ и че рез второй элемент И с входом таймера, со выход первого элемента задержки через 00 последовательно соединенные второй сл элемент НЕ и первый элемент И соеди00 нен с первым входом счетчика повторных запросов, первый выход которого соединен с входом первого элемента И-ИЛИ и через регистр сбоев с входом третьего элемента И-ИЛИ, второй выход счетчика повторных запросов и выход второго элемента ИЛИ через соединенные последовательно четвертый элемент И-ИЛИ, триггер запроса и второй узел элементов И соединены с адресным выходом устройства, адресно-командный вход которого соединен с входами схемы сравнени  и регистра маски.

Description

выход которого соединен с входом третьего элемента И и через соединенные последовательно третий элемент НЕ и второй элемент И-ИЛИ - с входами регистра маски и регистра сдвига, выход которого соединен с входами коммутатора информации, первого, второго , четвертого и п того элементов И-ИЛИ, первого и второго узлов элементов И, таймера, счетчика повтор ных запросов, счетчика байтов и через счетчик адреса - с входом второго узла элементов И, первый выход счетчика байтов через третий элемент ИЛИ соединен с входами шестого элемента И-ИЛИ и четвертого элемента НЕ, выход которого через четвертый элемент И соединен с входом регистра вьщачи, вход управлени  выборкой устройства соединен с входами схемы сравнени , седьмого, восьмого и дев того элементов И-ИЛИ, триггера разрешени  записи команды, второго и третьего элемен тов задержки, п того и шестого элемен тов НЕ, п того, шестого, седьмого и восьмого элементов И, выходы второго элемента задержки и п того элемента НЕ через соединенные последователь но дев тый и дес тьй элементы И, триг гер разрешени  записи команд и п тый элемент И соединены с входами четвертого элемента задержки и регистра команд зыход которого через дешифратор команд соединен с входами п того, шестого и дес того элементов И-ИЛИ, одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И, выход четвертого элемента задержки через соответственно тринадцатый и четырнадцатый элементы И соединен с входами соответственно второго элемента И-ИЛИ и счетчика байтов, второй выход которого через соединенные последовательно п тый элемент И-ИЛИ 11 58 и триггер записи команды соединен с входами седьмого и восьмого элементов И-ИЛИ, выходы которых соединены с входами соответственно триггера типа команды и триггера записи маски, выход шестого элемента И-ИЛИ через триггер типа команды соединен с входом шестого элемента И и через дес тый элемент И-ИЛИ с входом третьего элемента И-ИЛИ, выход шестого элемента И соединен с входами счетчика байтов , одиннадцатого и двенадцатого элементов И, выход одиннадцатого элемента И соединен с входом регистра вьщачи и через триггер значимости с входами четвертого элемента И и седьмого элемента НЕ, выход которого соединен с входами четвертого элемента И-ИЛИ и третьего элемента И, выход двенадцатого элемента И соединен с входами регистра маски и п того элемента И-ИЛИ, первьй выход схемы сравнени  соединен с входом третьего элемента И-ИЛИ, второй выход схемы сравнени  через соединенные последовательно седьмой элемент И и триггер сравнени  адресов соединен с входами дес того элемента И и восьмого элемента НЕ, выход которого соединен с входами седьмого и дев того элементов И-ИЛИ и через триггер, записи маски с входами седьмого элемента И-ИЛИ и восьмого элемента И, выход которого соединен с входом триггера сравнени  адресов, вькод дев того элемента И-ИЛИ соединен с входом триггера записи команды, выходы третьего элемента задержки и шестого элемента НЕ через п тнадцатый элемент И соединены с входом п то-s го элементаИ-ШТИ,выходы тригеров типа команды, записи команды, разрешени  записи команды и сравнени  адресов  вл ютс  управл ющим выходом устройства.

1

Изобретение относитс  к вычислительной технике и может быть использовано при разработке вычислительных систем.

Цель изобретени  - повышение достоверности обмена информацией.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит счетчик 1 времени, коммутатор 2 информации, сумматор 3 по модулю два, регистр 4 параметра, регистр 5 вьщачи, элементы И 6 - 20, элементы НЕ 21 - 28, таймер 29, счетчик 30 байтов, элементы И-ИЛИ 31 - 40, триггер 41 значимости (ре истра параметра), элементы ИЛИ 42 - 44, регистр 45 маски, регистр 46 сдвига, регистр 47 сбоев, счетчик 48 повторных запросов, триггер 49 запроса, счетчик 50 адреса, узлы элементов И 51 и 52, элементы 53-56 задержки, триггер 57 записи маски, триггер 58 типа команды, триггер 59 записи команды, триггер 60 сравнени  адресов, триггер 61 разрешени  записи команда, регистр 62 команд , дешифратор 63 команд и схему 64 сравнени  (адреса).

Предлагаемое устройство работает следующим образом.

Устройство осуществл ет ввод цифровой информации, поступающей от источников информации (ИИ) через канал ввода-вывода в ЭВМ. К устройству могут подключатьс  источники информаци двух типов, ИИ первого типа выдают цифровую информацию о каком-либо одном параметре в параллельном коде потенциальными сигналами; к ИИ этого типа относитс  также аппаратура системы единого времени (АСЕВ), котора позвол ет включать в массив данных параметров времени ИИ первого типа, на вход устройства поступает информаци  от АСЕВ и синхроимпульсы от АСЕВ ИИ второго типа имеют запросно-ответный интерфейс с передачей информации в параллельном коде и могут вьщавать информацию о нескольких физических параметрах в зависимости от кода запроса (адреса параметра).

К ЭВМ устройство подключаетс  через канал ввода-вьшода. Взаимодействие устройства с каналом обеспечивает блок сопр жени  с каналом.

Устройство осуществл ет последовательный опрос ИИ и побайтную передачу информации в канал. Передаваемы в ЭВМ массив данных формируетс  в соответствии с маской, котора  хранитс  в регистре маски, куда она записываетс  по специальной команде записи маски (ЗПМ). Каз сдому ИИ соответствует свой разр д маски, ноль в зтом разр де означает, что информадн  с соответствующего источника не считываетс . Ввод информации в ЭВМ осуй1ествл етс  по команде Считывание . Информаци , поступающа  с ИИ, непрерывно мен етс  во времени и дл 

ее эффективной обработки в ЭВМ необходима прив зка к времени, дл  чего в массив информации включаютс  значени  параметра времени, считьшаемые с АСЕВ в моменты, соответствующие началу и концу обмена, а также к моментам запроса первого параметра от каждого ИИ второго типа. Если при выполнении команды Считывание сумматор 3 обнаруживает неправильную четность информации, поступающей от ИИ первого типа, то информаци  не записьшаетс  в регистр 4 до тех пор, пока не восстановитс  правильна  четность параметра или не срабатьшает таймер, врем  срабатьшани  которого задаетс  сигналом с выхода регистра 46 сдвига, причем если прием в регистр 4 произошел после срабатьшани  таймера, то в регистр 47 сбоев в разр д, соответствующий данному ИИ, записьшаетс  единица. Если сумматором 3 обнаруживаетс  неправилна  четность при работе с ИИ второго типа, осуществл етс  перезапрос параметра до трех раз; в случае трехкратного сбо  четности информации записываетс  в регистр 4 и затем передаетс  в канал, а в регистр 47 сбоев в срответствующий разр д записываетс  единица. Содержимое регистра сбоев может быть затем считано ЭВМ по команде Уточнить состо ние (УС).

Выполнение устройством любой команды начинаетс  с начальной выборки Сигналы начальной выборки поступают на входы схемы 64 и элемента И 12. Одновременно на вход схемы 64 поступает код адреса. Если в схеме 64 происходит сравнение адресов, сигнал с ее выхода через элемент И 12 переводит триггер 60 в единичное состо ние , а сигнал с его выхода поступает в канал. В ответ на это канал сбрасывает сигналы начальной выборки, в результате чего на выходе элемента И 14 по вл етс  сигнал, который через элемент И 15 переводит триггер

61в единичное состо ние, одновременно схема 64 через элемент И-ИЛИ 33 вьщает адрес устройства. В ответ на это на вход регистра 62 поступает код команда. Запись команды в регистр

62осуществл етс  сигналом с выхода элемента И 10 по сигналу разрешени , которь й также поступает на первый вход триггера 61 и переводит его

в нулевое состо ние. При этом элемент И 20 вьщает сигнал, который через элемент И-ИЛИ 35 переводит триггер 59 в единичное состо ние, а сигнал с его выхода поступает в канал. В ответ на это канал через элемент И-ШШ 39 переводит триггер 59 в нулевое состо ние. Дальнейша  работа устройства определ етс  прин той командой .

Если в регистр 62 прин та команда ЗПМ, дешифратор 63.вьщает.сигнал на свой первый выход и через элемент И-ИЛИ 36 переводит в единичное состо ние триггер 58, с выхода которого сигнал 3запроса информации поступает в канал. В ответ на это канал выдает байт маски на вход регистра 45. Одновременно с этим канал вьщает сигнал управлени  и на элементах И 11 и 17 формируетс  строб записи маски в регистр 45. На этом выполнение собственно команды ЗПМ заканчиваетс  и начинаетс  последов.ательность отключени  устройства от, канала . Одновременно с записью информации в регистр 45 сигнал с выхода элемента И 17 через элемент И-ИЛИ 35 переводит триггер 59 в единичное состо ние и сигнал с его выхода поступает в канал. На это канал отвечает сигналом управлени . Этот сигнал через элемент И-ИЛИ 38 переводит в единичное состо ние триггер 57, сигнал с выхода которого через элемент И 13 переводит триггер 60 в нулевое состо ние . При этом сигнал с выхода этого триггера через элемент НЕ 28 переводит триггер 57 в нулевое состо ние. На этом выполнение команды ЗПМ закан чиваетс , Маск-а хранитс  в регистре 45 до поступлени  следующей команды ЗПМ.

Выполнение устройством команды Считьгоание начинаетс  с начальной выборки, как описано выше. Прин тый в регистр 62 код команды поступает на дешифратор 63, сигнал с которого и сигнал с выхода элемента И 10, задержанный на элементе 56 задержки, через элемент И 18 и элемент И-ИЛИ 3 поступают на вход регистра 46 и регистра 45. Выходы регистра 46 образуют группу шин, причем сигнал 1 последовательно по вл етс  на одной из них; количество выходных шин соответствует числу ИИ и шина, на которой присутствует единичный потенциал , определ ет работу устройства с соответствующими ИИ. Таким образо с помощью регистра 46 организовано последовательное считывание информации с ИИ,

Сигналы с выхода регистра 46 управл ют работой коммутатора 2, с выхода которого информаци  поступает на вход регистра 4.

Устройство с ИИ первого типа работает следующим образом.

Прием информации в регистр 4 осуществл етс  по стробу приема с выхода элемента И 8. Этот сигнал формируетс  при наличии сигнала с выхода регистра 45 и сигнала с выхода элемента И-ИЛИ 31. Если в данном разр де маски записан ноль и на выходе регистра 45 имеетс  нулевой сигнал, строб приема в регистр 4 не формируетс , на элементе НЕ 23 и элементе И-ИЛИ 32 формируетс  сигнал сдвига регистра 46, единичный потенциал по вл етс  на следующей выходной шине регистра 46, на выходе коммутатора по вл етс  информаци  со следующего ИИ. Необходимым условием формировани  строба приема в регистр 4  вл етс  наличие нулевого сигнала на выходе сумматора 3, который через элемент НЕ 21 и элемент И-ИЛИ 31 поступает на элемент И 8. Если на выходе сумматора 3 по вл етс  единичный сигнал, строб приема в регистр 4 не формируетс , а включаетс  таймер 29, врем  срабатывани  которого задаетс  сигналами поступающими с выхода регистра 46 н его первый вход. Если во врем  работы таймера сигнал на выходе сумматора 3 становитс  равным нулю, то по сигналу с выхода элемента НЕ 21 формируетс  строб приема в регистр 4, как описано вьш1е, и через элемент И 7 обнул етс  таймер .

Если сигнал на выходе сумматора 3 сохран ет единичное значение до момента срабатьюани  таймера, по сигнаилу- с его первого выхода через элемент И-ИЛИ 31 и элемент И 8 формируетс  строб приема в регистр 4 и через первый вход регистра 47 в него записьшаетс  единица. Регистр 47 реализован как сдвиговый, информаци  в который записьгоаетс  по первому или второму входу, а затем

сдвигаетс  на один разр д сигналом с выхода группы элементов И 51.

По стробу приема в регистр 4 на элементе И-ИЛИ 32 формируетс  сигнал сдвига регистра 46, а устройство переходит к передаче параметра в канал , осуществл емой следующим образом . Одновременно с приемом информации в регистр 4 по стробу приема происходит запуск счетчика 30 байтов а триггер 41 переходит в единичное состо ние. При этом на выходе элемента И 9 формируетс  строб приема в регистр 5, куда переписьшаетс  инфор маци  из регистра 4. Сигнал с выхода счетчика 30 через элемент ИЛИ 44 и элемент И-ИЛИ 36 переводит в единичное состо ние триггер 58. Сигнал с выхода триггера 58 поступает в канал , а на элементе И-ШШ 40 формируес  стробирукщий сигнал, который разрешает прохождение байта информации с регистра 5 через элемент И-ИЛИ 33. Получив байт информации, канал вьздает сигнал, подтверждающий прием информации , и на выходе элемента И 11 формируетс  сигнал передачи байта в канал, который поступает на второй вход счетчика 30 байтов и переводит его в единичное состо ние, а также через элемент И 16 формируетс  сигнал сдвига, по которому информаци  в регистре 5 сдвигаетс  таким образом , что на его выходе по вл етс  следующий байт информации, а триггер 41 переходит в нулевое состо ние.

Одновременно канал через элемент И-ИЛИ 37 переводит триггер 58 в нулевое состо ние. На этом передача байта в канал заканчиваетс . Затем осуществл етс  передача последующих байтов информации,.котора  заканчиваетс  после того, как счетчик 30 переполн етс  и сигнал на выходе элемента ИЛИ 44 становитс  равным нулю. Конец счета задаетс  счетчику 30 по группе шин с выхода регистра 46, что позвол ет передавать информацию различной разр дности в зависимости от физического параметра.

Устройство с ИИ второго типа работает следующим образом.

Сигнал на выходе регистра 46 на шине, соответствующей ИИ второго типа , при наличии сигнала с выхода элемента НЕ 2 (т.е. триггер 41 находитс  в нулевом состо нии) и наличии сигнала с выхода элемента ИЛИ 43 (т.е. ИИ подключен к устройств/ и готов к работе), переводит триггер 49 в единичное состо ние, с выхода которого стробирукщий сигнал разрешает прохождение сигналов с выхода счетчика 50 через соответствующие элементы группы элементов И 52 на ИИ. Исходное состо ние счетчика 50 - нулевое . Получив запрос, ИИ вьщает информацию о параметре и сопровождает ее стробом выдачи, который через элемент ИЛИ 42 обнул ет триггер 49. Если ин-формаци  на выходе коммутатора имеет правильную четность и сигнал на выходе сумматора 3 нулевой, то на элементах НЕ 21, И-ИЛИ 31 и И 8 формируетс  строб приема в регистр 4. Затем устройство осуществл ет передачу байтов параметра в канал, как описано Bbmie.

При неправильной четности информации на выходе коммутатора 2 по сигналу с выхода сумматора 3 и элементов 53, 22 и 6 в счетчик 48 добавл етс  единица (исходное состо ние счетчика 48 - нулевое).

Если при этом счетчик 48 не переполн етс , то на его втором выходе по вл етс  сигнал, по которому через элемент И-ИЛИ 34 триггер 49 переходит в единичное состо ние. Затем повтор етс  запрос параметра, как описано

Bbmie. 5

Если после добавлени  единицы в счетчик 48 он переполн етс , то на его первом выходе по вл етс  сигнал, по которому через элемент И-ИЛИ 31 и элемент И 8 формируетс  строб приема в регистр 4, а затем осуществл етс  передача байтов параметра в канал , как это описано вьше. Одновременно с записью информации, в регистр 4 по сигналу с первого выхода счетчика 30 в регистр 47 в разр д, соответствукщий данному параметру, записываетс  единица.

Вьнтолнение командь: Считьгоание заканчиваетс , когда единичный потенциал по вл етс  на последней шине группы шин выхода регистра 46, По сигналу, который поступает на первый вход элемента И-ИЛИ 40, триггер 59 переходит в единичное состо ние. Дальнейша  работа устройства (отключение от канала) осуществл етс  также , как и при отработке команды ЗПМ.

Выполнение команды УС аналогично работе устройства по команде Считывание , но при этом осуществл етс  передача в канал информации, хран щейс  в регистре 47, котора  вьщаетс  в канал через элемент И-ИЛИ 33 по стробу, формируемому на элементе И-ИЛИ 40 при наличии сигнала на выходе дешифратора 63. Этим же сигналом осуществл етс  управление счетчиком 30 через элемент И 19. При переполнении счетчика 30 по сигналу с его выхода через элемент И-ИЛИ 35 триггер 59 переходит в единичное состо ние . Затем осуществл етс  отключение устройства от канала.

tjua

чеа CNj «

CM

fo

Qj

5 .r)

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКОВ ИНФОРМАЦИИ С ВЫЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее коммутатор информации, входы которого являются информационными входами устройства, регистр команд, вход которого соединен с адресно-командным входом устройства, регистр параметра, таймер, счетчик байтов, счетчик времени, счетчик адреса, дешифратор команд, регистр маски, регистр сдвига, триггер запроса, триггер значимости, схему сравнения, триггер записи маски, триггер типа команды, триггер записи команды, триггер разрешения записи команды, триггер сравнения адресов, восемь элементов НЕ, три элемента ИЛИ, пятнадцать элементов

   И и два узла элементов И, отличающееся тем, что, с целью повышения достоверности обмена, в него введены сумматор по модулю два, регистр сбоев, регистр выдачи, счетчик повторных запросов, четыре элемента задержки и десять элементов И-ИЛИ, причем вход задания временного параметра устройства через соединенные последовательно счетчик времени и коммутатор информации соединен с входами регистра параметров и сумматора по модулю два, выход которого соединен с входами таймера и первых элементов И, НЕ и задержки, выходы таймера соединены с входами второго элемента И, первого элемента И-ИЛИ и регистра сбоев, вход готовности источника устройства соединен с входами первого и второго элементов ИЛИ, выход первого элемента ИЛИ соединен с входами триггера запроса и первого элемента И-ИЛИ, выход которого через третий элемент И соединен с входами счетчика адреса, счетчика байтов, второго элемента И-ИЛИ, первого узла элементов И, триггера значимости и регистра параметра, выход которого через соединенные последовательно регистр выдачи и третий элемент И-ИЛИ соединен с информационным выходом устройства, вы(Ход первого элемента НЕ соединен с входом первого элемента И-ИЛИ и через второй элемент И с входом таймера выход первого элемента задержки через последовательно соединенные второй элемент НЕ и первый элемент И соединен с первым входом счетчика повторных запросов, первый выход которого соединен с входом первого элемента И-ИЛИ и через регистр сбоев с входом третьего элемента И-ИЛИ, второй выход счетчика повторных запросов и выход второго элемента ИЛИ через соединенные последовательно четвертый элемент И-ИЛИ, триггер запроса и второй узел элементов И соединены с адресным выходом устройства, адресно-командный вход которого соединен с входами схемы сравнения и регистра маски,

   SU „.,1179358 сь выход которого соединен с входом третьего элемента И и через соединенные последовательно третий элемент НЕ и второй элемент И-ИЛИ - с входами регистра маски и регистра сдвига, выход которого соединен с входами коммутатора информации, первого, второго, четвертого и пятого элементов И-ИЛИ, первого и второго узлов элементов И, таймера, счетчика повтор-¹ ных запросов, счетчика байтов и через счетчик адреса - с входом второго узла элементов И, первый выход счетчика байтов через третий элемент ИЛИ соединен с входами шестого элемента И-ИЛИ и четвертого элемента НЕ, выход которого через четвертый элемент И соединен с входом регистра выдачи, вход управления выборкой устройства соединен с входами схемы сравнения, седьмого, восьмого и девятого элементов И-ИЛИ, триггера разрешения записи команды, второго и' третьего элементов задержки, пятого и шестого элементов НЕ, пятого, шестого, седьмого и восьмого элементов И, выходы второго элемента задержки и пятого элемента НЕ через соединенные последовательно девятый и десятый элементы И, триггер разрешения записи команд и пятый элемент И соединены с входами четвертого элемента задержки и регистра команд, чыход которого через дешифратор команд соединен с входами пятого, шестого и десятого элементов И-ИЛИ, одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И, выход четвертого элемента задержки через соответственно тринадцатый и четырнадцатый элементы И соединен с входами соответственно второго элемента И-ИЛИ и счетчика байтов, второй выход которого через соединенные последовательно пятый элемент И-ИЛИ и триггер записи команды соединен с входами седьмого и восьмого элементов И-ИЛИ, выходы которых соединены с входами соответственно триггера типа команды и триггера записи маски, выход шестого элемента И-ИЛИ через триггер типа команды соединен с входом шестого элемента И и через десятый элемент И-ИЛИ с входом третьего элемента И-ИЛИ, выход шестого элемента И соединен с входами счетчика байтов, одиннадцатого и двенадцатого элементов И, выход одиннадцатого элемента И соединен с входом регистра выдачи и через триггер значимости с входами четвертого элемента И и седьмого элемента НЕ, выход которого соединен с входами четвертого элемента И-ИЛИ и третьего элемента И, выход двенадцатого элемента И соединен с входами регистра маски и пятого элемента И-ИЛИ, первый выход схемы сравнения соединен с входом третьего элемента И-ИЛИ, второй выход схемы сравнения через соединенные последовательно седьмой элемент И и триггер сравнения адресов соединен с входами десятого элемента И и восьмого элемента НЕ, выход которого соединен с входами седьмого и девятого элементов И-ИЛИ и через триггер, записи маски с входами седьмого элемента И-ИЛИ и восьмого элемента И, выход которого соединен с входом триггера сравнения адресов, выход девятого элемента И-ИЛИ соединен с входом триггера записи команды, выходы третьего элемента задержки и шестого элемента НЕ через пятнадцатый элемент И соединены с входом пято-s го элементаИ-ИЛИ,выходы тригеров типа команды, записи команды, разрешения записи команды и сравнения адресов являются управляющим выходом устройства.