SU1179544A1 - Многоканальный преобразователь частоты в код - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано в системах измерения и контроля с последующей обработкой на ЦВМ.

Цель изобретения - расширение функциональных возможностей за счет обеспечения непрерывного преобразования в дополнительный код входного сигнала, выраженного частотой следования импульсов со знаком усреднения измеряемого параметра за необходимое число изменяющихся в заданных пределах интервалов времени и вывода информации синхронно с внешним запросом.

На чертеже представлена функциональная схема преобразователя.

Многоканальный преобразователь частоты в код содержит генератор. 1 эталонной частоты, регистр 2, дешифратор 3, блок 4 элементов И, делитель 5 частоты, блок 6 управления, первый и второй блоки 7 и 8 буферной памяти, первый и второй запоминающие блоки 9 и 10, формирователь 11 импульсов запуска, мультиплексор 12, триггер 13, синхронизатор 14 запроса, счетчик 15, и в каждом канале - счетчик 16 времени, реверсивный счетчик 17, первый синхронизатор 18, й второй синхронизатор 19, вход делителя 5 частоты соединен с первой входной шиной 20, счетные входы ре-5 версивньгх счетчиков 17 всех каналов соединены с второй входной шиной 21, а знаковые входы - с третьей входной шиной 22, третий вход синхронизатора запроса подключен к четвертой вход10 ной шине 23,' причем блок 6 управления содержит распределитель 24, коммутатор 25,- состоящий из четырех ключей 26-29, и первый и второй счетчики 30-31 адреса.

15 Многоканальный преобразователь частоты в код работает следующим образом.

Перед началом работы в обнуленное состояние устанавливаются реверсив20 ный счетчик 17, делитель. 5,счетчик 16 времени, первый и второй счетчики 30-31 адреса, триггер 13, счетчик 15, а ключи 26 - 29 коммутатора 25 устанавливаются в первое положение. На

25 вход делителя 5 частоты с первой

входной шины 20 подается последовательность импульсов с изменяющимся

в заданных пределах периодом повтбз 1179544 4

рения. Например, период может¹ периодически изменяться по линейному закону.

В качестве делителя 5 частоты используется двоичный счетчик, рабо- 5 тающий в непрерывном режиме, на выходах которого формируются импульсные последовательности с различными периодами следования.

По импульсу с первого вькода дели- 10 теля 5 частоты с последующими первым импульсом преобразуемого сигнала с второй входной шины 21 первый синхронизатор 18 вырабатывает два управляющих импульсов: один на первом вы- (5 ходе и один на Втором. Импульс на втором выходе первого синхронизатора 18 обеспечивает запись кода реверсивного счетчика 17, сформированного за предыдущий цикл измерения, 20 в первый блок 7 буферной памяти. Импульс на первом выходе первого синхронизатора 18 обеспечивает подготовку реверсивного счетчика 17 к новому циклу измерения. В зависимости от 25 знака измеряемой частоты, поступающему с третьей входной шины 22, устанавливается режим работы счетчика (сложение для плюса и вычитание для минуса), а с приходом второго зо импульса с второй входной шины 21 начинается накопление импульсов реверсивным счетчиком 17 до момента прихода следующего импульса с вькода делителя 5, Затем цикл накопления повторяется.

Одновременно с заполнением реверсивного счетчика 17 производится измерение временного интервала, формируемого на первом вькоде делителя 5 частоты.

По импульсу с первого вькода делителя 5 синхронно с последующим импульсом генератора 1 эталонной частоты второй синхронизатор 19 4$

вырабатывает импульсы по двум вькодам. На втором вькоде вырабатывается импульс, обеспечивающий запись кода счетчика времени, сформированного ^!за предыдущий цикл измерения, в.пер- ⁵⁰ вый блок 7 буферной памяти, а на первом вькоде второго синхронизатора 19 вырабатывается импульс уставки счетчика 16 времени в ”0".

Работа первых и вторьк синхро- ⁵⁵ низаторов 18 и 19 реверсивных счетчиков 17 и счетчиков 16 времени остальных каналов аналогична работе

тех же элементов первого канала, описание которьк приведено выше, с той лишь разницей, что запись информационных кодов после окончания измерений производится во второй блок 8 буферной памяти, и формирование временных интервалов производится на соответствующих выходах делителя 5.

Первый и второй блоки 7 и 8 буферной памяти обеспечивают промежуточное запоминание кодов числа периодов измеряемой частоты и кодов соответствующих временньк интервалов на время измерения. Это позволяет ,проводить непрерывное измерение и регистрацию информации без ее потерь.

Первый и второй запоминающие блоки 9 и 10 предназначены для хранения быстроизменяющейся информации, формируемой первым каналом, и обеспечения выдачи информации во внешнюю систему обработки синхронно с внешним запросом.

Первый и второй запоминающие блоки 9 и 10 работают поочередно: первый - в режиме "Запись", второй в режиме "Чтение" и наоборот.

Запись информации из первого блока 7 буферной памяти в первый запоминающий блок 9 производится с помощью блока 6 управления, запуск которого производится импульсом, вырабатываемым формирователем 11 импульсов запуска после прихода импульсов со вторьк выходов первого и второго синхронизаторов 18 и 19 первого канала.

По импульсу на втором вькоде первого синхронизатора 18 распредели- . тель 24 вырабатывает сигнал установки адреса и сигнал записи, которые поступают на входы первого и второго переключателей 26 и 27 соответственно и через их первые выходы производится установка соответственно единицы в первом счетчике 30 адреса и затем запись информаций из первого блока 7 буферной памяти в первую ячейку первого запоминающего блока 9. Аналогично производится запись и остальные ячейки. Окончание режима записи первого запоминающего блока 9 произойдет после записи в последнюю ячейку, после чего на выходе переноса первого счетчика 30 адреса вырабатывается сигнал, по которому происходит переключение коммутато5

1179544

6

ра 25 - установка его переключателей 26 - 29 во второе положение и последующее обнуление-первого счетчика 30 адреса. ₅

Таким образом, одновременно производится переход к режиму записи информации первого Канала во второй запоминающий блок 10 и к режиму вывода массива информации во внешнюю ю

систему обработки из второго блока 8 буферной памяти и последующего вывода информации из первого запоминающего блока 9,

Режим записи для второго запоми- 15 нающего блока 10 будет осуществляться аналогично рассмотренному выше для первого запоминающего блока 9.

Режим вывода информации во внешнюю систему обработки производится еле- . 20 дующим образом.

В начале режима вывода мультиплексор 12 находится в состоянии, обеспечивающем вывод информации второго канала из второго блока 8 буфер- 25 ной памяти в регистр 2. После заполнения первого запоминающего блока 9 по сигналу с выхода переноса первого счетчика 30 адреса производится установка триггера 13 в единичное состоя-з₀ ние, что является разрешением для синхронизатора 14 запроса для начала режима вывода массива информации во внешнюю систему обработки.

По импульсу запроса с четвертой ₃₅ входной шины 23 на выходе синхронизатора 14 запросов формируется импульс, синхронный с сигналом генератора 1 эталонной частоты. Этот импульс изменяет состояние счетчика 15 на ₄θ единицу и одновременно производит опрос регистра 2 через блок 4 элементов И и вывод информации второго канала во внешнюю систему обработки. Затем на третьем выходе дешифратора 3₄₅ вырабатывается сигнал, устанавливающий второй адрес мультиплексора 12, что обеспечивает передачу информации третьего канала из второго блока 8 буферной памяти через мультиплек- ₅₀ сор 12 в регистр 2.

По второму запросу на выходе синхронизатора 14 запроса формируется импудьс опроса регистра 2 и вывод

информации третьего канала во внешнюю систему обработки. Таким же образом производится вывод информации из остальных каналов.

При выводе медленной информации последнего канала по соответствующему импульсу запроса с четвертой входной шины 23 на втором выходе дешифратора 3 формируется сигнал, который через второй выход четвертого переключателя 29 увеличивает содержимое первого счетчика 30 адреса на единицу, подготавливая к чтению первой ячейки первого запоминающего блока 9,

С этого момента начинается режим чтения первого запоминающего блока 9,

По импульсу на третьем выходе дешифратора 3 мультиплексор 12 подключает выход первого запоминающего блока 9 к регистру 2,

На первом выходе дешифратора 3 формируется импульс чтения, подаваемый через второй выход третьего переключателя 28 на вход чтения первого запоминающего блока 9, и через мультиплексор 12 записывает в регистр 2 содержимое первой ячейки первого запоминающего блока 9, а затем по импульсу запроса осуществляет вывод содержимого регистра 2 через блок 4 элементов И на выход устройства.·

Процесс чтения для остальных ячеек первого.запоминающего блока 9 аналогичен. Режим чтения заканчивается выводом информации из последней ячейки первого запоминающего блока 9 и выработкой на четвертом выходе' дешифратора 3 импульса, устанавливающего триггер 13 в нулевое состояние до окончания записи во втором запоминающем блоке 10, т.е. до момента выработки сигнала на втором выходе второго счетчика 31 адреса. Режимы чтения запоминающих блоков 9 и 10 идентичны. Так завершается вывод массива информации.

Для исключения потерь информации необходимо, чтобы время накопления массива информации первого канала превышало время вывода массива информации во внешнюю систему и не превышало минимальный интервал измерения любого из остальных каналов.

1179544

Claims (2)

1. МНОГОКАНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ ЧАСТОТЫ В КОД, содержащий генератор эталонной частоты и в каждом канале счетчик времени и первый и второй синхронизаторы, первый выход которого соединен с установочным входом счетчика времени, первые входы первого и второго синхронизаторов каждого канала подключены соответствующим выходам делителя частоты, вход которого подключен к первой входной шине, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены блок элементов И, регистр, мультиплексор, дешифратор счетчик, синхронизатор. запроса, триггер, первый

и второй запоминающие блоки, блок управления, первый и второй блоки буферной памяти, формирователь импульса запуска и в каждый каналреверсивкый счетчик, установочный вход которого соединен с первым выходом первого синхронизатора соответствующего канала, счетные входы реверсивных счетчиков объединены с вторыми входами, первых синхронизаторов всех каналов и подключены к второй входной шине, третья входная' шина подключена к знаковым входам реверсивных счетчиков всех каналов, выход генератора эталонной частоты соединен с вторыми.входами вторых синхронизаторов, счетными входами счетчиков времени всех каналов и с первым входом синхронизатора запроса, выходы реверсивного счетчика, счетчика времени, вторые выходы первого и второго синхронизаторов первого канала соединены с соответствующими входами первого блока буферной памяти, а выходы реверсивных счетчиков, счетчиков времени, вторые выходы первых и вторых синхронизаторов остальных каналов соответственно подключены к входам второго блока буферной памяти, выходы первого блока буферной памяти соединены с входами данных первого и второго запоминающего блоков, а адресные входы которых соединены соответственно с первыми и вторым, входы записи - с третьим и четвертым, а входы чтения- с пятым и шестым выходами блока управления, седьмой и восьмой выходы которого соединены соответственно с первым и вторым установочными входами триггера, выходы второго блока буферной памяти и первого и второго запоминающих блоков подключены к первым, вторым и третьим входам мультиплексора, выходы которого через регистр подключены к первым входам блока элементов И, выходы которых соединены с выходной шиной устройства, вторые выЗУ 1179544

>

179544

ходы первого и второго синхронизаторов первого канала через формирователь импульсов подключены к первому входу блока управления, второй и третий входы которого соединены соответственно с первым и вторым выходами дешифратора, третий выход которого .подключен к управляющему входу мультиплексора, а четвертый - к входу сброса^щриггера, выход которого соединен с вторым входбй Синхронизатора запроса, третий вход которого подключай'^- к четвертой входной шине, а выход - ко дторым дходам блока элементов И и.входу счетчика, выход которого соединен с входом дешифратора,

2, Многоканальный преобразователь частоты в код по п. 1, отличающийся тем, что блок управления содержит два счетчика адреса, коммутатор и распределитель, вход которого подключен к первому входу

блока управления, а первый и второй выходы к первому и второму входам коммутатора, третий и четвертый входы которого подключены соответственно к второму и третьему входам блока управления, а первый, второй, третий и четвертый выходы - к третьему, четвертому, шестому и пятому выходам блока управления, а пятый и шестой выходы соединены с входом первого счетчика, информационный выход которого соединен с первым выходом блока управления, а выход переноса с седьмым выходом блока управления и первым управляющим входом коммутатора, седьмой и восьмой выходы которого соединены с входом второго счетчика, информационный выход которого соединен с вторым выходом блока управления, а выход переноса - с вторым управляющим входом коммутатора и восьмым выходом блока управления.